RU41887U1 - DEVICE FOR CONTROL OF PARALLEL BINARY CODE FOR PARITY - Google Patents

Abstract

Полезная модель относится к вычислительной технике и может применяться для обнаружения ошибок при передаче информации двоичным кодом. Задача полезной модели - повышение быстродействия устройства. Технический результат достигается тем, что в устройство для контроля параллельного двоичного кода на четность, содержащее групповой элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер и элементы И, ИЛИ, выход группового элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход группового элемента И соединен с выходом регистра сдвига, а второй вход группового элемента И соединен с синхронизирующим входом устройства, вход установки в единицу каждого триггера регистра сдвига является информационным входом устройства, прямой выход триггера каждого разряда соединен с первыми входами соответствующих элементов И и ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера последующего разряда регистра сдвига и с вторым входом элемента ИЛИ последующего разряда, информационный вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра сдвига, синхронизирующий вход устройства соединен с вторыми входами элементов И каждого разряда регистра сдвига, выходы которых соединены с синхронизирующими входами триггеров соответствующих разрядов, введены два инвертора и дополнительный элемент И, первый вход которого через первый инвертор соединен с выходом элемента ИЛИ младшего разряда регистра сдвига, второй вход элемента И через второй инвертор соединен с синхронизирующим входом устройства, а выход элемента И является дополнительным выходом устройства.The utility model relates to computer technology and can be used to detect errors in the transmission of information in binary code. The objective of the utility model is to increase the speed of the device. The technical result is achieved by the fact that in a device for monitoring a parallel binary parity code containing an AND group element, a parity trigger and a shift register, each bit of which contains a trigger and AND, OR elements, the output of the AND group element is connected to the counting input of the parity trigger, the output which is the output of the device, the first input of the group element AND is connected to the output of the shift register, and the second input of the group element AND is connected to the synchronizing input of the device, the installation input is one the shift register trigger is the information input of the device, the direct output of the trigger of each bit is connected to the first inputs of the corresponding AND and OR elements, the output of the OR element is connected to the information input of the trigger of the next bit of the shift register and with the second input of the OR element of the subsequent bit, the information input of the senior bit trigger is connected with the second input of the OR element of this bit and with the input of the logical zero signal of the device, the output of the OR element of the least significant bit is the output of the shift register, with the synchronizing input of the device is connected to the second inputs of the And elements of each shift register, the outputs of which are connected to the synchronizing inputs of the triggers of the corresponding bits, two inverters and an additional element And, the first input of which through the first inverter is connected to the output of the OR element of the least significant shift register, the second input And element through the second inverter is connected to the synchronizing input of the device, and the output of the And element is an additional output of the device.

Description

Полезная модель относится к вычислительной технике и может применяться при обнаружении ошибок при передаче информации двоичным кодом.The utility model relates to computing and can be used to detect errors in the transmission of information in binary code.

Известно устройство для контроля параллельного двоичного кода на четность, содержащее элементы И, ИЛИ и усилительный элемент с парафазным выходом (Каган Б.М., Каневский М.М. Цифровые вычислительные машины и системы. -М.: Энергия, 1973, с.634).A device for controlling a parallel binary parity code containing AND, OR, and an amplifying element with a paraphase output (Kagan BM, Kanevsky MM Digital computers and systems. -M.: Energy, 1973, p.634 )

Недостатком этого устройства является высокая сложность, которая возрастает пропорционально росту разрядности контролируемого кода.The disadvantage of this device is its high complexity, which increases in proportion to the increase in bit depth of the controlled code.

Наиболее близким по технической сущности к заявляемому является устройство для контроля параллельного двоичного кода на четность, содержащее элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер, единичный вход которого является информационным входом устройства, выход элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход элемента И соединен с выходом регистра сдвига, а второй вход элемента И соединен с синхронизирующим входом устройства, причем каждый разряд регистра сдвига содержит элемент И и элемент ИЛИ, единичный выход триггера каждого разряда соединен с первыми входами соответствующего элемента И и элемента ИЛИ, выход которого соединен со сдвигающим входом триггера последующего разряда регистра и с вторым входом элемента ИЛИ последующего разряда, сдвигающий вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра, синхронизирующий вход устройства соединен с вторыми The closest in technical essence to the claimed one is a device for monitoring a parallel binary parity code containing an AND element, a parity trigger and a shift register, each bit of which contains a trigger, a single input of which is an information input of the device, the output of the And element is connected to the counting input of the parity trigger , the output of which is the output of the device, the first input of the element And is connected to the output of the shift register, and the second input of the element And is connected to the synchronizing input of the device, each bit of the shift register contains an AND element and an OR element, a single trigger output of each bit is connected to the first inputs of the corresponding AND element and an OR element, the output of which is connected to the shifting input of a trigger of the next register bit and to the second input of the OR element of the subsequent discharge, shifting the trigger input of a senior bit is connected to the second input of the OR element of this discharge and to the input of the logic zero signal of the device, the output of the OR element of the least significant bit is the output of the register, synchronizing the stroke of the device is connected to the second

входами элементов И регистра сдвига, выходы которых соединены с нулевыми входами триггеров соответствующих разрядов (Авторское свидетельство СССР №871166, G 06 F 11/10, 1981).inputs of elements AND of the shift register, the outputs of which are connected to the zero inputs of the triggers of the corresponding bits (USSR Author's Certificate No. 871166, G 06 F 11/10, 1981).

В данном устройстве не реализована возможность быстрого определения четности или нечетности контролируемого кода, так как в схеме устройства отсутствует сигнал, который достоверно свидетельствовал бы о моменте окончания режима контроля кода. В связи с этим для правильного определения четности или нечетности числа «1» в контролируемом коде на синхронизирующий вход данного устройства необходимо подать столько импульсов, сколько разрядов имеет проверяемый код. В то же время при наличии сигнала окончания режима контроля на синхронизирующий вход устройства достаточно было бы подать столько импульсов, сколько сигналов «1» содержит контролируемый код.This device does not realize the ability to quickly determine the parity or oddness of a controlled code, since there is no signal in the device circuitry that would reliably indicate the moment the code control mode ends. In this regard, for the correct determination of the evenness or oddness of the number “1” in the controlled code, it is necessary to apply as many pulses to the synchronizing input of this device as the number of digits of the checked code. At the same time, if there was a signal for the end of the control mode, it would be sufficient to send as many pulses to the synchronizing input of the device as the number of signals “1” contains the controlled code.

Задача полезной модели - повышение быстродействия устройства для контроля параллельного двоичного кода на четность за счет формирования сигнала окончания режима контроля.The objective of the utility model is to increase the speed of the device for monitoring parallel binary code for parity by generating a signal for the end of the control mode.

Технический результат достигается тем, что в устройство для контроля параллельного двоичного кода на четность, содержащее групповой элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер и элементы И, ИЛИ, выход группового элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход группового элемента И соединен с выходом регистра сдвига, а второй вход группового элемента И соединен с синхронизирующим входом устройства, вход установки в единицу каждого триггера регистра сдвига является информационным входом устройства, прямой выход триггера каждого разряда соединен с первыми входами соответствующих элементов И и ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера последующего разряда регистра сдвига и с вторым входом элемента ИЛИ последующего разряда, информационный вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала The technical result is achieved by the fact that in a device for monitoring a parallel binary parity code containing an AND group element, a parity trigger and a shift register, each bit of which contains a trigger and AND, OR elements, the output of the AND group element is connected to the counting input of the parity trigger, the output which is the output of the device, the first input of the group element AND is connected to the output of the shift register, and the second input of the group element AND is connected to the synchronizing input of the device, the installation input is one the shift register trigger is the information input of the device, the direct output of the trigger of each bit is connected to the first inputs of the corresponding AND and OR elements, the output of the OR element is connected to the information input of the trigger of the next bit of the shift register and with the second input of the OR element of the subsequent bit, the information input of the senior bit trigger is connected with the second input of the OR element of this discharge and with the input of the signal

логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра сдвига, синхронизирующий вход устройства соединен с вторыми входами элементов И каждого разряда регистра сдвига, выходы которых соединены с синхронизирующими входами триггеров соответствующих разрядов, введены два инвертора и дополнительный элемент И, первый вход которого через первый инвертор соединен с выходом элемента ИЛИ младшего разряда регистра сдвига, второй вход элемента И через второй инвертор соединен с синхронизирующим входом устройства, а выход элемента И является дополнительным выходом устройства.logical zero of the device, the output of the OR element of the least significant bit is the output of the shift register, the synchronizing input of the device is connected to the second inputs of the elements And of each bit of the shift register, the outputs of which are connected to the synchronizing inputs of the triggers of the corresponding bits, two inverters and an additional element And, the first input of which the first inverter is connected to the output of the element OR of the least significant bit of the shift register, the second input of the element And through the second inverter is connected to the clock input of the device -keeping, and the output of the AND is an additional output device.

Отличительными от прототипа признаками являются два инвертора, дополнительный элемент И и соответствующие им связи. Эти признаки позволяют достоверно фиксировать тот факт в работе устройства, когда все «1» в коде сосчитаны, т.е. факт окончания режима контроля кода на четность, и выдавать сигнал окончания контроля кода на дополнительном выходе устройства.Distinctive features of the prototype are two inverters, an additional element And and the corresponding connection. These signs make it possible to reliably record the fact in the operation of the device when all "1" in the code are counted, i.e. the fact of the end of the code control mode for parity, and give a signal for the end of the code control on the additional output of the device.

На чертеже изображена схема устройства для проверки четырехразрядного параллельного двоичного кода на четность. Устройство содержит регистр сдвига 1, состоящий из элементов ИЛИ 2...5, триггеров 6...9, элементов И 10...13, групповой элемент И 14, триггер четности 15 со счетным входом, инверторы 16, 17, дополнительный элемент И 18.The drawing shows a diagram of a device for checking four-bit parallel binary code for parity. The device contains a shift register 1, consisting of elements OR 2 ... 5, triggers 6 ... 9, elements 10 ... 13, group element 14, a parity trigger 15 with a counting input, inverters 16, 17, an additional element And 18.

Устройства на большее или меньшее число разрядов кода строятся аналогично. При этом увеличивается или уменьшается только число разрядов регистра сдвига 1.Devices for more or fewer bits of code are built in the same way. In this case, only the number of bits of shift register 1 increases or decreases.

Старший разряд регистра сдвига 1 содержит триггер 6, элементы И 10 и ИЛИ 2. Первые входы элементов И 10 и ИЛИ 2 соединены с прямым выходом триггера 6. Второй вход элемента ИЛИ 2 соединен с информационным входом триггера 6, а выход - с информационным входом триггера 7 последующего разряда регистра сдвига 1. Второй вход элемента И 10 соединен с синхронизирующим входом 19 устройства, а выход - с синхронизирующим входом триггера 6.The high-order bit of shift register 1 contains trigger 6, AND 10 and OR 2 elements. The first inputs of AND 10 and OR 2 are connected to the direct output of trigger 6. The second input of OR 2 is connected to the information input of trigger 6, and the output is to the information input of the trigger 7 of the subsequent discharge of the shift register 1. The second input of the element And 10 is connected to the clock input 19 of the device, and the output to the clock input of the trigger 6.

Выход элемента ИЛИ 5 младшего разряда регистра сдвига 1 соединен с первым входом элемента И 14 и с входом первого инвертора 16, выход которого соединен с первым входом дополнительного элемента И 18. Второй вход элемента И 14 соединен с синхронизирующим входом 19, а выход - со счетным входом триггера 15.The output of the element OR 5 of the least significant bit of the shift register 1 is connected to the first input of the element And 14 and the input of the first inverter 16, the output of which is connected to the first input of the additional element And 18. The second input of the element And 14 is connected to the clock input 19, and the output to the counting trigger input 15.

Вход второго инвертора 17 соединен с синхронизирующим входом 19 устройства, а выход - с вторым входом дополнительного элемента И 18. Информационный вход триггера 6 старшего разряда регистра сдвига 1 соединен с входом «0» 20 устройства. Прямой выход триггера 15 является основным 21, а выход элемента И 18 - дополнительным 22 выходами устройства.The input of the second inverter 17 is connected to the synchronizing input 19 of the device, and the output is connected to the second input of the additional element And 18. The information input of the trigger 6 of the senior digit of the shift register 1 is connected to the input "0" 20 of the device. The direct output of the trigger 15 is the main 21, and the output of the element And 18 - an additional 22 outputs of the device.

Устройство работает следующим образом. В исходном состоянии синхросигнал на входе 19 устройства отсутствует, на прямых выходах триггеров 6...9 и 15 имеются нулевые сигналы. (Цепи установки триггеров в исходное состояние на чертеже не показаны). На входах элементов И 10...13, соединенных с прямыми выходами триггеров 6...9, установлены потенциалы «0», запрещающие прохождение сдвигающих импульсов на синхронизирующие входы соответствующих триггеров регистра. На выходе элемента И 18 формируется сигнал «1», свидетельствующий в данном случае об исходном состоянии устройства.The device operates as follows. In the initial state, the clock signal at the input 19 of the device is absent, at the direct outputs of the triggers 6 ... 9 and 15 there are zero signals. (The chains of resetting the triggers are not shown in the drawing). At the inputs of the elements And 10 ... 13 connected to the direct outputs of the triggers 6 ... 9, the potentials "0" are set, prohibiting the passage of the shifting pulses to the synchronizing inputs of the corresponding triggers of the register. At the output of the element And 18, a signal "1" is formed, indicating in this case the initial state of the device.

Контролируемый код, например 1010, подается на S - входы триггеров 6...9 регистра сдвига 1. При этом триггеры 6 и 8 будут установлены в единичное состояние, а триггеры 7 и 9 останутся в исходном, нулевом состоянии.A controlled code, for example 1010, is fed to the S - inputs of triggers 6 ... 9 of shift register 1. In this case, triggers 6 and 8 will be set to one state, and triggers 7 and 9 will remain in their original, zero state.

Высокие потенциалы с выходов триггеров 6 и 8 поступают на входы элементов И 10 и И 12 соответственно. Они разрешают прохождение синхроимпульсов от входа 19 устройства через элементы И 10 и И 12 на синхронизирующие входы триггеров 6 и 8. Высокий потенциал через элементы ИЛИ 2...5 поступает на входы элемента И 14 и инвертора 16. В первом случае этот потенциал разрешает прохождение через элемент И 14 импульса от синхронизирующего входа устройства 19, а во втором - обеспечивает присутствие High potentials from the outputs of triggers 6 and 8 are supplied to the inputs of the elements And 10 and And 12, respectively. They allow the passage of clock pulses from the input 19 of the device through the elements And 10 and 12 to the synchronizing inputs of the triggers 6 and 8. High potential through the elements OR 2 ... 5 goes to the inputs of the element And 14 and the inverter 16. In the first case, this potential allows the passage through the And element 14 of the pulse from the synchronizing input of the device 19, and in the second - provides the presence

на выходе элемента И 18 (дополнительном выходе устройства 22) сигнала «0» в течение всего времени контроля кода на четность.at the output of the element And 18 (additional output of the device 22) of the signal "0" during the entire time the code is checked for parity.

С приходом первого синхронизирующего импульса на вход устройства 19 состояние триггера четности 15 меняется на противоположное. Одновременно в триггер 8 регистра сдвига 1 вновь перезаписывается сигнал «1», то -есть он сохраняет свое состояние, так как сигнал «1» поступает на его информационный вход с прямого выхода триггера 6 через элементы ИЛИ 2 и ИЛИ 3. В триггер 6 записывается сигнал «0» с входа «0» 20 устройства. Нулевой сигнал с единичного выхода триггера 6 блокирует прохождение синхронизирующего импульса через элемент И 10 на синхронизирующий вход этого триггера. При этом на выходе элемента И 18 сохраняется сигнал «0».With the arrival of the first synchronizing pulse at the input of the device 19, the state of the parity trigger 15 changes to the opposite. At the same time, the signal “1” is again overwritten in trigger 8 of shift register 1, that is, it retains its state, since signal “1” is fed to its information input from the direct output of trigger 6 through the elements OR 2 and OR 3. It is recorded in trigger 6 signal “0” from input “0” 20 of the device. The zero signal from the single output of trigger 6 blocks the passage of the synchronizing pulse through the element And 10 to the synchronizing input of this trigger. At the same time, the signal “0” is stored at the output of the And 18 element.

С приходом второго сдвигающего импульса на вход устройства 19 вновь изменяется на противоположное состояние триггера 15, а нулевой сигнал, поступающий с выхода триггера 6 на информационный вход триггера 8, устанавливает триггер 8 в нулевое состояние. Нулевой сигнал с прямого выхода триггера 8 блокирует прохождение синхронизирующих импульсов через элемент И 12 на синхронизирующий вход этого триггера. Одновременно на выходе элемента ИЛИ 5 формируется сигнал «0», а на выходе инвертора 16 - сигнал «1». Поэтому, после окончания синхронизирующего импульса на входе 19 устройства, на выходе инвертора 17 будет также сформирован сигнал «1». При этом на выходе элемента И 18 появится сигнал «1», свидетельствующий о том, что все «1» в коде сосчитаны. По этому сигналу можно достоверно фиксировать состояние основного выхода 21 устройства.With the arrival of the second shear pulse at the input of the device 19, it again changes to the opposite state of the trigger 15, and the zero signal coming from the output of the trigger 6 to the information input of the trigger 8 sets the trigger 8 to zero. The zero signal from the direct output of the trigger 8 blocks the passage of synchronizing pulses through the element And 12 to the synchronizing input of this trigger. At the same time, the signal “0” is generated at the output of the OR element 5, and the signal “1” is generated at the output of the inverter 16. Therefore, after the end of the synchronizing pulse at the input of the device 19, the signal “1” will also be generated at the output of the inverter 17. At the same time, the signal “1” will appear at the output of the And 18 element, indicating that all “1” in the code are counted. This signal can reliably fix the state of the main output 21 of the device.

В данном случае триггер 15 дважды изменил свое состояние во время режима контроля и вернулся в исходное состояние, которое соответствует четному числу сигналов «1» в контролируемом коде.In this case, trigger 15 twice changed its state during the monitoring mode and returned to its original state, which corresponds to an even number of signals “1” in the controlled code.

В общем случае, сигнал «0» в контролируемом коде блокирует соответствующие триггеры разрядов регистра сдвига и в нем осуществляется сдвиг только логических «1».In the general case, the signal “0” in the controlled code blocks the corresponding triggers of the bits of the shift register and only logical “1” is shifted in it.

Таким образом, сигнал на дополнительном выходе 22 устройства позволяет точно фиксировать момент окончания режима контроля кода на четность, обеспечивая тем самым условия для реализации высокого быстродействия.Thus, the signal at the additional output 22 of the device allows you to accurately capture the moment of the end of the code parity mode, thereby ensuring conditions for the implementation of high performance.

Claims (1)

Устройство для контроля параллельного двоичного кода на четность, содержащее групповой элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер и элементы И, ИЛИ, выход группового элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход группового элемента И соединен с выходом регистра сдвига, а второй вход группового элемента И соединен с синхронизирующим входом устройства, вход установки в единицу каждого триггера регистра сдвига является информационным входом устройства, прямой выход триггера каждого разряда соединен с первыми входами соответствующих элементов И и ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера последующего разряда регистра и сдвига с вторым входом элемента ИЛИ последующего разряда, информационный вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра сдвига, синхронизирующий вход устройства соединен с вторыми входами элементов И каждого разряда регистра сдвига, выходы которых соединены с синхронизирующими входами триггеров соответствующих разрядов, отличающееся тем, что в него введены два инвертора и дополнительный элемент И, первый вход которого через первый инвертор соединен с выходом элемента ИЛИ младшего разряда регистра сдвига, второй вход элемента И через второй инвертор соединен с синхронизирующим входом устройства, а выход элемента И является дополнительным выходом устройства.A device for monitoring a parallel binary parity code containing an AND group element, a parity trigger and a shift register, each bit of which contains a trigger and AND, OR elements, the output of an AND group element is connected to the counting input of the parity trigger, the output of which is the device output, the first input the group element And is connected to the output of the shift register, and the second input of the group element And is connected to the synchronizing input of the device, the installation input to the unit of each trigger of the shift register is information the input of the device, the direct output of the trigger of each bit is connected to the first inputs of the corresponding AND and OR elements, the output of the OR element is connected to the information input of the trigger of the next bit of the register and the shift with the second input of the OR element of the subsequent bit, the information input of the trigger of the highest category is connected to the second input of the element OR of this bit and with the input of the logic zero signal of the device, the output of the OR element of the least significant bit is the output of the shift register, the synchronizing input of the device is connected to the second inputs of the And elements of each bit of the shift register, the outputs of which are connected to the synchronizing inputs of the triggers of the corresponding bits, characterized in that two inverters and an additional And element are inserted into it, the first input of which is connected through the first inverter to the output of the OR element of the least significant bit of the shift register, the second the input of the And element through the second inverter is connected to the synchronizing input of the device, and the output of the And element is an additional output of the device.