RU2818802C1 - Programmable logic device - Google Patents

Abstract

FIELD: computer engineering.

SUBSTANCE: present technical solution relates to computer engineering. Result is achieved by introducing group of 2^v-2 (v=2, 3, ..., n-1) outputs of the device; groups of 2^v-2 output inverters; 2^v-1 groups of additional transmitting transistors of outputs, total by 2^v+1-2 transistors in each group; 2ⁿ groups of additional transmitting transistors of inputs, total by 2^v+1-4 transistors in each group; second group of n inverters of n variables; 2ⁿ groups of additional inputs are set by 2^v-2 inputs.

EFFECT: increase in the number of simultaneously realized logical functions.

1 cl, 3 dwg, 5 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в программируемых логических интегральных схемах (ПЛИС).The invention relates to computer technology and can be used to calculate systems of logical functions in programmable logic integrated circuits (FPGAs).

Из уровня техники известен аналог заявляемого устройства, а именно - программируемое логическое устройство (ПЛУ) [1], содержащее группу из четырех инверторов четырех переменных, четыре группы передающих транзисторов по 2ⁱ (i=1, 2, 3, 4) транзисторов в i-ой группе, группу из шестнадцати инверторов настройки, выходной инвертор, входы четырех переменных, шестнадцать входов настройки и выход устройства.An analogue of the claimed device is known from the prior art, namely a programmable logic device (PLD) [1], containing a group of four inverters of four variables, four groups of transmitting transistors of 2 ⁱ (i=1, 2, 3, 4) transistors in i -th group, a group of sixteen tuning inverters, an output inverter, four variable inputs, sixteen tuning inputs and a device output.

Недостатком данного устройства является невозможность реализации более одной функции при заданной настройке (конфигурации).The disadvantage of this device is the inability to implement more than one function with a given setting (configuration).

Наиболее близким аналогом заявляемого устройства по совокупности признаков является ПЛУ [2], содержащее группу из четырех инверторов переменных, четыре группы передающих транзисторов выходов по 2ⁱ транзисторов в i-ой группе (i=1, 2, 3, 4), группу из шестнадцати инверторов настройки, два выходных инвертора, входы четырех переменных, две группы по шестнадцать входов настройки, два выхода устройства, два дублирующих передающих транзистора первой группы и две группы транзисторов входов настройки. Данное устройство может рассматриваться как прототип заявляемого изобретения.The closest analogue of the proposed device in terms of the set of features is a PLU [2], containing a group of four variable inverters, four groups of transmitting transistors, outputs of 2 ⁱ transistors in the i-th group (i = 1, 2, 3, 4), a group of sixteen tuning inverters, two output inverters, four variable inputs, two groups of sixteen tuning inputs, two device outputs, two redundant transmission transistors of the first group and two groups of tuning input transistors. This device can be considered as a prototype of the claimed invention.

Признаки прототипа, совпадающие с существенными признаками заявляемого изобретения, - содержит группу из n инверторов n переменных, n групп передающих транзисторов выходов по 2ⁱ (i=1, 2, …, n) транзисторов в i-й группе, всего 2ⁿ⁺¹-2 транзисторов; группу 2ⁿ инверторов настройки, два выходных инвертора, входы n переменных, две группы по 2ⁿ входов настройки; два выхода устройства; две группы транзисторов входов настройки по 2ⁿ транзисторов в группе.Features of the prototype, which coincide with the essential features of the claimed invention, - contains a group of n inverters n variables, n groups of transmitting transistors, outputs of 2 ⁱ (i=1, 2, ..., n) transistors in the i-th group, a total of 2 ⁿ⁺¹ -2 transistors; group of 2 ⁿ tuning inverters, two output inverters, n variable inputs, two groups of 2 ⁿ tuning inputs; two device outputs; two groups of tuning input transistors of ²ⁿ transistors per group.

Недостатком прототипа является невозможность реализации более двух логических функций одновременно. Это обусловлено следующими обстоятельствами. Технические средства прототипа ориентированы на реализацию всего двух логических функций n переменных в совершенной дизъюнктивной нормальной форме (СДНФ) для n=4. В связи с этим половина передающих транзисторов выходов в прототипе всегда неактивна при заданном состоянии первых n-1 переменных, но их нельзя использовать для реализации каких-то дополнительных функций, помимо двух основных. Для реализации 2^v (v=2, 3, …, n-1) функций от данного числа переменных с помощью схемы прототипа необходимо использовать дополнительно 2^v-l-1 схем, идентичных прототипу.The disadvantage of the prototype is the impossibility of implementing more than two logical functions simultaneously. This is due to the following circumstances. The prototype's technical means are focused on the implementation of only two logical functions of n variables in perfect disjunctive normal form (PDNF) for n=4. In this regard, half of the transmitting transistor outputs in the prototype are always inactive for a given state of the first n-1 variables, but they cannot be used to implement any additional functions besides the two main ones. To implement 2 ^v (v=2, 3, …, n-1) functions of a given number of variables using a prototype circuit, it is necessary to use additional 2 ^vl -1 circuits identical to the prototype.

Техническая задача, решаемая заявляемым изобретением, заключается в уменьшение аппаратных затрат ПЛУ при реализация дополнительных 2^v-2 (v=2, 3, …, n-1) логических функций с использованием неактивных частей п групп передающих транзисторов выходов по 2ⁱ (i=1, 2, …, n) транзисторов в i-й группе.The technical problem solved by the claimed invention is to reduce the hardware costs of the PLU by implementing additional 2 ^v -2 (v = 2, 3, ..., n-1) logical functions using inactive parts n groups of transmitting transistors outputs of 2 ⁱ (i = 1, 2, …, n) transistors in the i-th group.

Технический результат изобретения заключается в обеспечении реализации одновременно более двух (2^v, v=2,3…n- 1) логических функций, используя неактивные v>1 части групп передающих транзисторов, где n - число переменных. Он достигается за счет введения группы 2^v-2 (v=2, 3, …, n-1) выходов устройства; группы 2^v-2 выходных инверторов; 2^v-1 групп дополнительных передающих транзисторов выходов, всего по 2^v+1 - 2 транзисторов в каждой группе; 2ⁿ групп дополнительных передающих транзисторов входов, всего по 2^v+1 - 4 транзисторов в каждой группе; вторая группа из n инверторов n переменных; 2ⁿ групп дополнительных входов настройки по 2^v - 2 входов.The technical result of the invention is to ensure the simultaneous implementation of more than two (2 ^v , v=2.3...n- 1) logical functions using inactive v>1 parts of groups of transmitting transistors, where n is the number of variables. It is achieved by introducing a group of 2 ^v -2 (v=2, 3, ..., n-1) device outputs; Group 2 ^v -2 output inverters; 2 ^v -1 groups of additional transmitting transistor outputs, a total of 2 ^v+1 - 2 transistors in each group; 2 ⁿ groups of additional transmitting input transistors, a total of 2 ^v+1 - 4 transistors in each group; the second group of n inverters of n variables; 2 ⁿ groups of additional configuration inputs of 2 ^v - 2 inputs.

Решение поставленной задачи достигается тем, что в ПЛУ, содержащее первую группу из n инверторов переменных, первую группу передающих транзисторов выходов,The solution to the problem is achieved by the fact that in the PLU containing the first group of n variable inverters, the first group of transmitting output transistors,

содержащую n каскадов по 2ⁱ транзисторов в i-м каскаде (i=1, 2, …, n), 2ⁿ инверторов настройки, два выходных инвертора, входы n переменных, 2ⁿ групп по два входа настройки, два выхода устройства, 2ⁿ однокаскадных групп передающих транзисторов входов настройки по два транзистора в каждой группе, причем затворы каждого четного и нечетного транзистора i-го каскада первой группы передающих транзисторов выходов подключены соответственно к выходу и входу i-го (i=1, 2, …, n) инвертора из первой группы инверторов переменных, стоки (2⋅b)-го и (2⋅b-1)-го транзисторов i-го каскада первой группы передающих транзисторов выходов подключены к истоку 6-го транзистора (i-1)-го каскада первой группы передающих транзисторов выходов (b=1, 2, …, 2i-1; i=2, 3, …, n), стоки транзисторов первого каскада первой группы передающих транзисторов выходов подключены к входу первого выходного инвертора, выход которого является первым выходом устройства, выход j-го инвертора настройки соединен с истоком j-го транзистора n-то каскада первой группы передающих транзисторов выходов (j=1, 2, 2ⁿ), вход j-го инвертора настройки подключен к стокам обоих транзисторов j-й однокаскадной группы транзисторов входов настройки (j=1, 2, …, 2ⁿ), затворы четных и нечетных транзисторов всех однокаскадных групп передающих транзисторов входов настройки подключены соответственно к выходу и входу первого инвертора из первой группы инверторов переменных, дополнительно введены 2^v-2 (v=2, 3, …, n-1) выходов устройства, 2^v-2 выходных инверторов; 2^v-1 дополнительных групп передающих транзисторов выходов, каждая из которых содержит v каскадов по 2^d передающих транзисторов в d-м каскаде (d=1, 2, …, v), всего 2^v+1-2 транзисторов в каждой группе; (v-1) дополнительных каскадов в каждую из 2ⁿ групп передающих транзисторов входов настройки, причем ƒ-й каскад в каждой группе содержит по 2^ƒ передающих транзисторов (ƒ=2, 3, …, v); вторая группа из n инверторов переменных; 2^v-2 дополнительных входов настройки в каждую из 2ⁿ групп входов настройки, причем вход и выход i-го инвертора из второй группы инверторов переменных подключены соответственно к входу i-й переменной и входу i-го инвертора из первой группы инверторов переменных (i=1, 2, …, n), затворы каждого четного и нечетного транзистора d-го каскада k-й дополнительной группы передающих транзисторов выходов подключены соответственно к выходу и входу d-то инвертора первой группы инверторов переменных (d=1, 2, …, v; k=1, 2, …, 2^v-1), исток i-го (i=1,2, …, 2^v) транзистора v-гo каскада k-й (k=1, 2, …, 2^v-1) дополнительной группы передающих транзисторов выходов подключен к истоку |к- l+N₀-го транзистора v-гo каскада первой группы передающих транзисторов выходов, где "||" означает абсолютную величину выражения, a N₀ (N₀=1, 2, …, 2^v) задает номер транзистора v-гo каскада первой группы передающих транзисторов выходов, к истоку которого подключен исток первого транзистора v-гo каскада первой дополнительной группы передающих транзисторов выходов, стоки (2⋅р)-го и (2⋅p-1)-го транзисторов q-го каскада каждой k-й дополнительной группы передающих транзисторов выходов подключены к истоку р-го транзистора (q-1)-го каскада этой же группы (р=1,2, …, 2^q-1; k=1,2, …, 2^v-l; q=2,3, …, v), стоки транзисторов первого каскада k-й дополнительной группы передающих транзисторов выходов подключены к входу (k+1)-го выходного инвертора, выход которого является (k+1)-м выходом устройства (k=1, 2, …, 2^v-1), стоки 2⋅h-гo и (2⋅h-1)-го транзисторов ƒ-гo каскада g-й группы передающих транзисторов входов настройки подключены к истоку h-го транзистора (ƒ- 1)-го каскада этой же группы (h - 1, 2, …, 2^ƒ-1; ƒ=2, 3, ..., v; g=1, 2, …, 2ⁿ), исток w-го транзистора v-гo каскада g-ой группы передающих транзисторов входов настройки подключен к w-му входу настройки из g-ой группы (g=1,2, …, 2ⁿ; w=1,2, …, 2^v), затворы четных и нечетных транзисторов ƒ-го каскада каждой группы передающих транзисторов входов настройки подключены соответственно к выходу и входу ƒ-го инвертора из первой группы инверторов переменных (ƒ=2, 3, …, v).containing n stages of 2 ⁱ transistors in the i-th stage (i=1, 2, ..., n), 2 ⁿ tuning inverters, two output inverters, n variable inputs, 2 ⁿ groups of two tuning inputs, two device outputs, 2 ⁿ single-stage groups of transmitting transistors of tuning inputs, two transistors in each group, and the gates of each even and odd transistor of the i-th stage of the first group of transmitting output transistors are connected, respectively, to the output and input of the i-th (i=1, 2, ..., n) inverter from the first group of variable inverters, the drains of the (2⋅b)th and (2⋅b-1)th transistors of the i-th stage of the first group of transmitting output transistors are connected to the source of the 6th transistor of the (i-1)th stage the first group of transmitting output transistors (b=1, 2, ..., 2i-1; i=2, 3, ..., n), the drains of the transistors of the first stage of the first group of transmitting output transistors are connected to the input of the first output inverter, the output of which is the first output device, the output of the j-th tuning inverter is connected to the source of the j-th transistor of the n-stage of the first group of transmitting output transistors (j=1, 2, 2 ⁿ ), the input of the j-th tuning inverter is connected to the drains of both transistors of the j-th single-stage groups of transistors of setting inputs (j=1, 2, ..., 2 ⁿ ), the gates of even and odd transistors of all single-stage groups of transmitting transistors of setting inputs are connected respectively to the output and input of the first inverter from the first group of variable inverters, additionally 2 ^v -2 ( v=2, 3, …, n-1) device outputs, 2 ^v -2 output inverters; 2 ^v -1 additional groups of transmitting output transistors, each of which contains v stages of 2 ^d transmitting transistors in the d-th stage (d=1, 2, ..., v), a total of 2 ^v+1 -2 transistors in each group; (v-1) additional stages in each of the 2 ⁿ groups of transmitting transistors of the tuning inputs, and the ƒ-th stage in each group contains 2 ^ƒ transmitting transistors (ƒ = 2, 3, ..., v); the second group of n variable inverters; 2 ^v -2 additional setting inputs to each of the 2 ⁿ groups of setting inputs, and the input and output of the i-th inverter from the second group of variable inverters are connected, respectively, to the input of the i-th variable and the input of the i-th inverter from the first group of variable inverters (i =1, 2, …, n), the gates of each even and odd transistor of the d-th stage of the k-th additional group of transmitting output transistors are connected, respectively, to the output and input of the d-inverter of the first group of variable inverters (d=1, 2, … , v; k=1, 2, …, 2 ^v -1), source of the i-th (i=1,2, …, 2 ^v ) transistor of the v-th stage of the k-th (k=1, 2, …, 2 ^v -1) of the additional group of transmitting output transistors is connected to the source |k- l+N ₀ of the transistor of the v-th stage of the first group of transmitting output transistors, where "||" means the absolute value of the expression, and N ₀ (N ₀ =1, 2, ..., 2 ^v ) specifies the number of the transistor of the v-th stage of the first group of transmitting output transistors, to the source of which the source of the first transistor of the v-th stage of the first additional group of transmitting transistors is connected outputs, the drains of the (2⋅p)-th and (2⋅p-1)-th transistors of the q-th stage of each k-th additional group of transmitting output transistors are connected to the source of the p-th transistor (q-1)-th stage of this same group (р=1,2, …, 2 ^q-1 ; k=1,2, …, 2 ^v -l; q=2,3, …, v), drains of the transistors of the first stage of the k-th additional group of transmitters output transistors are connected to the input of the (k+1)th output inverter, the output of which is the (k+1)th output of the device (k=1, 2, ..., 2 ^v -1), drains of the 2⋅hth and ( The 2⋅h-1)-th transistors of the ƒ-th cascade of the g-th group of transmitting transistors of the setting inputs are connected to the source of the h-th transistor (ƒ- 1)-th cascade of the same group (h - 1, 2, …, 2 ^{ƒ -1} ; ƒ=2, 3, ..., v; g=1, 2, …, 2 ⁿ ), the source of the w-th transistor of the v-th stage of the g-th group of transmitting transistors of the setting inputs is connected to the w-th input settings from the g-th group (g=1,2, …, 2 ⁿ ; w=1,2, …, 2 ^v ), the gates of the even and odd transistors of the ƒ-th stage of each group of transmitting transistors of the setting inputs are connected, respectively, to the output and input of the ƒ-th inverter from the first group of variable inverters (ƒ=2, 3, … , v).

Предлагаемое устройство удовлетворяет критерию "существенные отличия". Признаки заявляемого технического решения, отличительные от прототипа - дополнительно введены группа 2^v-2, v=2, 3, …, n-1, выходов устройства; группа 2^v-2 выходных инверторов; 2^v-1 дополнительных групп передающих транзисторов выходов, всего по 2^v+1-2 транзисторов в каждой группе; (v-1) дополнительных каскадов в каждую из 2ⁿ групп передающих транзисторов входов настройки, всего по 2^v+1-2, транзисторов в группе; вторая группа из n инверторов п переменных; 2^v-2 дополнительных входов настройки в каждую из 2ⁿ групп входов настройки, а также связи между ними.The proposed device satisfies the "significant differences" criterion. Features of the proposed technical solution, distinctive from the prototype - additionally introduced group 2 ^v -2, v=2, 3, ..., n-1, device outputs; group 2 ^v -2 output inverters; 2 ^v -1 additional groups of transmitting transistor outputs, a total of 2 ^v+1 -2 transistors in each group; (v-1) additional cascades in each of the 2 ⁿ groups of transmitting transistors of the tuning inputs, a total of 2 ^v+1 -2 transistors in the group; the second group of n inverters with n variables; 2 ^v -2 additional configuration inputs in each of the 2 ⁿ groups of configuration inputs, as well as connections between them.

Отличительные признаки в сочетании с известными позволяют увеличить количество одновременно реализуемых логических функций до 2^v (v=2, …, n-1). Введение группы 2^v-2 дополнительных выходов устройства и соответствующих связей позволяет передавать во внешние устройства дополнительные реализуемые функции. Введенные 2^v-2 дополнительные выходные инверторы и соответствующие связи позволяют формировать логические уровни сигналов, поступающих с дополнительных групп передающих транзисторов выходов, для выдачи их на группу дополнительных выходов устройства. Введение дополнительных групп передающих транзисторов выходов и соответствующих связей позволяет вычислять дополнительные функции. Введение дополнительных каскадов в группы передающих транзисторов входов настройки и соответствующих связей позволяет передавать настроечные сигналы основной и дополнительных функций в группы передающих транзисторов выходов. Введение второй группы из n инверторов переменных и соответствующих связей позволяет обеспечить логические уровни переменных, используемые в 2^v группах передающих транзисторов выходов и 2ⁿ группах передающих транзисторов входов настройки. Введение 2^v-2 дополнительных входов настройки в каждую из 2ⁿ групп входов настройки и соответствующих связей позволяет обеспечить настройку устройства на реализацию дополнительных логических функций с помощью внешнего оборудования.Distinctive features in combination with known ones make it possible to increase the number of simultaneously implemented logical functions to 2 ^v (v=2, ..., n-1). The introduction of group 2 ^v -2 of additional device outputs and corresponding connections allows you to transfer additional implemented functions to external devices. The introduced 2 ^v -2 additional output inverters and the corresponding connections make it possible to form logical levels of signals coming from additional groups of transmitting output transistors for issuing them to a group of additional outputs of the device. The introduction of additional groups of transmitting transistor outputs and corresponding connections allows the calculation of additional functions. The introduction of additional cascades into the groups of transmitting transistors of the tuning inputs and the corresponding connections makes it possible to transmit the tuning signals of the main and additional functions to the groups of transmitting output transistors. The introduction of a second group of n variable inverters and corresponding connections makes it possible to provide logical variable levels used in the 2 ^v groups of output transistor transistors and the 2 ⁿ groups of tuning input transmission transistors. The introduction of 2 ^v -2 additional configuration inputs into each of the 2 ⁿ groups of configuration inputs and corresponding connections allows the device to be configured to implement additional logical functions using external equipment.

На фиг. 1 изображена схема электрическая принципиальная ПЛУ.In fig. 1 shows the electrical circuit diagram of the PLU.

На фиг. 2 изображены графики изменения сложности в транзисторах 2^v-х прототипа (L₁(v)) и предлагаемого устройства (L₂(v)), обеспечивающие реализацию 2^v логических функций от четырех переменных в зависимости от v.In fig. Figure 2 shows graphs of complexity changes in transistors of the 2 ^v prototype (L ₁ (v)) and the proposed device (L ₂ (v)), providing the implementation of 2 ^v logical functions of four variables depending on v.

На фиг. 3 изображены графики изменения сложности в транзисторах 2^v-1 схем, реализованных аналогично прототипу и способных сформировать только две функции от n переменных, (L₁(v)) и предлагаемого устройства (L₂(v)), обеспечивающие реализацию 2^v логических функций от восьми переменных в зависимости от v.In fig. Figure 3 shows graphs of changes in complexity in transistors of 2 ^v-1 circuits, implemented similarly to the prototype and capable of generating only two functions of n variables, (L ₁ (v)) and the proposed device (L ₂ (v)), providing the implementation of 2 ^v logical functions from eight variables depending on v.

ПЛУ (фиг. 1) содержит первую (1.1, 1.2,…, n) и вторую (9.1, 9.2, 9.n) группы инверторов n переменных, первую группу передающих транзисторов выходов, содержащую n каскадов по 2ⁱ транзисторов в i-м каскаде (2.1, 2.2, …, 2.n); 2n инверторов настройки (3.1, 3.2, …, 3.2n), 2v выходных инверторов (4.1, 4.2, …, 4.2^v), входы n переменных (5.1, 5.2, …, 5.n), 2ⁿ групп передающих транзисторов входов настройки (6.1, 6.2, …, 6.2ⁿ), каждая группа содержит v каскадов (v=1, 2, …, n-1) с 2^ƒ передающих транзисторов в ƒ-м каскаде (ƒ=1,2, …, v), 2^v выходов устройства (7.1, 7.2, …, 7.2v), 2ⁿ групп входов настройки (8.1, 8.2, …, 8.2ⁿ) по 2^v входов в группе, 2^v дополнительных групп передающих транзисторов выходов (10.1, 10.2, …, 10.(2^v-1)), состоящих из v каскадов по 2^d передающих транзисторов в d-ом каскаде (d= 1, 2, …, v), индексы в метках 6.i.j.w и 10.i.j.w обозначают w-ый транзистор в j-ом каскаде i-ой группы. Затворы каждого четного и нечетного транзистора каскада 2.i первой группы передающих транзисторов выходов подключены соответственно к выходу и входу инвертора переменных 1.i (i=1, 2, …, n), стоки транзисторов 2.i(2⋅b) и 2.i.(2⋅1) первой группы передающих транзисторов выходов подключены к истоку транзистора 2.(i-1).b этой же группы (6=1,2, …, 2i-1; i=2, 3, …, n), стоки транзисторов 2.1.1 и 2.1.2 первой группы передающих транзисторов выходов подключены к входу выходного инвертора 4.1, выход которого является первым выходом устройства 7.1, выход инвертора настройки 3.j соединен с истоком транзистора 2.n.j первой группы передающих транзисторов выходов (j=1, 2, …, 2ⁿ), а его вход - со стоками транзисторов 6.j.1.1 и 6.j.1.2 группы 6.j транзисторов входов настройки (j=1, 2, …, 2n), вход и выход инвертора переменных 9.i подключены соответственно к входу переменной 5.i и входу инвертора переменной 1.i (i=1,2, …, n), затвор каждого четного и нечетного транзистора d-го каскада группы 10.k дополнительных передающих транзисторов выходов подключены соответственно к выходу и входу инвертора переменной 1.d(d=1, 2, …, v; k=1,2, …, 2v-1), исток транзистора 10.k.v.l подключен к истоку транзистора 2.v.|k-1+N₀| первой группы передающих транзисторов выходов (l=1, 2, …, 2v; k=1, 2, …, 2v-l), где "||" означает абсолютную величину выражения, а N0 (N0=1,2, …, 2v) задает номер транзистора 2.v.N₀ первой группы передающих транзисторов выходов, к истоку которого подключен исток транзистора 10.v.1 первой дополнительной группы передающих транзисторов выходов, стоки 10.k.q.(2⋅p) и 10.k.q.(2⋅p-1) транзисторов дополнительных групп передающих транзисторов выходов подключены к истоку транзистора 10.k.(q-1).p этой же группы (р=1, 2, …, 2q-1; k=1, 2, …, 2v-l; q=2,3, …, v), стоки транзисторов 10.k.1.1 и 10.k.1.2 дополнительных групп передающих транзисторов выходов подключены к входу выходного инвертора 4.(k+1), выход которого является выходом устройства 7.(k+1) (k=1, 2, …, 2v-1), стоки (2⋅h)-го и (2⋅h-1)-го транзисторов ƒ-го каскада g-ой группы передающих транзисторов входов настройки подключены к истоку h-то транзистора (ƒ-1)-го каскада этой же группы (h=1, 2, …, 2ƒ-1; ƒ-2,3, …, v; g=1,2, …, 2n), исток транзистора 6.g.v.w группы передающих транзисторов входов настройки подключен к входу настройки 8.g.w (g=1, 2, …, 2n; w=1, 2, …, 2v), затворы четных и нечетных транзисторов ƒ-го каскада каждой 6.g группы передающих транзисторов входов настройки подключены соответственно к выходу и входу инвертора переменной 1.ƒ(ƒ=1, 2, …, v;g=1, 2, …, 2ⁿ).The PLU (Fig. 1) contains the first (1.1, 1.2,..., n) and second (9.1, 9.2, 9.n) groups of n variable inverters, the first group of transmitting output transistors, containing n stages of 2 ⁱ transistors in the i-th cascade (2.1, 2.2, …, 2.n); 2n tuning inverters (3.1, 3.2, …, 3.2n), 2v output inverters (4.1, 4.2, …, ^4.2v ), n variable inputs (5.1, 5.2, …, 5.n), 2 ⁿ groups of transmitting transistor tuning inputs (6.1, 6.2, …, 6.2 ⁿ ), each group contains v stages (v=1, 2, …, n-1) with 2 ^ƒ transmitting transistors in the ƒth stage (ƒ=1,2, …, v) , 2 ^v device outputs (7.1, 7.2, …, 7.2v), 2 ⁿ groups of configuration inputs (8.1, 8.2, …, 8.2 ⁿ ) with 2 ^v inputs per group, 2 ^v additional groups of transmitting transistor outputs (10.1, 10.2, …, 10.(2 ^v -1)), consisting of v cascades of 2 ^d transmitting transistors in the d-th cascade (d= 1, 2, …, v), the indices in the marks 6.ijw and 10.ijw denote w -th transistor in the j-th stage of the i-th group. The gates of each even and odd transistor of cascade 2.i of the first group of transmitting output transistors are connected, respectively, to the output and input of variable inverter 1.i (i=1, 2, ..., n), drains of transistors 2.i(2⋅b) and 2 .i.(2⋅1) of the first group of transmitting output transistors are connected to the source of transistor 2.(i-1).b of the same group (6=1,2, …, 2i-1; i=2, 3, …, n), the drains of transistors 2.1.1 and 2.1.2 of the first group of transmitting output transistors are connected to the input of the output inverter 4.1, the output of which is the first output of device 7.1, the output of the setting inverter 3.j is connected to the source of transistor 2.nj of the first group of transmitting output transistors (j=1, 2, …, 2 ⁿ ), and its input is with the drains of transistors 6.j.1.1 and 6.j.1.2 of group 6.j of transistors of setting inputs (j=1, 2, …, 2n), the input and output of variable inverter 9.i are connected respectively to the input of variable 5.i and the input of variable inverter 1.i (i=1,2, ..., n), the gate of each even and odd transistor of the d-th stage of group 10.k additional transmitting output transistors are connected respectively to the output and input of the inverter variable 1.d(d=1, 2, …, v; k=1,2, …, 2v-1), the source of transistor 10.kvl is connected to the source of transistor 2.v.|k-1+N ₀ | the first group of transmitting transistors outputs (l=1, 2, …, 2v; k=1, 2, …, 2v-l), where "||" means the absolute value of the expression, and N0 (N0=1.2, ..., 2v) specifies the number of transistor 2.vN ₀ of the first group of transmitting output transistors, to the source of which the source of transistor 10.v.1 of the first additional group of transmitting output transistors is connected, drains 10.kq(2⋅p) and 10.kq(2⋅p-1) transistors of additional groups of transmitting output transistors are connected to the source of transistor 10.k.(q-1).p of the same group (p = 1, 2, ..., 2q-1; k=1, 2, ..., 2v-l; q=2.3, ..., v), drains of transistors 10.k.1.1 and 10.k.1.2 of additional groups of transmitting output transistors are connected to the input output inverter 4.(k+1), the output of which is the output of device 7.(k+1) (k=1, 2, …, 2v-1), drains (2⋅h)th and (2⋅h- 1)-th transistors of the ƒ-th cascade of the g-th group of transmitting transistors of the setting inputs are connected to the source of the h-transistor (ƒ-1)-th cascade of the same group (h=1, 2, …, 2ƒ-1; ƒ- 2,3, …, v; g=1,2, …, 2n), the source of transistor 6.gvw of the group of transmitting transistors of the setting inputs is connected to the setting input 8.gw (g=1, 2, …, 2n; w=1, 2, …, 2v), the gates of the even and odd transistors of the ƒ-th stage of each 6.g group of transmitting transistors of the setting inputs are connected, respectively, to the output and input of the inverter variable 1.ƒ(ƒ=1, 2, …, v ;g=1, 2, …, 2 ⁿ ).

ПЛУ работает в следующих режимах: 1) режим программирования; 2) режим вычисления нескольких логических функций одновременно. 1. Режим программирования.The PLU operates in the following modes: 1) programming mode; 2) mode for calculating several logical functions simultaneously. 1. Programming mode.

В этом режиме с помощью внешних по отношению к устройству технических средств на 2ⁿ групп входов настройки по 2^v входов в каждой группе (8.1.1, 8.1.2, …, 8.2ⁿ.2^v) устанавливаются логические уровни, соответствующие 2^v (v=1, 2, n-1) логическим функциям n переменных, которые необходимо вычислять (по таблицам истинности заданных логических функций n переменных, содержащих 2ⁿ строк). Так, для реализации функции сложения по модулю два (исключающего ИЛИ) трех переменных (n=3) А⊕В⊕С,In this mode ^, with the help of technical means external to the device ^, logical levels corresponding to ^{2 v (} v=1, 2, n-1) logical functions of n variables that need to be calculated (according to the truth tables of given logical functions of n variables containing 2 ⁿ rows). So, to implement the modulo two addition function (exclusive OR) of three variables (n=3) A⊕B⊕C,

где А, В, С - сигналы на входах переменных 5.1, 5.2, 5.3; ƒ_ij - настроечная константа, где i - номер функции, j - номер набора переменных А, В, С. На настроечных входах 8.1.1,…, 8.1.8 для реализации этой функции устанавливаются логические уровни, показанные в таблице 1.where A, B, C are signals at the inputs of variables 5.1, 5.2, 5.3; ƒ _ij is a tuning constant, where i is the function number, j is the number of the set of variables A, B, C. At the tuning inputs 8.1.1,…, 8.1.8, to implement this function, the logical levels shown in Table 1 are set.

Реализация двух функций одновременно (v=1) предполагает следующую декомпозицию настройки ПЛУ по старшей переменной А:The implementation of two functions simultaneously (v=1) assumes the following decomposition of the PLU settings according to the highest variable A:

где ƒ_i,j;i=1,2(2^v); j=1, 2, 3, 4....2³ (2ⁿ).where ƒ _i,j ;i=1,2(2 ^v ); j=1, 2, 3, 4....2 ³ (2 ⁿ ).

Здесь используется настроечная константа в формате ƒ_i.j(k), где символ в скобке k означает реальный номер набора функции, а j - номер входа, который используется для его подключения. При этом k из j получается инверсией старшего разряда.Here, a tuning constant is used in the format ƒ _ij(k) , where the symbol in brackets k means the real number of the function set, and j is the number of the input that is used to connect it. In this case, k from j is obtained by inverting the most significant digit.

Для реализации второй функции, например, мажоритарной или выбора большинства единиц (выбор двух из трех), на второй группе входов настройки 8.2.1, …, 8.2.8 устанавливаются сигналы, приведенные в Табл. 2. Здесь таблица истинности записывается следующим образом: старшая половина меняется местами с младшей, чтобы использовать неактивную часть трех каскадов передающих транзисторов группы 2.To implement the second function, for example, majority or selection of the majority of units (selection of two out of three), the signals given in Table 1 are installed on the second group of setting inputs 8.2.1, ..., 8.2.8. 2. Here the truth table is written as follows: the high half is swapped with the low half to use the inactive part of the three stages of group 2 transmit transistors.

Реализация двух функций одновременно (v=2) предполагает следующую декомпозицию настройки ПЛУ сразу по двум старшим переменным А, В:The implementation of two functions simultaneously (v=2) assumes the following decomposition of the PLU settings according to the two highest variables A, B at once:

В этих выражениях номер настройки по отношению к первой функции определяется следующим образом: номер набора старших переменных А, В (О, 1, 2 или 3) плюс номер группы (1, 2, 3) по модулю 2^v. Далее выполняется конкатенация с младшей переменной С и получается номер подключения (указан в скобках).In these expressions, the setting number in relation to the first function is determined as follows: the number of the set of senior variables A, B (O, 1, 2 or 3) plus the group number (1, 2, 3) modulo 2 ^v . Next, concatenation is performed with the low variable C and the connection number is obtained (indicated in parentheses).

Поэтому для реализации четырех функций, например, помимо суммы по модулю два F₁ и мажоритарной F₄, еще и дизъюнкции F₂ и конъюнкции F₃ устанавливаются сигналы, показанные в таблицах 3, 4, 5. Здесь комбинируются четвертые части таблиц истинности дополнительных трех функций.Therefore, to implement four functions, for example, in addition to the modulo sum of two F ₁ and the majority F ₄ , also the disjunction F ₂ and the conjunction F ₃ , the signals shown in tables 3, 4, 5 are installed. Here the fourth parts of the truth tables of additional three functions are combined .

2. Режим вычислений2. Calculation mode

В этом режиме на входы переменных 5.1, 5.2, …, 5.n поступают значения входных переменных. Допустим, на входы А (5.1) и В (5.2) поступает логическая единица, а на вход С (5.3) - логический нуль (вторая снизу строка Табл. 2). В этом случае через инверторы 9.3, 1.2, 1.1 активированы затворы транзисторов 6.7.2.4, 6.7.1.2, и настроечный сигнал [(ƒ_1.6) Табл. 3] со входа 8.7.2 проходит через эти транзисторы, через инвертор 3.7, через три транзистора группы передающих транзисторов 2: 2.3.7; 2.2.4; 2.1.2, - и через инвертор 4.1 поступает на выход 7.1. Таким образом, задействована верхняя «четверть» дерева предающих транзисторов 2: 2.3.7, 2.2.4, 2.1.2.In this mode, the input variables 5.1, 5.2, …, 5.n receive the values of the input variables. Let's say a logical one is received at inputs A (5.1) and B (5.2), and a logical zero is received at input C (5.3) (the second line from the bottom of Table 2). In this case, through inverters 9.3, 1.2, 1.1, the gates of transistors 6.7.2.4, 6.7.1.2 are activated, and the tuning signal [(ƒ _1.6 ) Table. 3] from input 8.7.2 passes through these transistors, through inverter 3.7, through three transistors of group of transmitting transistors 2: 2.3.7; 2.2.4; 2.1.2, - and through inverter 4.1 it goes to output 7.1. Thus, the upper “quarter” of the tree of transmitting transistors 2 is involved: 2.3.7, 2.2.4, 2.1.2.

Остальные три «четверти» отключены от инвертора 4.1 и выхода 7.1 на данном наборе переменных А, В транзисторами 2.2.3, 2.2.1, 2.1.1, но используются для реализации трех других функций с помощью дополнительных передающих транзисторов выходов 10.The remaining three “quarters” are disconnected from inverter 4.1 and output 7.1 on this set of variables A, B by transistors 2.2.3, 2.2.1, 2.1.1, but are used to implement three other functions using additional transmitting transistors of outputs 10.

Так, настройка (ƒ_4.4(6)) (Табл. 2) со входа 8.1.5 проходит через инвертор 3.5, передающие транзисторы 2.3.5, через соответствующие дополнительные передающие транзисторы выходов группы 10.1, через инвертор 4.2 на выход 7.2.Thus, the setting (ƒ _4.4(6) ) (Table 2) from input 8.1.5 passes through inverter 3.5, transmitting transistors 2.3.5, through the corresponding additional transmitting transistors of group 10.1 outputs, through inverter 4.2 to output 7.2.

Аналогично проходят настройки (ƒ_3.6(2)) (Табл. 2, 3, 4) со входа 8.3.2 на выход 7.2 и (ƒ_2.6(4)) (Табл. 2, 3, 4) со входа 8.2.5 на выход 7.3.The settings are similar (ƒ _3.6(2) ) (Table 2, 3, 4) from input 8.3.2 to output 7.2 and (ƒ _2.6(4) ) (Table 2, 3, 4) from input 8.2.5 to output 7.3.

Оценка техникой эффективностиEvaluation of technology effectiveness

Таким образом, в отличие от прототипа, в котором используется одна половина (в зависимости от значения старшей переменной) группы передающих транзисторов выходов 2, в предлагаемом устройстве используются обе половины группы передающих транзисторов выходов 2 по значению не одной, а нескольких (2^v, v=2, 3, ..., n-l) старших переменных.Thus, in contrast to the prototype, which uses one half (depending on the value of the highest variable) of the group of transmitting transistors of outputs 2, the proposed device uses both halves of the group of transmitting transistors of outputs 2 according to the value of not one, but several (2 ^v , v =2, 3, ..., nl) of the highest variables.

То есть одновременно реализуются не две, а 2^v, v=2, 3, n-1 логических функций, что увеличивает функциональность устройства. Для реализации того же количества логических функций с помощью прототипа требуется 2^v-1 устройств, аналогичных прототипу. Несмотря на дополнительные затраты в предлагаемом устройстве, получается выигрыш по количеству требуемых транзисторов.That is, not two, but 2 ^v , v=2, 3, n-1 logical functions are implemented simultaneously, which increases the functionality of the device. To implement the same number of logical functions using a prototype, 2 ^v-1 devices similar to the prototype are required. Despite the additional costs in the proposed device, there is a gain in the number of required transistors.

Так, сложность ПЛУ-прототипа в транзисторах в зависимости от числа переменных n оценивается как:Thus, the complexity of the prototype PLU in transistors, depending on the number of variables n, is estimated as:

Для вычисления 2^v функций на устройстве-прототипе необходимо взять 2^v-1 прототипов, суммарная сложность которых будет равна:To calculate 2 ^v functions on a prototype device, you need to take 2 ^v-1 prototypes, the total complexity of which will be equal to:

L₁(v, n)=2^v-1 ⋅ L_v1(n)=2^v-1 ⋅ (3 ⋅ 2^n+l+2n+4).L ₁ (v, n)=2 ^v-1 ⋅ L _v1 (n)=2 ^v-1 ⋅ (3 ⋅ 2 ^n+l +2n+4).

Для вычисления такого же количества логических функций в предлагаемом устройстве получаем сложность:To calculate the same number of logical functions in the proposed device, we obtain the complexity:

L₂ (у, n)=(2^v+1 - 2+2) ⋅ 2ⁿ+2^n+l+4n+(2^v+1 - 2)(2^v - 1)+2(2^v - 1)=L ₂ (y, n)=(2 ^v+1 - 2+2) ⋅ 2 ⁿ +2 ^n+l +4n+(2 ^v+1 - 2)(2 ^v - 1)+2(2 ^v - 1) =

=(2^v+1) ⋅ 2ⁿ⁺¹+4n+2^v+1 ⋅ (2^v - 1).=(2 ^v +1) ⋅ 2 ⁿ⁺¹ +4n+2 ^v+1 ⋅ (2 ^v - 1).

Так, например, для реализации четырех логических функций (v=2) от одних и тех же переменных при n=4 необходимы два устройства-прототипа при общих затратах, равных 216 транзисторам, а в предлагаемом устройстве, реализующем все четыре функции, они равны 200 транзисторам.So, for example, to implement four logical functions (v=2) from the same variables with n=4, two prototype devices are needed with a total cost of 216 transistors, and in the proposed device that implements all four functions, they are equal to 200 transistors.

Выигрыш растет при увеличении n и v (при n>4 в качестве альтернативы предлагаемому устройству рассматривается схема, реализующая принципы построения и использования групп передающих транзисторов, заложенные в прототип, сложность которой в транзисторах соответствует формуле (3)). Так, при n=5 затраты на реализацию восьми логических функций от одних и тех же переменных (v=3) равны соответственно 824 в прототипе и 708 в предлагаемом устройстве.The gain grows as n and v increase (for n>4, as an alternative to the proposed device, a circuit is considered that implements the principles of constructing and using groups of transmitting transistors included in the prototype, the complexity of which in transistors corresponds to formula (3)). Thus, with n=5, the costs of implementing eight logical functions from the same variables (v=3) are equal to 824 in the prototype and 708 in the proposed device, respectively.

Сравнительные диаграммы изменения сложности известного устройства Li(v, 8) и предлагаемого L₂(v, 8) при реализации 2^v (v=2,3,4,5) логических функций при n=8 представлены на фиг. 3. Они показывают выигрыш по числу транзисторов предлагаемого устройства по отношению к соответствующему количеству в прототипе.Comparative diagrams of changes in the complexity of the known device Li(v, 8) and the proposed L ₂ (v, 8) when implementing 2 ^v (v=2,3,4,5) logical functions with n=8 are presented in Fig. 3. They show the gain in the number of transistors of the proposed device in relation to the corresponding number in the prototype.

Достижение технического результата изобретения подтверждается приведенными оценками.The achievement of the technical result of the invention is confirmed by the estimates given.

Источники:Sources:

1. Строганов А., Цыбин С. Программируемая коммутация в ПЛИС: взгляд изнутри // Компоненты и технологии. - 2010. - №11. С. 56-62. Рис. 9, 12. URL: http://www.kit-e.ru/articles/plis/2010_11_56.php 10.02.22 г).1. Stroganov A., Tsybin S. Programmable switching in FPGAs: an inside view // Components and Technologies. - 2010. - No. 11. pp. 56-62. Rice. 9, 12. URL: http://www.kit-e.ru/articles/plis/2010_11_56.php 02/10/22).

2. Патент РФ №2 637 462 от 04.12.2017.2. RF Patent No. 2 637 462 dated December 4, 2017.

Claims (1)

Программируемое логическое устройство, содержащее первую группу из n инверторов переменных (n - число переменных), первую группу передающих транзисторов выходов, содержащую n каскадов по 2ⁱ транзисторов в i-м каскаде (i=1, 2, n), 2ⁿ инверторов настройки, два выходных инвертора, входы n переменных, 2ⁿ групп по два входа настройки, два выхода устройства, 2ⁿ однокаскадных групп передающих транзисторов входов настройки по два транзистора в каждой группе, причем затворы каждого четного и нечетного транзистора i-го каскада первой группы передающих транзисторов выходов подключены соответственно к выходу и входу i-го (i=1, 2, n) инвертора из первой группы инверторов переменных, стоки (2⋅b)-го и (2⋅b-1)-го транзисторов i-го каскада первой группы передающих транзисторов выходов подключены к истоку b-го транзистора (i-1)-го каскада первой группы передающих транзисторов выходов (b=1, 2, …, 2^i-1; i=2, 3, …, n), стоки транзисторов первого каскада первой группы передающих транзисторов выходов подключены к входу первого выходного инвертора, выход которого является первым выходом устройства, выход j-го инвертора настройки соединен с истоком j-го транзистора n-го каскада первой группы передающих транзисторов выходов (j=1, 2, …, 2ⁿ), вход j-гo инвертора настройки подключен к стокам обоих транзисторов j-й однокаскадной группы транзисторов входов настройки (j=1, 2, …, 2ⁿ), затворы четных и нечетных транзисторов всех однокаскадных групп передающих транзисторов входов настройки подключены соответственно к выходу и входу первого инвертора из первой группы инверторов переменных, отличающееся тем, что дополнительно введены 2^v-2 (v=2, 3, …, n-1) выходов устройства, 2^v-2 выходных инверторов; 2^v-1 дополнительных групп передающих транзисторов выходов, каждая из которых содержит v каскадов по 2^d передающих транзисторов в d-м каскаде (d=1, 2, …, v), всего 2^v+1-2 транзисторов в каждой группе; (v-1) дополнительных каскадов в каждую из 2ⁿ групп передающих транзисторов входов настройки, причем ƒ-й каскад в каждой группе содержит по 2^ƒ передающих транзисторов (ƒ=2, 3,..., v); вторая группа из n инверторов переменных; 2^v-2 дополнительных входов настройки в каждую из 2ⁿ групп входов настройки, причем вход и выход i-го инвертора из второй группы инверторов переменных подключены соответственно к входу i-й переменной и входу i-го инвертора из первой группы инверторов переменных (i=1, 2, …, n), затворы каждого четного и нечетного транзистора d-го каскада k-й дополнительной группы передающих транзисторов выходов подключены соответственно к выходу и входу d-то инвертора первой группы инверторов переменных (d=1, 2, …, v; k=1, 2, 2^v-1), исток l-го транзистора v-го каскада k-й дополнительной группы передающих транзисторов выходов подключен к истоку |k-1+N₀|-го транзистора v-го каскада первой группы передающих транзисторов выходов (l=1, 2, … 2^v; k= 1, 2, …, 2^v-1), где "||" означает абсолютную величину выражения, a N₀ (N₀=1, 2, ..., 2^v) задает номер транзистора v-го каскада первой группы передающих транзисторов, к истоку которого подключен исток первого транзистора v-го каскада первой дополнительной группы передающих транзисторов выходов, стоки (2⋅р)-го и (2⋅p-1)-го транзисторов q-го каскада каждой k-й дополнительной группы передающих транзисторов выходов подключены к истоку р-го транзистора (q-1)-го каскада этой же группы (р=1, 2, …, 2^q-1; k=1, 2, …, 2^v-1; q=2, 3, v), стоки транзисторов первого каскада k-й дополнительной группы передающих транзисторов выходов подключены к входу (k+1)-го выходного инвертора, выход которого является (k+1)-м выходом устройства (k=1, 2, …, 2^v-1), стоки 2⋅h-го и (2⋅h-1)-го транзисторов ƒ-то каскада g-й группы передающих транзисторов входов настройки подключены к истоку h-го транзистора (ƒ-1)-го каскада этой же группы (h=1,2, …, 2^ƒ-1; ƒ=2, 3, …, v; g=1, 2, …, 2ⁿ), исток w-гo транзистора v-го каскада g-й группы передающих транзисторов входов настройки подключен к w-му входу настройки из g-й группы (g=1, 2, …, 2ⁿ; w=1, 2, …, 2^v), затворы четных и нечетных транзисторов f-го каскада каждой группы передающих транзисторов входов настройки подключены соответственно к выходу и входу ƒ-го инвертора из первой группы инверторов переменных (ƒ=2, 3, …, v).A programmable logic device containing a first group of n variable inverters (n is the number of variables), a first group of transmitting output transistors containing n stages of 2 ⁱ transistors in the i-th stage (i=1, 2, n), 2 ⁿ tuning inverters , two output inverters, n variable inputs, 2 ⁿ groups of two tuning inputs, two device outputs, 2 ⁿ single-stage groups of transmitting transistors, tuning inputs of two transistors in each group, and the gates of each even and odd transistor of the i-th stage of the first transmitting group output transistors are connected respectively to the output and input of the i-th (i=1, 2, n) inverter from the first group of variable inverters, drains of the (2⋅b)-th and (2⋅b-1)-th transistors of the i-th stage the first group of transmitting output transistors are connected to the source of the b-th transistor (i-1)-th stage of the first group of transmitting output transistors (b=1, 2, …, 2 ^i-1 ; i=2, 3, …, n), the drains of the transistors of the first stage of the first group of transmitting output transistors are connected to the input of the first output inverter, the output of which is the first output of the device, the output of the j-th tuning inverter is connected to the source of the j-th transistor of the n-th stage of the first group of transmitting output transistors (j=1, 2, …, 2 ⁿ ), the input of the j-th tuning inverter is connected to the drains of both transistors of the j-th single-stage group of tuning input transistors (j=1, 2, …, 2 ⁿ ), the gates of even and odd transistors of all single-stage groups of transmitting transistors the setting inputs are connected respectively to the output and input of the first inverter from the first group of variable inverters, characterized in that 2 ^v -2 (v=2, 3, ..., n-1) device outputs, 2 ^v -2 output inverters are additionally introduced; 2 ^v -1 additional groups of transmitting output transistors, each of which contains v stages of 2 ^d transmitting transistors in the d-th stage (d=1, 2, ..., v), a total of 2 ^v+1 -2 transistors in each group; (v-1) additional stages in each of the 2 ⁿ groups of transmitting transistors of the tuning inputs, and the ƒ-th stage in each group contains 2 ^ƒ transmitting transistors (ƒ = 2, 3,..., v); the second group of n variable inverters; 2 ^v -2 additional setting inputs to each of the 2 ⁿ groups of setting inputs, and the input and output of the i-th inverter from the second group of variable inverters are connected, respectively, to the input of the i-th variable and the input of the i-th inverter from the first group of variable inverters (i =1, 2, …, n), the gates of each even and odd transistor of the d-th stage of the k-th additional group of transmitting output transistors are connected, respectively, to the output and input of the d-inverter of the first group of variable inverters (d=1, 2, … , v; k=1, 2, 2 ^v -1), the source of the l-th transistor of the v-th stage of the k-th additional group of transmitting output transistors is connected to the source of |k-1+N ₀ |-th transistor of the v-th stage the first group of transmitting transistors outputs (l=1, 2, … 2 ^v ; k= 1, 2, …, 2 ^v -1), where "||" means the absolute value of the expression, and N ₀ (N ₀ =1, 2, ..., 2 ^v ) specifies the number of the transistor of the v-th stage of the first group of transmitting transistors, to the source of which the source of the first transistor of the v-th stage of the first additional group of transmitting output transistors, the drains of the (2⋅p)-th and (2⋅p-1)-th transistors of the q-th stage of each k-th additional group of transmitting output transistors are connected to the source of the p-th transistor of the (q-1)-th stage of the same group (p = 1, 2, ..., 2 ^q-1 ; k = 1, 2, ..., 2 ^v -1; q = 2, 3, v), drains of the transistors of the first stage of the k-th additional group of transmitting transistors outputs are connected to the input of the (k+1)th output inverter, the output of which is the (k+1)th output of the device (k=1, 2, ..., 2 ^v -1), drains of the 2⋅h-th and (2 ⋅h-1)-th transistors of the ƒ-th cascade of the g-th group of transmitting transistors of the setting inputs are connected to the source of the h-th transistor (ƒ-1)-th cascade of the same group (h=1,2, …, 2 ^{ƒ- 1} ; ƒ=2, 3, …, v; g=1, 2, …, 2 ⁿ ), the source of the w-th transistor of the v-th stage of the g-th group of transmitting transistors of the tuning inputs is connected to the w-th tuning input from g th group (g=1, 2, …, 2 ⁿ ; w=1, 2, …, 2 ^v ), the gates of the even and odd transistors of the f-th stage of each group of transmitting transistors of the setting inputs are connected, respectively, to the output and input of the ƒ-th inverter from the first group of variable inverters (ƒ=2, 3, … , v).

Images