RU2804442C1 - Semiconductor device and method for its manufacture - Google Patents

Abstract

FIELD: semiconductors.

SUBSTANCE: semiconductor device and a method for its manufacture. The semiconductor device comprises an active region located in a semiconductor substrate and including a central region and a peripheral region surrounding the central region; the first stressed layer formed in the peripheral region by the method of penetration and including at least the first subsection, the second subsection, the third subsection, and the fourth subsection, while the first subsection and the third subsection are separately located on two sides of the central region in the first direction, and the second subsection and the fourth subsection are separately located on the other two sides of the central region in the second direction, the first direction being different from the second direction; and a shutter located on the active area, extending in the first direction and covering at least a part of the central area, at least a part of the first subsection, and at least a part of the third subsection.

EFFECT: improvement of the semiconductor operation.

10 cl, 16 dwg

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУCROSS REFERENCE TO RELATED APPLICATION

[0001] Данная заявка представлена на основании заявки на патент Китая № 202110610067.7 и испрашивает приоритет по этой заявке, поданной 1 июня 2021, раскрытие которой посредством ссылки полностью включено в настоящий документ.[0001] This application is made based on Chinese Patent Application No. 202110610067.7 and claims the benefit of that application filed June 1, 2021, the disclosure of which is incorporated by reference in its entirety herein.

ОБЛАСТЬ ТЕХНИКИ TECHNICAL FIELD

[0002] Настоящее раскрытие относится, но не ограничивается этим, к полупроводниковому устройству и способу его изготовления.[0002] The present disclosure relates to, but is not limited to, a semiconductor device and a method for manufacturing the same.

УРОВЕНЬ ТЕХНИКИ BACKGROUND OF THE ART

[0003] С непрерывным уменьшением размера микроэлектронных устройств низкая подвижность кремниевого материала стала основным фактором, который ограничивает рабочие характеристики микроэлектронных устройств.[0003] With the continuous reduction in the size of microelectronic devices, low mobility of silicon material has become a major factor that limits the performance of microelectronic devices.

[0004] Было выяснено, что подвижность носителей может быть улучшена путем размещения напряженных слоев в полупроводниковых подложках. Однако если местоположение напряженного слоя является различным, подвижность носителей является различной. Следовательно, способ расположения напряженного слоя для получения более высокой подвижности носителей становится предметом исследований для изготовителей полупроводниковых устройств.[0004] It has been discovered that carrier mobility can be improved by placing stressed layers in semiconductor substrates. However, if the location of the stressed layer is different, the carrier mobility is different. Consequently, the method of arranging the stressed layer to obtain higher carrier mobility is becoming a research topic for semiconductor device manufacturers.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ DISCLOSURE OF THE INVENTION

[0005] Варианты реализации настоящего раскрытия обеспечивают полупроводниковое устройство, содержащее: активную область, первый напряженный слой и затвор.[0005] Embodiments of the present disclosure provide a semiconductor device comprising: an active region, a first stressed layer, and a gate.

[0006] Активная область расположена в полупроводниковой подложке и включает в себя центральную область и периферийную область, окружающую центральную область.[0006] The active region is located in the semiconductor substrate and includes a central region and a peripheral region surrounding the central region.

[0007] Первый напряженный слой образован в периферийной области методом внедрения, при этом первый напряженный слой включает в себя по меньшей мере первый подучасток, второй подучасток, третий подучасток и четвертый подучасток. Первый подучасток и третий подучасток отдельно расположены на двух сторонах центральной области в первом направлении, а второй подучасток и четвертый подучасток отдельно расположены на других двух сторонах центральной области во втором направлении. Первое направление отличается от второго направления.[0007] The first stress layer is formed in the peripheral region by an insertion method, wherein the first stress layer includes at least a first sub-section, a second sub-section, a third sub-section and a fourth sub-section. The first sub-region and the third sub-region are separately located on two sides of the central region in the first direction, and the second sub-region and the fourth sub-region are separately located on the other two sides of the central region in the second direction. The first direction is different from the second direction.

[0008] Затвор расположен на активной области, проходит в первом направлении и покрывает по меньшей мере часть центральной области, по меньшей мере часть первого подучастка и по меньшей мере часть третьего подучастка.[0008] The gate is located on the active region, extends in a first direction, and covers at least a portion of the central region, at least a portion of the first subregion, and at least a portion of the third subregion.

[0009] Варианты реализации настоящего раскрытия дополнительно обеспечивают способ изготовления полупроводникового устройства, включающий следующие операции.[0009] Embodiments of the present disclosure further provide a method for manufacturing a semiconductor device, including the following steps.

[0010] Обеспечение полупроводниковой подложки и образование в полупроводниковой подложке активной области, включающей в себя центральную область и периферийную область, окружающую центральную область.[0010] Providing a semiconductor substrate and forming in the semiconductor substrate an active region including a central region and a peripheral region surrounding the central region.

[0011] Образование первого напряженного слоя в периферийной области методом внедрения, при этом первый напряженный слой включает в себя по меньшей мере первый подучасток, второй подучасток, третий подучасток и четвертый подучасток. Первый подучасток и третий подучасток отдельно расположены на двух сторонах центральной области в первом направлении, а второй подучасток и четвертый подучасток отдельно расположены на других двух сторонах центральной области во втором направлении. Первое направление отличается от второго направления.[0011] Forming a first stressed layer in a peripheral region by an insertion method, wherein the first stressed layer includes at least a first sub-section, a second sub-section, a third sub-section and a fourth sub-section. The first sub-region and the third sub-region are separately located on two sides of the central region in the first direction, and the second sub-region and the fourth sub-region are separately located on the other two sides of the central region in the second direction. The first direction is different from the second direction.

[0012] Образование на активной области затвора, проходящего в первом направлении и покрывающего по меньшей мере часть центральной области, по меньшей мере часть первого подучастка и по меньшей мере часть третьего подучастка.[0012] Forming on the active region a gate extending in a first direction and covering at least a portion of the central region, at least a portion of the first subregion, and at least a portion of the third subregion.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS

[0013] На ФИГ. 1A и 1B представлены принципиальные схемы известного полупроводникового устройства.[0013] In FIG. 1A and 1B are schematic diagrams of a known semiconductor device.

[0014] На ФИГ. 2A-2C представлены принципиальные схемы полупроводникового устройства согласно одному варианту реализации настоящего раскрытия.[0014] In FIG. 2A-2C are schematic diagrams of a semiconductor device according to one embodiment of the present disclosure.

[0015] На ФИГ. 3 принципиальная схема центральной области и периферийной области согласно одному варианту реализации настоящего раскрытия.[0015] In FIG. 3 is a schematic diagram of a central region and a peripheral region according to one embodiment of the present disclosure.

[0016] На ФИГ. 4 представлена принципиальная схема полупроводникового устройства, имеющего кольцеобразный первый напряженный слой, согласно одному варианту реализации настоящего раскрытия.[0016] In FIG. 4 is a schematic diagram of a semiconductor device having an annular first stressed layer, according to one embodiment of the present disclosure.

[0017] На ФИГ. 5A-5B представлены принципиальные схемы полупроводникового устройства, имеющего второй напряженный слой, согласно одному варианту реализации настоящего раскрытия.[0017] In FIG. 5A-5B are schematic diagrams of a semiconductor device having a second stressed layer, according to one embodiment of the present disclosure.

[0018] На ФИГ. 6 представлена принципиальная схема полупроводникового устройства, имеющего первую область расширения истока/стока и вторую область расширения истока/стока, согласно одному варианту реализации настоящего раскрытия.[0018] In FIG. 6 is a schematic diagram of a semiconductor device having a first source/drain expansion region and a second source/drain expansion region, according to one embodiment of the present disclosure.

[0019] На ФИГ. 7 представлена блок-схема способа изготовления полупроводникового устройства согласно одному варианту реализации настоящего раскрытия.[0019] In FIG. 7 is a flow diagram of a method for manufacturing a semiconductor device according to one embodiment of the present disclosure.

[0020] На ФИГ. 8A-8E представлены принципиальные схемы, показывающие способ изготовления полупроводникового устройства согласно одному варианту реализации настоящего раскрытия.[0020] In FIG. 8A-8E are schematic diagrams showing a method for manufacturing a semiconductor device according to one embodiment of the present disclosure.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯ IMPLEMENTATION OF THE INVENTION

[0021] Приведенные для примера варианты реализации, представленные в настоящем раскрытии, будут описаны более подробно ниже со ссылкой на сопроводительные чертежи. Несмотря на то, что приведенные для примера варианты реализации настоящего раскрытия показаны на сопроводительных чертежах, следует понимать, что настоящее раскрытие может быть осуществлено в различных видах, не ограничиваясь конкретными вариантами реализации, сформулированными в настоящем документе. Скорее эти варианты реализации приведены для способствования более полному пониманию настоящего раскрытия и обеспечения полного объема охраны настоящего изобретения для специалистов в данной области техники.[0021] The exemplary embodiments presented in the present disclosure will be described in more detail below with reference to the accompanying drawings. Although exemplary embodiments of the present disclosure are shown in the accompanying drawings, it should be understood that the present disclosure may be embodied in various forms without being limited to the specific embodiments set forth herein. Rather, these embodiments are provided to facilitate a more complete understanding of the present disclosure and to provide the full scope of protection of the present invention to those skilled in the art.

[0022] В следующем описании множество конкретных подробностей приведены для обеспечения более полного понимания настоящего раскрытия. Однако для специалистов в данной области техники будет очевидно, что настоящее раскрытие может быть осуществлено без одной или более этих подробностей. В других примерах некоторые технические признаки, известные в уровне техники, не описаны, чтобы избежать путаницы с настоящим раскрытием, т.е. не все признаки фактических вариантов реализации описаны в настоящем документе, и известные функции и структуры не описаны подробно.[0022] In the following description, numerous specific details are set forth in order to provide a more complete understanding of the present disclosure. However, it will be apparent to those skilled in the art that the present disclosure can be made without one or more of these details. In other examples, certain technical features known in the art are not described to avoid confusion with the present disclosure, i.e. not all features of the actual embodiments are described herein, and known functions and structures are not described in detail.

[0023] На сопроводительных чертежах размеры слоев, областей, элементов и их относительные размеры могут быть увеличены для ясности. Одинаковые ссылочные обозначения обозначают одинаковые элементы по всему описанию.[0023] In the accompanying drawings, the dimensions of layers, regions, elements and their relative sizes may be enlarged for clarity. Like reference numerals denote like elements throughout the specification.

[0024] Разумеется, когда элемент или слой упоминаются как расположенный "на", "рядом с", "соединенный с" или "присоединенный к" другим элементам или слоям, он может быть непосредственно размещен на других элементах или слоях, расположен рядом с ними, соединен с ними или присоединен к другим элементам или слоям, или могут присутствовать промежуточные элементы или слои. Напротив, когда элемент упоминается как расположенный "непосредственно на", "непосредственно рядом с", "непосредственно соединен с" или "непосредственно присоединен к" другим элементам или слоям, это означает, что нет никаких промежуточных элементов или слоев. Разумеется, что хотя термины "первый", "второй", "третий" и т. п. могут быть использованы для описания различных элементов, компонентов, областей, слоев и/или частей, эти элементы, компоненты, области, слои и/или части не должны ограничиваться в соответствии с этими терминами. Эти термины используются только для того, чтобы отличать один элемент, компонент, область, слой или часть от другого элемента, компонента, области, слоя или части. Таким образом, без отступления от описаний настоящего раскрытия, первый элемент, компонент, область, слой или часть, обсуждаемые ниже, могут быть представлены как второй элемент, компонент, область, слой или часть. Когда обсуждаются второй элемент, компонент, область, слой или часть, это не означает, что первый элемент, компонент, область, слой или часть обязательно присутствуют в настоящем раскрытии.[0024] Of course, when an element or layer is referred to as being "on", "adjacent to", "connected to" or "attached to" other elements or layers, it may be directly placed on or adjacent to other elements or layers , connected to or attached to other elements or layers, or intermediate elements or layers may be present. In contrast, when an element is referred to as being "directly on", "directly adjacent to", "directly connected to" or "directly attached to" other elements or layers, it means that there are no intermediate elements or layers. It will be appreciated that while the terms "first", "second", "third" and the like may be used to describe various elements, components, regions, layers and/or parts, these elements, components, regions, layers and/or parts shall not be limited by these terms. These terms are used only to distinguish one element, component, area, layer or part from another element, component, area, layer or part. Thus, without departing from the descriptions of the present disclosure, the first element, component, region, layer or portion discussed below may be represented as a second element, component, region, layer or portion. When a second element, component, region, layer, or portion is discussed, it does not mean that the first element, component, region, layer, or portion is necessarily present in the present disclosure.

[0025] Термины пространственных отношений, такие как, например, "ниже...", "под...", "нижний", " внизу...", "выше...", "верхний" и т. п., могут использоваться в настоящем документе для простоты описания, чтобы описать зависимость между одним элементом или признаком, показанным на чертежах, и другими элементами или признаками. Разумеется, в дополнение к ориентациям, показанным на чертежах, термины пространственных отношений предназначены для включения различных ориентаций устройств в использование и работу. Например, если устройство на чертежах перевернуто, элементы или признаки, описанные как "ниже" или "под", или "внизу" относительно других элементов, будет расположено "выше" других элементов или признаков. Таким образом, приведенные для примера термины "ниже" и "под" могут включать в себя обе ориентации, т.е. "выше" и "ниже". Устройство может быть ориентировано иным образом (повернуто на 90° или в другие ориентации), а пространственные описатели, используемые в настоящем документе, интерпретируются соответствующим образом.[0025] Spatial relationship terms such as, for example, “below...”, “under...”, “lower,” “below...”, “above...”, “upper,” etc. may be used herein for ease of description to describe the relationship between one element or feature shown in the drawings and other elements or features. Of course, in addition to the orientations shown in the drawings, spatial relationship terms are intended to include various orientations of devices in use and operation. For example, if the device in the drawings is inverted, elements or features described as "below" or "under" or "down" relative to other elements will be located "above" the other elements or features. Thus, the exemplary terms "below" and "under" may include both orientations, i.e. "above" and "below". The device may be oriented in other ways (rotated 90° or other orientations), and spatial descriptors used herein are interpreted accordingly.

[0026] Термин, используемый в настоящем документе, предназначен только для описания конкретных вариантов реализации и не предназначен для использования в качестве ограничения настоящего раскрытия. Используемые в настоящем документе указатели единственного числа, такие как "a/an", "один" и "указанный", в исключительном виде также предназначены для включения множественного числа, если в контексте явно не указано иное. Также следует понимать, что термины "состоит из" и/или "включает в себя", используемые в настоящей спецификации, определяют наличие описанных признаков, целых чисел, этапов, операций, элементов, компонентов и/или групп. Используемый в настоящем документе термин "и/или" включает в себя любое и все сочетания соответствующих перечисленных пунктов.[0026] The term used herein is intended to describe specific embodiments only and is not intended to be used as a limitation of the present disclosure. When used herein, singular indicators such as “a/an,” “one,” and “said” are exclusively intended to include the plural unless the context clearly indicates otherwise. It should also be understood that the terms “consists of” and/or “includes” as used in this specification define the presence of the described features, integers, steps, operations, elements, components and/or groups. As used herein, the term “and/or” includes any and all combinations of the respective items listed.

[0027] Известно, что ввод растягивающего усилия в канале электронного транзистора с полевым эффектом на основе структуры метал-окисел-полупроводник (n-МОП) может улучшить подвижность электронов в канале, а ввод сжимающего усилия в канале транзистора р-типа с полевым эффектом на основе структуры метал-окисел-полупроводник (p-МОП) может улучшить подвижность дырок в канале.[0027] It is known that introducing a tensile force into the channel of an electronic field-effect transistor based on a metal-oxide-semiconductor (n-MOS) structure can improve the mobility of electrons in the channel, and introducing a compressive force into the channel of a p-type field-effect transistor can improve based metal-oxide-semiconductor (p-MOS) structure can improve hole mobility in the channel.

[0028] На ФИГ. 1A и 1B схематически представлены схемы известного полупроводникового устройства, обеспеченного в соответствующем уровне техники. На ФИГ. 1B показан вид в разрезе устройства, показанного на ФИГ. 1А, взятый по пунктирной линии А-А’. Как показано на ФИГ. 1A-1B, полупроводниковое устройство включает в себя полупроводниковую подложку 1, которая включает в себя активную область 11. В активной области 11 образованы диэлектрический слой 16 затвора, затвор 12 и боковые стенки 17. Активная область 11 включает в себя области 131 и 132 истока/стока. Затвор 12, диэлектрический слой 16 затвора, боковые стенки 17 и области истока/стока 131 и 132 составляют МОП-транзистор.[0028] In FIG. 1A and 1B are schematic diagrams of a known semiconductor device provided in the prior art. In FIG. 1B is a cross-sectional view of the device shown in FIG. 1A, taken along the dotted line A-A’. As shown in FIG. 1A-1B, the semiconductor device includes a semiconductor substrate 1 that includes an active region 11. The active region 11 is formed by a gate dielectric layer 16, a gate 12, and side walls 17. The active region 11 includes source/source regions 131 and 132. drain. Gate 12, gate dielectric layer 16, side walls 17, and source/drain regions 131 and 132 constitute the MOSFET.

[0029] В активной области 11 дополнительно образованы напряженные участки 141, 142, которые расположены по обеим сторонам затвора 12, для приложения напряжения к каналу под затвором 12 для увеличения подвижности носителей в канале.[0029] In the active region 11, stress areas 141, 142 are further formed, which are located on both sides of the gate 12, to apply a voltage to the channel under the gate 12 to increase the mobility of carriers in the channel.

[0030] Однако подвижность носителей в канале известного полупроводникового устройства не может удовлетворить потребности развития современной технологии интегральных схем.[0030] However, the carrier mobility in the channel of a known semiconductor device cannot meet the development needs of modern integrated circuit technology.

[0031] В соответствии с этим предложены следующие технические решения в вариантах реализации настоящего раскрытия.[0031] Accordingly, the following technical solutions are proposed in embodiments of the present disclosure.

[0032] Варианты реализации настоящего раскрытия обеспечивают полупроводниковое устройство, включающее в себя активную область, первый напряженный слой и затвор. Активная область расположена в полупроводниковой подложке и включает в себя центральную область и периферийную область, окружающую центральную область. Первый напряженный слой образован в периферийной области методом внедрения, причем первый напряженный слой включает в себя по меньшей мере первый подучасток, второй подучасток, третий подучасток и четвертый подучасток. Первый подучасток и третий подучасток отдельно расположены на двух сторонах центральной области в первом направлении, а второй подучасток и четвертый подучасток отдельно расположены на других двух сторонах центральной области во втором направлении. Первое направление отличается от второго направления. Затвор расположен на активной области, проходит в первом направлении и покрывает по меньшей мере часть центральной области, по меньшей мере часть первого подучастка и по меньшей мере часть третьего подучастка.[0032] Embodiments of the present disclosure provide a semiconductor device including an active region, a first stressed layer, and a gate. The active region is located in the semiconductor substrate and includes a central region and a peripheral region surrounding the central region. The first stressed layer is formed in the peripheral region by an insertion method, the first stressed layer including at least a first sub-section, a second sub-section, a third sub-section and a fourth sub-section. The first sub-region and the third sub-region are separately located on two sides of the central region in the first direction, and the second sub-region and the fourth sub-region are separately located on the other two sides of the central region in the second direction. The first direction is different from the second direction. The gate is located on the active region, extends in a first direction, and covers at least a portion of the central region, at least a portion of the first subregion, and at least a portion of the third subregion.

[0033] Первый напряженный слой, обеспеченный вариантами реализации настоящего раскрытия, создает напряжение в обоих направлениях, т.е. в первом направлении и втором направлении соответственно на канале ниже затвора. Таким образом, с первым напряженным слоем, обеспеченным вариантами реализации настоящего раскрытия, подвижность носителей в канале может быть дополнительно улучшена по сравнению со структурой, в которой напряжение генерируется только в одном направлении согласно уровню техники.[0033] The first stress layer provided by embodiments of the present disclosure creates stress in both directions, i.e. in the first direction and the second direction, respectively, on the channel below the gate. Thus, with the first stressed layer provided by embodiments of the present disclosure, the mobility of carriers in the channel can be further improved compared to a structure in which stress is generated in only one direction according to the prior art.

[0034] В свете решения вышеуказанных задач, и чтобы сделать признаки и преимущества настоящего раскрытия более очевидными и понятными, конкретные способы создания настоящего раскрытия подробно описаны ниже со ссылкой на сопроводительные чертежи. При подробном описании вариантов реализации настоящего раскрытия принципиальная схема частично не увеличена в соответствии с общим масштабом для удобства описания, а является простым примером и предназначена для ограничения объема охраны настоящего раскрытия.[0034] In light of the above objectives, and to make the features and advantages of the present disclosure more obvious and understandable, specific methods for making the present disclosure are described in detail below with reference to the accompanying drawings. While embodiments of the present disclosure are described in detail, the schematic diagram in part is not enlarged to overall scale for convenience of description, but is a simple example and is intended to limit the scope of protection of the present disclosure.

[0035] На ФИГ. 2A-2C представлены принципиальные схемы полупроводникового устройства согласно одному варианту реализации настоящего раскрытия. На ФИГ. 2A представлен вид сверху полупроводникового устройства, на ФИГ. 2B показан вид в разрезе устройства по ФИГ. 2A, взятый вдоль пунктирной линии А-А’, а на ФИГ. 2C показан вид в разрезе устройства по ФИГ. 2A вдоль пунктирной линии B-B’. Как показано на ФИГ. 2A-2C, полупроводниковое устройство включает в себя активную область 21, расположенную в полупроводниковой подложке, в которой активная область 21 включает в себя центральную область 211 и периферийную область 212, окружающую центральную область 211. Первый напряженный слой 24 образован в периферийной области 212 методом внедрения. Первый напряженный слой 24 включает в себя по меньшей мере первый подучасток 241, второй подучасток 242, третий подучасток 243 и четвертый подучасток 244. Первый подучасток 241 и третий подучасток 243 расположены отдельно на двух сторонах центральной области 211 в первом направлении, а второй подучасток 242 и четвертый подучасток 244 расположены отдельно на других двух сторонах центральной области 211 во втором направлении. Первое направление отличается от второго направления.[0035] In FIG. 2A-2C are schematic diagrams of a semiconductor device according to one embodiment of the present disclosure. In FIG. 2A is a top view of a semiconductor device, FIG. 2B is a cross-sectional view of the device of FIG. 2A taken along the dotted line A-A', and in FIG. 2C is a cross-sectional view of the device of FIG. 2A along the dotted line B-B'. As shown in FIG. 2A-2C, the semiconductor device includes an active region 21 located in a semiconductor substrate, in which the active region 21 includes a central region 211 and a peripheral region 212 surrounding the central region 211. The first stressed layer 24 is formed in the peripheral region 212 by an insertion method. . The first stress layer 24 includes at least a first subsection 241, a second subsection 242, a third subsection 243, and a fourth subsection 244. The first subsection 241 and the third subsection 243 are located separately on two sides of the central region 211 in a first direction, and the second subsection 242 and the fourth sub-area 244 are located separately on the other two sides of the central area 211 in the second direction. The first direction is different from the second direction.

[0036] Полупроводниковое устройство дополнительно включает в себя затвор 22, расположенный на активной области 21. Затвор 22 проходит в первом направлении и покрывает по меньшей мере часть центральной области 211, по меньшей мере часть первого подучастка 241 и по меньшей мере часть третьего подучастка 243.[0036] The semiconductor device further includes a gate 22 located on the active region 21. The gate 22 extends in a first direction and covers at least a portion of the central region 211, at least a portion of the first subregion 241, and at least a portion of the third subregion 243.

[0037] Следует понимать, что части первого подучастка 241 и третьего подучастка 243, покрытые затвором 22, составляют часть канала; при этом первый подучасток 241 и третий подучасток 243 прикладывают напряжение к области канала в первом направлении. Согласно одному варианту реализации первое направление параллельно направлению ширины канала (направление B-B’).[0037] It should be understood that the portions of the first subsection 241 and the third subsection 243 covered by the gate 22 constitute part of the channel; wherein the first subsection 241 and the third subsection 243 apply a voltage to the channel region in a first direction. According to one embodiment, the first direction is parallel to the channel width direction (B-B' direction).

[0038] Второй подучасток 242 и четвертый подучасток 244 прикладывают напряжение к области канала во втором направлении. Согласно одному варианту реализации, второе направление параллельно направлению длины канала (направление А-А’).[0038] The second subsection 242 and the fourth subsection 244 apply a voltage to the channel region in a second direction. According to one embodiment, the second direction is parallel to the direction of the length of the channel (direction A-A').

[0039] В некоторых вариантах реализации второй подучасток 242 и четвертый подучасток 244 симметрично расположены с обеих сторон затвора 22.[0039] In some embodiments, the second subsection 242 and the fourth subsection 244 are symmetrically located on either side of the gate 22.

[0040] Материалом полупроводниковой подложки может быть монокристаллический кремний (Si), кремний на диэлектрике (SOI), или могут быть использованы другие материалы, такие как соединения III-V группы, такие как арсенид галлия.[0040] The semiconductor substrate material may be single crystal silicon (Si), silicon on dielectric (SOI), or other materials such as Group III-V compounds such as gallium arsenide may be used.

[0041] Полупроводниковая подложка дополнительно включает в себя структуру узкощелевой изоляции (не показана), которая может быть множественной. Множество структур узкощелевой изоляции образуют активную область 21 в полупроводниковой подложке.[0041] The semiconductor substrate further includes a narrow gap insulation structure (not shown), which may be multiple. A plurality of narrow gap insulation structures form an active region 21 in the semiconductor substrate.

[0042] Диэлектрический слой 26 затвора включен между затвором 22 и полупроводниковой подложкой. Материалом диэлектрического слоя 26 затвора может быть, например, диоксид кремния, но не ограничивается им. Любой материал, который может быть использован в качестве диэлектрического слоя затвора, может быть применен к вариантам реализации настоящего раскрытия.[0042] A gate dielectric layer 26 is connected between the gate 22 and the semiconductor substrate. The material of the gate dielectric layer 26 may be, for example, but is not limited to silicon dioxide. Any material that can be used as a gate dielectric layer can be applied to embodiments of the present disclosure.

[0043] В некоторых вариантах реализации затвор 22 включает в себя боковые стенки 27 с его обеих сторон, материалом которых могут быть диоксид кремния, нитрид кремния, но не ограничивается этим. Любой материал, который может быть использован в качестве диэлектрического слоя затвора, может быть применен к вариантам реализации настоящего раскрытия.[0043] In some embodiments, the gate 22 includes side walls 27 on both sides thereof, the material of which may be, but is not limited to, silicon dioxide, silicon nitride. Any material that can be used as a gate dielectric layer can be applied to embodiments of the present disclosure.

[0044] В некоторых вариантах реализации центральная область 211 является прямоугольной. На ФИГ. 3 показана принципиальная схема центральной области и периферийной области согласно одному варианту реализации настоящего раскрытия. Как показано на чертеже, центральная область 211 включает в себя первый набор параллельных боковых кромок 211_1, параллельных первому направлению, и второй набор параллельных боковых кромок 211_2, параллельных второму направлению. Следует отметить, что в некоторых других вариантах реализации центральная область 211 также может иметь другие формы, например круглую, эллиптическую или другие многоугольные формы помимо прямоугольной.[0044] In some embodiments, the central region 211 is rectangular. In FIG. 3 is a schematic diagram of a central region and a peripheral region according to one embodiment of the present disclosure. As shown in the drawing, the central region 211 includes a first set of parallel side edges 211_1 parallel to the first direction and a second set of parallel side edges 211_2 parallel to the second direction. It should be noted that in some other embodiments, the central region 211 may also have other shapes, such as circular, elliptical, or other polygonal shapes in addition to rectangular.

[0045] В некоторых конкретных вариантах реализации первый подучасток 241 и третий подучасток 243 симметричны вдоль центральной линии первого набора параллельных боковых кромок 211_1, а второй подучасток 242 и четвертый подучасток 244 симметричны вдоль центральной линии второго набора параллельных боковых кромок 211_2.[0045] In some specific embodiments, the first sub-region 241 and the third sub-region 243 are symmetrical along the centerline of the first set of parallel side edges 211_1, and the second sub-region 242 and the fourth sub-region 244 are symmetrical along the centerline of the second set of parallel side edges 211_2.

[0046] В некоторых вариантах реализации первый подучасток 241, второй подучасток 242, третий подучасток 243 и четвертый подучасток 244 последовательно соединены для образования кольцевой структуры, окружающей центральную область 211, как показано на ФИГ. 4.[0046] In some embodiments, the first sub-region 241, the second sub-region 242, the third sub-region 243, and the fourth sub-region 244 are connected in series to form a ring structure surrounding the central region 211, as shown in FIG. 4.

[0047] В частности, оба конца первого подучастка 241 находятся соответственно в контакте с одним концом второго подучастка 242 и одним концом четвертого подучастка 244 и соединены с ними, а оба конца третьего подучастка 243 находятся соответственно в контакте с другим концом второго подучастка 242 и другим концом четвертого подучастка 244 и соединены с ними. Первый напряженный слой 24, имеющий кольцевую структуру, может прикладывать напряжение в обоих направлениях ко всей области канала, что может дополнительно оптимизировать рабочие характеристики полупроводникового устройства по сравнению с первым напряженным слоем, имеющим некольцевую структуру.[0047] Specifically, both ends of the first subsection 241 are respectively in contact with and connected to one end of the second subsection 242 and one end of the fourth subsection 244, and both ends of the third subsection 243 are respectively in contact with the other end of the second subsection 242 and the other the end of the fourth subsection 244 and connected to them. The first stressed layer 24 having a ring structure can apply voltage in both directions to the entire channel region, which can further optimize the performance of the semiconductor device compared to the first stress layer having a non-ring structure.

[0048] Согласно одному варианту реализации, первый напряженный слой 24 включает в себя кремний-германиевый слой. В этом случае напряжение, генерируемое, первым напряженным слоем 24, приложенное к каналу, является сжимающим напряжением, при этом полупроводниковая подложка представляет собой подложку n-типа, а полупроводниковое устройство представляет собой p-МОП-транзистор. Следует понимать, что первый напряженный слой 24 также может быть выполнен из других напряженных материалов, таких как карбид кремния и т.п.[0048] According to one embodiment, the first stressed layer 24 includes a silicon-germanium layer. In this case, the voltage generated by the first stress layer 24 applied to the channel is a compressive voltage, wherein the semiconductor substrate is an n-type substrate and the semiconductor device is a p-MOS transistor. It should be understood that the first stressed layer 24 may also be made of other stressed materials such as silicon carbide and the like.

[0049] Согласно одному варианту реализации первый напряженный слой 24 образован с использованием, но не ограничиваясь этим, процесса эпитаксиального выращивания. Первый напряженный слой 24 также может быть образован с использованием других процессов, таких как легирование полупроводниковой подложки.[0049] In one embodiment, the first stressed layer 24 is formed using, but not limited to, an epitaxial growth process. The first stressed layer 24 may also be formed using other processes such as doping a semiconductor substrate.

[0050] В некоторых вариантах реализации полупроводниковое устройство дополнительно включает в себя второй напряженный слой 29, расположенный в центральной области 211. На ФИГ. 5А-5В показаны принципиальные схемы полупроводникового устройства, имеющего второй напряженный слой согласно одному варианту реализации настоящего раскрытия. На ФИГ. 5В показан вид в разрезе по ФИГ. 5А, взятый вдоль пунктирной линии А-А’. Как показано на ФИГ. 5А-5В, второй напряженный слой 29 образован в центральной области 211. Второй напряженный слой 29 дополнительно увеличивает подвижность носителей в канале и, таким образом, улучшает рабочие характеристики полупроводникового устройства.[0050] In some embodiments, the semiconductor device further includes a second stress layer 29 located in the central region 211. In FIG. 5A-5B show schematic diagrams of a semiconductor device having a second stressed layer in accordance with one embodiment of the present disclosure. In FIG. 5B is a sectional view of FIG. 5A taken along the dotted line A-A'. As shown in FIG. 5A-5B, a second stress layer 29 is formed in the central region 211. The second stress layer 29 further increases the carrier mobility in the channel and thus improves the performance of the semiconductor device.

[0051] В конкретном варианте реализации толщина первого напряженного слоя 24 больше, чем толщина второго напряженного слоя 29. В более конкретном варианте реализации толщина первого напряженного слоя в 5-10 раз, например, восемь раз больше толщины второго напряженного слоя.[0051] In a specific embodiment, the thickness of the first stress layer 24 is greater than the thickness of the second stress layer 29. In a more specific embodiment, the thickness of the first stress layer is 5-10 times, for example eight times, the thickness of the second stress layer.

[0052] Согласно одному варианту реализации второй напряженный слой 29 и первый напряженный слой 24 образованы на одном и том же этапе обработки.[0052] In one embodiment, the second stress layer 29 and the first stress layer 24 are formed in the same processing step.

[0053] В некоторых вариантах реализации по меньшей мере часть кромок второго напряженного слоя 29 соединена с кромками первого напряженного слоя 24. В более конкретном варианте реализации все кромки второго напряженного слоя 29 соединены с первым напряженным слоем 24.[0053] In some embodiments, at least a portion of the edges of the second stress layer 29 are connected to the edges of the first stress layer 24. In a more specific embodiment, all of the edges of the second stress layer 29 are connected to the first stress layer 24.

[0054] Согласно одному варианту реализации материал второго напряженного слоя 29 является тем же самым, что и материал первого напряженного слоя 24, но не ограничивается этим. Материал второго напряженного слоя 29 также может отличаться от материала первого напряженного слоя 24.[0054] In one embodiment, the material of the second stress layer 29 is the same as, but is not limited to, the material of the first stress layer 24. The material of the second stressed layer 29 may also be different from the material of the first stressed layer 24.

[0055] Согласно одному варианту реализации второй напряженный слой 29 включает в себя кремний-германиевый слой. В этом случае напряжение, генерируемое вторым напряженным слоем, приложенное к каналу, является сжимающим напряжением, при этом полупроводниковая подложка представляет собой подложку n-типа, а полупроводниковое устройство представляет собой p-МОП-транзистор.[0055] In one embodiment, the second stressed layer 29 includes a silicon-germanium layer. In this case, the voltage generated by the second stress layer applied to the channel is a compressive voltage, wherein the semiconductor substrate is an n-type substrate and the semiconductor device is a p-MOS transistor.

[0056] Согласно одному варианту реализации второй напряженный слой 29 образован с использованием, но не ограничивается этим, процесса эпитаксиального выращивания. Второй напряженный слой 29 также может быть образован с использованием других процессов, таких как легирование полупроводниковой подложки.[0056] In one embodiment, the second stressed layer 29 is formed using, but is not limited to, an epitaxial growth process. The second stressed layer 29 may also be formed using other processes such as doping the semiconductor substrate.

[0057] Снова как показано на ФИГ. 2В, полупроводниковое устройство дополнительно включает в себя первую область 231 истока/стока и вторую область 232 истока/стока, которые могут быть образованы в активной области 21 легированием.[0057] Again as shown in FIG. 2B, the semiconductor device further includes a first source/drain region 231 and a second source/drain region 232, which can be formed in the active region 21 by doping.

[0058] В некоторых вариантах реализации первая область 231 истока/стока по меньшей мере частично совпадает с четвертым подучастком 244, а вторая область 232 истока/стока по меньшей мере частично совпадает со вторым подучастком 242. В конкретном варианте реализации первая область 231 истока/стока полностью совпадает с четвертым подучастком 244, а вторая область 232 истока/стока полностью совпадает со вторым подучастком 242.[0058] In some embodiments, the first source/drain region 231 is at least partially coincident with the fourth subregion 244, and the second source/drain region 232 is at least partially coincident with the second subregion 242. In a particular implementation, the first source/drain region 231 completely coincides with the fourth subregion 244, and the second source/drain region 232 completely coincides with the second subregion 242.

[0059] В некоторых вариантах реализации полупроводниковое устройство дополнительно включает в себя первую область 281 расширения истока/стока, имеющую глубину легирования меньше, чем глубина легирования первой области 231 истока/стока, как показано на ФИГ. 6. Первая область 281 расширения истока/стока расположена между каналом ниже затвора 22 и первой областью 231 истока/стока и по меньшей мере частично совпадает с четвертым подучастком 244. Первая область 281 расширения истока/стока может уменьшать контактную площадь между первой областью 231 истока/стока и каналом для уменьшения тока утечки в канале.[0059] In some embodiments, the semiconductor device further includes a first source/drain expansion region 281 having a doping depth less than the doping depth of the first source/drain region 231, as shown in FIG. 6. The first source/drain expansion region 281 is located between the channel below the gate 22 and the first source/drain region 231 and is at least partially coincident with the fourth subregion 244. The first source/drain expansion region 281 may reduce the contact area between the first source/drain region 231. drain and channel to reduce leakage current in the channel.

[0060] В некоторых вариантах реализации полупроводниковое устройство дополнительно включает в себя вторую область 282 расширения истока/стока, имеющую глубину легирования меньше, чем глубина легирования второй области 232 истока/стока, как показано на ФИГ. 6. Вторая область 282 расширения истока/стока расположена между каналом ниже затвора 22 и второй областью 232 истока/стока и по меньшей мере частично совпадает со вторым подучастком 242. Вторая область 282 расширения истока/стока может уменьшать контактную площадь между второй областью 232 истока/стока и каналом для уменьшения тока утечки в канале.[0060] In some embodiments, the semiconductor device further includes a second source/drain expansion region 282 having a doping depth less than the doping depth of the second source/drain region 232, as shown in FIG. 6. The second source/drain expansion region 282 is located between the channel below the gate 22 and the second source/drain region 232 and is at least partially coincident with the second sub-region 242. The second source/drain expansion region 282 may reduce the contact area between the second source/drain region 232. drain and channel to reduce leakage current in the channel.

[0061] Варианты реализации настоящего раскрытия дополнительно обеспечивают способ изготовления полупроводникового устройства. Как показано на ФИГ. 7, способ включает следующие этапы.[0061] Embodiments of the present disclosure further provide a method for manufacturing a semiconductor device. As shown in FIG. 7, the method includes the following steps.

[0062] На этапе 701 обеспечивают полупроводниковую подложку, и в полупроводниковой подложке образуют активную область, включающую в себя центральную область и периферийную область, окружающую центральную область.[0062] At step 701, a semiconductor substrate is provided, and an active region is formed in the semiconductor substrate, including a central region and a peripheral region surrounding the central region.

[0063] На этапе 702 в периферийной области методом внедрения образуют первый напряженный слой, который включает в себя по меньшей мере первый подучасток, второй подучасток, третий подучасток и четвертый подучасток. Первый подучасток и третий подучасток отдельно расположены на двух сторонах центральной области в первом направлении, а второй подучасток и четвертый подучасток отдельно расположены на других двух сторонах центральной области во втором направлении. Первое направление отличается от второго направления.[0063] At step 702, a first stress layer is formed in the peripheral region by an embedding method, which includes at least a first subsection, a second subsection, a third subsection, and a fourth subsection. The first sub-region and the third sub-region are separately located on two sides of the central region in the first direction, and the second sub-region and the fourth sub-region are separately located on the other two sides of the central region in the second direction. The first direction is different from the second direction.

[0064] На этапе 703 на активной области образуют затвор, который проходит в первом направлении и покрывает по меньшей мере часть центральной области, по меньшей мере часть первого подучастка и по меньшей мере часть третьего подучастка.[0064] At step 703, a gate is formed on the active region that extends in a first direction and covers at least a portion of the central region, at least a portion of the first subregion, and at least a portion of the third subregion.

[0065] Способ изготовления полупроводникового устройства согласно вариантам реализации настоящего раскрытия будет описан более подробно ниже со ссылкой на ФИГ. 8А-8Е.[0065] A method for manufacturing a semiconductor device according to embodiments of the present disclosure will be described in more detail below with reference to FIG. 8A-8E.

[0066] Во-первых, как показано на ФИГ. 8А, этап 701 выполняют для обеспечения полупроводниковой подложки и образования активной области 21, включающей в себя центральную область 211 и периферийную область 212, окружающую центральную область 211 в полупроводниковой подложке.[0066] First, as shown in FIG. 8A, step 701 is performed to provide a semiconductor substrate and form an active region 21 including a central region 211 and a peripheral region 212 surrounding the central region 211 in the semiconductor substrate.

[0067] Согласно одному варианту реализации образование активной области 21 в полупроводниковой подложке включает в себя следующий этап.[0067] According to one embodiment, formation of the active region 21 in the semiconductor substrate includes the following step.

[0068] В полупроводниковой подложке образуют структуру узкощелевой изоляции (не показана) для создания активной области 21.[0068] A narrow gap insulation structure (not shown) is formed in the semiconductor substrate to create an active region 21.

[0069] Материалом полупроводниковой подложки может быть монокристаллический кремний (Si), кремний на диэлектрике (SOI), или могут быть использованы другие материалы, такие как соединения III-V группы, такие как арсенид галлия.[0069] The semiconductor substrate material may be single crystal silicon (Si), silicon on dielectric (SOI), or other materials such as Group III-V compounds such as gallium arsenide may be used.

[0070] В некоторых вариантах реализации центральная область 211 является прямоугольной. Как показано на ФИГ. 8А, центральная область 211 включает в себя первый набор параллельных боковых кромок 211_1, параллельных первому направлению, и второй набор параллельных боковых кромок 211_2, параллельных второму направлению. Следует отметить, что в некоторых других вариантах реализации центральная область 211 также может иметь другие формы, например круглую, эллиптическую или другие многоугольные формы помимо прямоугольной.[0070] In some embodiments, the central region 211 is rectangular. As shown in FIG. 8A, the center region 211 includes a first set of parallel side edges 211_1 parallel to the first direction and a second set of parallel side edges 211_2 parallel to the second direction. It should be noted that in some other embodiments, the central region 211 may also have other shapes, such as circular, elliptical, or other polygonal shapes in addition to rectangular.

[0071] Затем, как показано на ФИГ. 8В, выполняют этап 702 для образования первого напряженного слоя 24 методом внедрения в периферийной области 212.[0071] Then, as shown in FIG. 8B, step 702 is performed to form the first stressed layer 24 by embedding in the peripheral region 212.

[0072] Согласно одному варианту реализации образование первого напряженного слоя 24 включает в себя следующий этап.[0072] In one embodiment, formation of the first stress layer 24 includes the following step.

[0073] В периферийной области 212 образуют первую канавку, а в первой канавке образуют первый напряженный слой с использованием процесса эпитаксиального выращивания.[0073] A first groove is formed in the peripheral region 212, and a first stressed layer is formed in the first groove using an epitaxial growth process.

[0074] Следует понимать, что первый напряженный слой 24 также может быть образован другим способом, например легированием полупроводниковой подложки.[0074] It should be understood that the first stressed layer 24 may also be formed by another method, such as by doping a semiconductor substrate.

[0075] Согласно одному варианту реализации первый напряженный слой 24 включает в себя по меньшей мере первый подучасток 241, второй подучасток 242, третий подучасток 243 и четвертый подучасток 244. Первый подучасток 241 и третий подучасток 243 расположены отдельно на двух сторонах центральной области в первом направлении, а второй подучасток 242 и четвертый подучасток 244 расположены отдельно на других двух сторонах центральной области во втором направлении. Первое направление отличается от второго направления.[0075] In one embodiment, the first stress layer 24 includes at least a first subsection 241, a second subsection 242, a third subsection 243, and a fourth subsection 244. The first subsection 241 and the third subsection 243 are located separately on two sides of the central region in a first direction , and the second subsection 242 and the fourth subsection 244 are located separately on the other two sides of the central region in the second direction. The first direction is different from the second direction.

[0076] Согласно одному варианту реализации первый подучасток 241 и третий подучасток 243 симметричны вдоль центральной линии первого набора параллельных боковых кромок 211_1, а второй подучасток 242 и четвертый подучасток 244 симметричны вдоль центральной линии второго набора параллельных боковых кромок 211_2.[0076] In one embodiment, the first sub-region 241 and the third sub-region 243 are symmetrical along the centerline of the first set of parallel side edges 211_1, and the second sub-region 242 and the fourth sub-region 244 are symmetrical along the centerline of the second set of parallel side edges 211_2.

[0077] В некоторых вариантах реализации первый подучасток 241, второй подучасток 242, третий подучасток 243 и четвертый подучасток 244 последовательно соединяют для образования кольцевой структуры, окружающей центральную область 211. В частности, оба конца первого подучастка 241 находятся соответственно в контакте с одним концом второго подучастка 242 и одним концом четвертого подучастка 244 и соединены с ними, а оба конца третьего подучастка 243 находятся соответственно в контакте с другим концом второго подучастка 242 и другим концом четвертого подучастка 244 и соединены с ними. Первый напряженный слой 24, имеющий кольцевую структуру, может прикладывать напряжение в обоих направлениях ко всей области канала, что может дополнительно оптимизировать рабочие характеристики полупроводникового устройства по сравнению с первым напряженным слоем, имеющим некольцевую структуру.[0077] In some embodiments, the first sub-region 241, the second sub-region 242, the third sub-region 243 and the fourth sub-region 244 are connected in series to form a ring structure surrounding the central region 211. Specifically, both ends of the first sub-region 241 are respectively in contact with one end of the second sub-section 242 and one end of the fourth sub-section 244 and connected to them, and both ends of the third sub-section 243 are respectively in contact with the other end of the second sub-section 242 and the other end of the fourth sub-section 244 and connected to them. The first stressed layer 24 having a ring structure can apply voltage in both directions to the entire channel region, which can further optimize the performance of the semiconductor device compared to the first stress layer having a non-ring structure.

[0078] Согласно одному варианту реализации способ изготовления полупроводникового устройства дополнительно включает в себя образование второго напряженного слоя 29 в центральной области 211, как показано на ФИГ. 8С.[0078] According to one embodiment, a method for manufacturing a semiconductor device further includes forming a second stressed layer 29 in a central region 211, as shown in FIG. 8C.

[0079] Согласно одному варианту реализации образование второго напряженного слоя 29 включает в себя следующий этап.[0079] According to one embodiment, the formation of the second stressed layer 29 includes the following step.

[0080] В центральной области образуют вторую канавку, а во второй канавке процессом эпитаксиального выращивания образуют второй напряженный слой.[0080] A second groove is formed in the central region, and a second stressed layer is formed in the second groove by an epitaxial growth process.

[0081] Следует понимать, что второй напряженный слой 29 также может быть образован другим способом, например легированием полупроводниковой подложки.[0081] It should be understood that the second stressed layer 29 may also be formed by another method, such as by doping the semiconductor substrate.

[0082] Затем, как показано на ФИГ. 8D, выполняют этап 703 для образования на активной области 21 затвора 22, который проходит в первом направлении и покрывает по меньшей мере часть центральной области 211, по меньшей мере часть первого подучастка 241 и по меньшей мере часть третьего подучастка 243.[0082] Then, as shown in FIG. 8D, step 703 is performed to form on the active region 21 a gate 22 that extends in a first direction and covers at least a portion of the central region 211, at least a portion of the first subregion 241, and at least a portion of the third subregion 243.

[0083] Согласно одному варианту реализации затвор 22 также покрывает по меньшей мере часть второго напряженного слоя 29.[0083] In one embodiment, the gate 22 also covers at least a portion of the second stress layer 29.

[0084] Способ изготовления полупроводникового устройства дополнительно включает в себя следующий этап: после образования затвора 22 выполняют легирование активной области 21 с обеих сторон затвора 22 для образования первой области 231 истока/стока, первой области 281 расширения истока/стока, второй области 232 истока/стока и второй области 282 расширения истока/стока, как показано на ФИГ. 8Е.[0084] The method for manufacturing a semiconductor device further includes the following step: after forming the gate 22, doping the active region 21 on both sides of the gate 22 to form a first source/drain region 231, a first source/drain expansion region 281, a second source/drain region 232 drain and a second source/drain expansion region 282, as shown in FIG. 8E.

[0085] Согласно одному варианту реализации первая область 231 истока/стока и первая область 28 расширения истока/стока по меньшей мере частично совпадают с четвертым подучастком 244, а вторая область 232 истока/стока и вторая область 282 расширения истока/стока по меньшей мере частично совпадают со вторым подучастком 242.[0085] In one embodiment, the first source/drain region 231 and the first source/drain expansion region 28 are at least partially coincident with the fourth subregion 244, and the second source/drain region 232 and the second source/drain expansion region 282 are at least partially coincident. coincide with the second subsection 242.

[0086] Согласно одному варианту реализации способ изготовления полупроводникового устройства дополнительно включает в себя этап образования боковых стенок с обеих сторон затвора 22, как показано на ФИГ. 8Е.[0086] According to one embodiment, a method for manufacturing a semiconductor device further includes the step of forming side walls on both sides of the gate 22, as shown in FIG. 8E.

[0087] Представленные выше описания являются просто предпочтительными вариантами реализации настоящего раскрытия и не предназначены для ограничения объема охраны настоящего раскрытия. Любые изменения, эквивалентные замены и усовершенствования, выполненные в пределах идеи и принципов настоящего раскрытия, должны быть включены в объем охраны настоящего раскрытия.[0087] The above descriptions are merely preferred embodiments of the present disclosure and are not intended to limit the scope of protection of the present disclosure. Any modifications, equivalent substitutions, and improvements made within the spirit and principles of this disclosure shall be included within the scope of protection of this disclosure.

Claims (10)

1. Полупроводниковое устройство, содержащее: активную область, расположенную в полупроводниковой подложке, содержащую центральную область и периферийную область, окружающую центральную область; первый напряженный слой, образованный в периферийной области методом внедрения, при этом первый напряженный слой содержит по меньшей мере первый подучасток, второй подучасток, третий подучасток и четвертый подучасток, причем первый подучасток и третий подучасток отдельно расположены на двух сторонах центральной области в первом направлении, а второй подучасток и четвертый подучасток отдельно расположены на других двух сторонах центральной области во втором направлении, при этом первое направление отличается от второго направления; затвор, расположенный на активной области, проходящий в первом направлении и покрывающий по меньшей мере часть центральной области, по меньшей мере часть первого подучастка и по меньшей мере часть третьего подучастка; и второй напряженный слой, расположенный в центральной области, при этом толщина первого напряженного слоя больше, чем толщина второго напряженного слоя.1. A semiconductor device comprising: an active region located in a semiconductor substrate, comprising a central region and a peripheral region surrounding the central region; a first stressed layer formed in a peripheral region by an insertion method, wherein the first stressed layer comprises at least a first sub-region, a second sub-region, a third sub-region and a fourth sub-region, wherein the first sub-region and the third sub-region are separately located on two sides of the central region in a first direction, and the second sub-section and the fourth sub-section are separately located on the other two sides of the central region in a second direction, the first direction being different from the second direction; a gate located on the active region, extending in a first direction and covering at least a portion of the central region, at least a portion of the first subregion, and at least a portion of the third subregion; and a second stressed layer located in the central region, wherein the thickness of the first stressed layer is greater than the thickness of the second stressed layer. 2. Полупроводниковое устройство по п. 1, в котором центральная область является прямоугольной и содержит первый набор параллельных боковых кромок, параллельных первому направлению, и второй набор параллельных боковых кромок, параллельных второму направлению, при этом первый подучасток и третий подучасток симметричны вдоль центральной линии первого набора параллельных боковых кромок, а второй подучасток и четвертый подучасток симметричны вдоль центральной линии второго набора параллельных боковых кромок.2. The semiconductor device of claim 1, wherein the central region is rectangular and includes a first set of parallel side edges parallel to the first direction and a second set of parallel side edges parallel to the second direction, the first sub-region and the third sub-region being symmetrical along the centerline of the first a set of parallel side edges, and the second sub-section and the fourth sub-section are symmetrical along the center line of the second set of parallel side edges. 3. Полупроводниковое устройство по п. 1, в котором первый подучасток, второй подучасток, третий подучасток и четвертый подучасток первого напряженного слоя последовательно соединены для образования кольцевой структуры, окружающей центральную область, и при этом оба конца первого подучастка находятся соответственно в контакте с одним концом второго подучастка и одним концом четвертого подучастка и соединены с ними, а оба конца третьего подучастка находятся соответственно в контакте с другим концом второго подучастка и другим концом четвертого подучастка и соединены с ними.3. The semiconductor device according to claim 1, wherein the first sub-region, the second sub-region, the third sub-region and the fourth sub-region of the first stressed layer are connected in series to form a ring structure surrounding the central region, and both ends of the first sub-region are respectively in contact with one end the second sub-section and one end of the fourth sub-section and connected to them, and both ends of the third sub-section are respectively in contact with the other end of the second sub-section and the other end of the fourth sub-section and connected to them. 4. Полупроводниковое устройство по п. 1, в котором второй подучасток и четвертый подучасток симметрично расположены с обеих сторон затвора, первый напряженный слой содержит кремний-германиевый слой, и первый напряженный слой образован с использованием процесса эпитаксиального выращивания.4. The semiconductor device according to claim 1, wherein the second subsection and the fourth subsection are symmetrically arranged on both sides of the gate, the first stressed layer comprises a silicon germanium layer, and the first strained layer is formed using an epitaxial growth process. 5. Полупроводниковое устройство по п. 1, в котором толщина первого напряженного слоя в 5-10 раз больше толщины второго напряженного слоя.5. Semiconductor device according to claim 1, in which the thickness of the first stressed layer is 5-10 times greater than the thickness of the second stressed layer. 6. Полупроводниковое устройство по п. 1, содержащее первую область истока/стока и вторую область истока/стока, при этом первая область истока/стока по меньшей мере частично совпадает с четвертым подучастком, а вторая область истока/стока по меньшей мере частично совпадает со вторым подучастком; первую область расширения истока/стока, имеющую глубину легирования меньше, чем глубина легирования первой области истока/стока, при этом первая область расширения истока/стока расположена между каналом ниже затвора и первой областью истока/стока и по меньшей мере частично совпадает с четвертым подучастком; и вторую область расширения истока/стока, имеющую глубину легирования меньше, чем глубина легирования второй области истока/стока, при этом вторая область расширения истока/стока расположена между каналом ниже затвора и второй областью истока/стока и по меньшей мере частично совпадает со вторым подучастком.6. The semiconductor device of claim 1, comprising a first source/drain region and a second source/drain region, wherein the first source/drain region is at least partially coincident with the fourth subregion, and the second source/drain region is at least partially coincident with second sub-section; a first source/drain expansion region having a doping depth less than the doping depth of the first source/drain region, wherein the first source/drain expansion region is located between the channel below the gate and the first source/drain region and is at least partially coincident with the fourth subregion; and a second source/drain expansion region having a doping depth less than the doping depth of the second source/drain region, wherein the second source/drain expansion region is located between the channel below the gate and the second source/drain region and is at least partially coincident with the second subregion . 7. Полупроводниковое устройство по п. 1, содержащее структуру узкощелевой изоляции, расположенную в полупроводниковой подложке для образования активной области.7. The semiconductor device according to claim 1, comprising a narrow-gap insulation structure located in a semiconductor substrate to form an active region. 8. Способ изготовления полупроводникового устройства, включающий следующие этапы: обеспечение полупроводниковой подложки и образование активной области в полупроводниковой подложке, при этом активная область содержит центральную область и периферийную область, окружающую центральную область; образование первого напряженного слоя в периферийной области методом внедрения, при этом первый напряженный слой содержит по меньшей мере первый подучасток, второй подучасток, третий подучасток и четвертый подучасток, причем первый подучасток и третий подучасток отдельно расположены на двух сторонах центральной области в первом направлении, а второй подучасток и четвертый подучасток отдельно расположены на других двух сторонах центральной области во втором направлении, при этом первое направление отличается от второго направления; образование затвора на активной области, при этом затвор проходит в первом направлении и покрывает по меньшей мере часть центральной области, по меньшей мере часть первого подучастка и по меньшей мере часть третьего подучастка; и образование второго напряженного слоя в центральной области, при этом толщина первого напряженного слоя больше, чем толщина второго напряженного слоя.8. A method for manufacturing a semiconductor device, comprising the steps of: providing a semiconductor substrate and forming an active region in the semiconductor substrate, the active region comprising a central region and a peripheral region surrounding the central region; forming a first stressed layer in a peripheral region by an insertion method, wherein the first stressed layer comprises at least a first sub-section, a second sub-section, a third sub-section and a fourth sub-section, wherein the first sub-section and the third sub-section are separately located on two sides of the central region in a first direction, and the second the sub-section and the fourth sub-section are separately located on the other two sides of the central region in a second direction, the first direction being different from the second direction; forming a gate on the active region, wherein the gate extends in a first direction and covers at least a portion of the central region, at least a portion of the first subregion, and at least a portion of the third subregion; and forming a second stressed layer in the central region, wherein the thickness of the first stressed layer is greater than the thickness of the second stressed layer. 9. Способ изготовления полупроводникового устройства по п. 8, согласно которому образование первого напряженного слоя в периферийной области методом внедрения включает: образование первой канавки в периферийной области и образование первого напряженного слоя в первой канавке с использованием процесса эпитаксиального выращивания; и при этом образование второго напряженного слоя включает: образование второй канавки в центральной области и образование второго напряженного слоя во второй канавке с использованием процесса эпитаксиального выращивания.9. The method of manufacturing a semiconductor device according to claim 8, wherein forming a first stressed layer in a peripheral region by an implantation method includes: forming a first groove in a peripheral region and forming a first stressed layer in the first groove using an epitaxial growth process; and wherein forming the second stressed layer includes: forming a second groove in the central region and forming a second stressed layer in the second groove using an epitaxial growth process. 10. Способ изготовления полупроводникового устройства по п. 8, дополнительно включающий: легирование активной области с обеих сторон затвора для образования первой области истока/стока, первой области расширения истока/стока, второй области истока/стока и второй области расширения истока/стока, при этом первая область истока/стока и первая область расширения истока/стока по меньшей мере частично совпадают с четвертым подучастком, а вторая область истока/стока и вторая область расширения истока/стока по меньшей мере частично совпадают со вторым подучастком, и при этом образование активной области в полупроводниковой подложке включает: образование структуры узкощелевой изоляции в полупроводниковой подложке для образования активной области.10. The method of manufacturing a semiconductor device according to claim 8, further comprising: doping an active region on both sides of the gate to form a first source/drain region, a first source/drain expansion region, a second source/drain region, and a second source/drain expansion region, where wherein the first source/drain region and the first source/drain expansion region at least partially coincide with the fourth subregion, and the second source/drain region and the second source/drain expansion region at least partially coincide with the second subregion, and wherein an active region is formed in the semiconductor substrate includes: formation of a narrow-gap insulation structure in the semiconductor substrate to form an active region.

Images