RU2711726C1 - Majority block of elements "two of three" - Google Patents

Majority block of elements "two of three" Download PDF

Info

Publication number
RU2711726C1
RU2711726C1 RU2019106848A RU2019106848A RU2711726C1 RU 2711726 C1 RU2711726 C1 RU 2711726C1 RU 2019106848 A RU2019106848 A RU 2019106848A RU 2019106848 A RU2019106848 A RU 2019106848A RU 2711726 C1 RU2711726 C1 RU 2711726C1
Authority
RU
Russia
Prior art keywords
output
inputs
input
counter
block
Prior art date
Application number
RU2019106848A
Other languages
Russian (ru)
Inventor
Виктор Алексеевич Титов
Олег Николаевич Слоботчиков
Алексей Александрович Попков
Борис Иванович Олейников
Павел Валентинович Допира
Сергей Михайлович Кулешов
Original Assignee
Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" filed Critical Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций"
Priority to RU2019106848A priority Critical patent/RU2711726C1/en
Application granted granted Critical
Publication of RU2711726C1 publication Critical patent/RU2711726C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Hardware Redundancy (AREA)

Abstract

FIELD: computer equipment.SUBSTANCE: invention relates to automation and computer equipment. Device contains elements AND 1 – AND 9, elements OR 10 – OR 13, three counters, a register, three comparison circuits.EFFECT: technical result consists in providing identification of often failing or failed channel when implementing majority function in adaptive computer systems.1 cl, 1 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности функционирования.The invention relates to automation and computer technology and can be used for continuous monitoring of the health of computer equipment operating in conditions of continuous dynamics and constant changes in the parameters of external conditions and taking into account the increased requirements for their reliability.

Наиболее близким по технической сущности является мажоритарный блок элементов «5 и более из 9» [1].The closest in technical essence is the majority block of elements “5 or more of 9” [1].

Недостатком данного устройства является невозможность идентификации часто сбоящего или вышедшего из строя канала при реализации им мажоритарной функции в адаптивных вычислительных системах.The disadvantage of this device is the inability to identify a frequently failed or failed channel when it implements a majority function in adaptive computing systems.

Задача изобретения - создать устройство, обеспечивающее идентификацию часто сбоящего или вышедшего из строя канала при реализации им мажоритарной функции в адаптивных вычислительных системах.The objective of the invention is to create a device that provides identification of a frequently failed or failed channel when it implements a majority function in adaptive computing systems.

Это решение достигается тем, что в мажоритарный блок, содержащий три элемента И 1, И 2, И 3, первый элемент ИЛИ 10, входы 22 и 24 блока подсоединены к первым двум входам первого элемента И 1, выход которого подсоединен к первому входу первого элемента ИЛИ 10, входы 24 и 26 блока подсоединены к первым двум входам второго элемента И 2, выход которого подсоединен к второму входу первого элемента ИЛИ 10, входы 22 и 26 блока подсоединены к первым двум входам третьего элемента И 3, выход которого подсоединен к третьему входу первого элемента ИЛИ 10, выход которого является первым выходом 29 блока, отличающееся тем, что в него дополнительно включены - четвертый элемент И 4, пятый элемент И 5, шестой элемент И 6, седьмой элемент И 7, восьмой элемент И 8, девятый элемент И 9, второй элемент ИЛИ 11, третий элемент ИЛИ 12, четвертый элемент ИЛИ 13, первый счетчик 14, второй счетчик 15 и третий счетчик 16, регистр 17, первая схема сравнения 18, вторая схема сравнения 19 и третья схема сравнения 20, элемент задержки 21, входы 23, 24 и 26 блока подсоединены к первым трем входам четвертого элемента И 4, выход которого подсоединен к первому входу второго элемента ИЛИ 11, входы 22, 25 и 27 блока подсоединены к первым трем входам пятого элемента И 5, выход которого подсоединен к второму входу второго элемента ИЛИ 11, выход которого подсоединен к входу первого счетчика 14, входы 23, 24 и 27 блока подсоединены к первым трем входам шестого элемента И 6, выход которого подсоединен к первому входу третьего элемента ИЛИ 12, входы 22, 25 и 26 блока подсоединены к первым трем входам седьмого элемента И 7, выход которого подсоединен к второму входу третьего элемента ИЛИ 12, выход которого подсоединен к входу второго счетчика 15, входы 23, 25 и 26 блока подсоединены к первым трем входам восьмого элемента И 8, выход которого подсоединен к первому входу четвертого элемента ИЛИ 13, входы 22, 24 и 27 блока подсоединены к первым трем входам девятого элемента И 9, выход которого подсоединен к второму входу четвертого элемента ИЛИ 13, выход которого подсоединен к входу третьего счетчика 16, вход 28 блока подсоединен к третьим входам элементов И1, И2, И3, к четвертым входам элементов И4, И5, И6, И7, И8, И9, выход регистра 17 подсоединен к первым входам первой 18, второй 19 и третьей 20 схем сравнения, выход первого счетчика 14 подсоединен к второму входу первой схемы сравнения 18, выход которой является вторым выходом 30 блока, выход второго счетчика 15 подсоединен к второму входу второй схемы сравнения 19, выход которой является третьим выходом 31 блока, выход третьего счетчика 16 подсоединен к второму входу третьей схемы сравнения 20, выход которой является четвертым выходом 32 блока, вход элемента задержки 21 подсоединен к входу 28 блока, а выход -к третьим входам схем сравнения 18, 19 и 20.This solution is achieved by the fact that in a majority block containing three elements AND 1, AND 2, AND 3, the first element OR 10, the inputs 22 and 24 of the unit are connected to the first two inputs of the first element And 1, the output of which is connected to the first input of the first element OR 10, inputs 24 and 26 of the unit are connected to the first two inputs of the second element AND 2, the output of which is connected to the second input of the first element OR 10, inputs 22 and 26 of the unit are connected to the first two inputs of the third element And 3, the output of which is connected to the third input the first element OR 10, the output of which I is the first output 29 of the block, characterized in that it is additionally included in it - the fourth element And 4, the fifth element And 5, the sixth element And 6, the seventh element And 7, the eighth element And 8, the ninth element And 9, the second element OR 11, third OR element 12, fourth OR element 13, first counter 14, second counter 15 and third counter 16, register 17, first comparison circuit 18, second comparison circuit 19 and third comparison circuit 20, delay element 21, inputs 23, 24 and 26 blocks are connected to the first three inputs of the fourth element And 4, the output of which is connected to the first the second element OR 11, the inputs 22, 25 and 27 of the unit are connected to the first three inputs of the fifth element And 5, the output of which is connected to the second input of the second element OR 11, the output of which is connected to the input of the first counter 14, inputs 23, 24 and 27 of the block connected to the first three inputs of the sixth element And 6, the output of which is connected to the first input of the third element OR 12, the inputs 22, 25 and 26 of the unit are connected to the first three inputs of the seventh element And 7, the output of which is connected to the second input of the third element OR 12, the output which is connected to the input the second counter 15, the inputs 23, 25 and 26 of the block are connected to the first three inputs of the eighth element And 8, the output of which is connected to the first input of the fourth element OR 13, the inputs 22, 24 and 27 of the block are connected to the first three inputs of the ninth element And 9, output which is connected to the second input of the fourth element OR 13, the output of which is connected to the input of the third counter 16, the input 28 of the unit is connected to the third inputs of the elements I1, I2, I3, to the fourth inputs of the elements I4, I5, I6, I7, I8, I9, output register 17 is connected to the first inputs of the first 18, second 19 and third 20 comparison circuits, the output of the first counter 14 is connected to the second input of the first comparison circuit 18, the output of which is the second output 30 of the block, the output of the second counter 15 is connected to the second input of the second comparison circuit 19, the output of which is the third output 31 of the block, the output of the third counter 16 connected to the second input of the third comparison circuit 20, the output of which is the fourth output 32 of the block, the input of the delay element 21 is connected to the input 28 of the block, and the output to the third inputs of the comparison circuits 18, 19 and 20.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.A search in the well-known scientific and technical literature did not reveal the presence of such technical solutions.

Сущность изобретения поясняется чертежом. На фиг. 1 представлено схематичное изображение предлагаемого блока.The invention is illustrated in the drawing. In FIG. 1 is a schematic representation of the proposed block.

Блок содержит элементы И 1 - И 9, элементы ИЛИ 10 - ИЛИ 13, счетчики 14, 15 и 16, регистр 17, схемы сравнения 18, 19 и 20, входы 21-27, выходы 28-31 устройства. На регистре 17 хранится код допустимого числа сбоев в работе канала в мажоритируемой вычислительной системе.The block contains elements AND 1 - AND 9, elements OR 10 - OR 13, counters 14, 15 and 16, register 17, comparison circuits 18, 19 and 20, inputs 21-27, outputs 28-31 of the device. The register 17 stores the code of the allowable number of failures in the channel in a majorized computing system.

Во время работы устройства на его входы 21, 23 и 25 поступает произвольная последовательность двоичных символов «1» и «0» значений X1, Х2 и Х3 соответственно, а на входы 22, 24 и 26 устройства поступает произвольная последовательность двоичных символов «1» и «0» инверсных значений

Figure 00000001
,
Figure 00000002
и
Figure 00000003
соответственно. На вход 27 устройства поступает последовательность тактирующих импульсов.During operation of the device, an arbitrary sequence of binary characters “1” and “0” of the values X 1 , X 2 and X 3, respectively, is received at its inputs 21, 23 and 25, and an arbitrary sequence of binary characters “at the inputs 22, 24 and 26 of the device” 1 "and" 0 "inverse values
Figure 00000001
,
Figure 00000002
and
Figure 00000003
respectively. At the input 27 of the device receives a sequence of clock pulses.

Таблица истинности работы устройстваThe truth table of the device

Figure 00000004
Figure 00000004

На выходе устройства 28 появляется сигнал значения FM в соответствии с приведенной таблицей истинностиAt the output of device 28, a signal of value F M appears in accordance with the truth table

FM=X2X3∨X1X3∨X1X2 F M = X 2 X 3 ∨X 1 X 3 ∨X 1 X 2

На выходе элемента ИЛИ 11 появляется сигнал значенияAt the output of the OR element 11, a value signal appears

Figure 00000005
Figure 00000005

На выходе элемента ИЛИ 12 появляется сигнал значения F2,At the output of the OR element 12, a signal of the value of F 2 appears,

Figure 00000006
Figure 00000006

На выходе элемента ИЛИ 13 появляется сигнал значения F3 в соответствии с приведенной таблицей истинностиAt the output of the OR element 13, a signal of the value of F 3 appears in accordance with the truth table

Figure 00000007
Figure 00000007

При достижении счетчиком 14, 15 или 16 значения, хранящимся на регистре 17, на выходе соответствующей схемы сравнения 18, 19 или 20 появляется единичный сигнал тревоги.When the counter 14, 15 or 16 reaches the value stored in the register 17, a single alarm signal appears at the output of the corresponding comparison circuit 18, 19 or 20.

Таким образом, мажоритарный блок элементов «два из трех» обеспечивает определение часто сбоящего или вышедшего из строя канала при функционировании высоконадежных вычислительных систем с мажоритированием.Thus, the majority of the “two out of three” elements block provides the definition of a channel that often fails or fails during the operation of highly reliable computing systems with majorization.

ЛитератураLiterature

1. SU №2665226, 2018.1. SU No. 2665226, 2018.

Claims (1)

Мажоритарный блок «два из трех», содержащий три элемента И 1, И 2, И 3, первый элемент ИЛИ 10, входы 22 и 24 блока подсоединены к первым двум входам первого элемента И 1, выход которого подсоединен к первому входу первого элемента ИЛИ 10, входы 24 и 26 блока подсоединены к первым двум входам второго элемента И 2, выход которого подсоединен к второму входу первого элемента ИЛИ 10, входы 22 и 26 блока подсоединены к первым двум входам третьего элемента И 3, выход которого подсоединен к третьему входу первого элемента ИЛИ 10, выход которого является первым выходом 29 блока, отличающийся тем, что в него дополнительно включены четвертый элемент И 4, пятый элемент И 5, шестой элемент И 6, седьмой элемент И 7, восьмой элемент И 8, девятый элемент И 9, второй элемент ИЛИ 11, третий элемент ИЛИ 12, четвертый элемент ИЛИ 13, первый счетчик 14, второй счетчик 15 и третий счетчик 16, регистр 17, первая схема сравнения 18, вторая схема сравнения 19 и третья схема сравнения 20, элемент задержки 21, входы 23, 24 и 26 блока подсоединены к первым трем входам четвертого элемента И 4, выход которого подсоединен к первому входу второго элемента ИЛИ 11, входы 22, 25 и 27 блока подсоединены к первым трем входам пятого элемента И 5, выход которого подсоединен к второму входу второго элемента ИЛИ 11, выход которого подсоединен к входу первого счетчика 14, входы 23, 24 и 27 блока подсоединены к первым трем входам шестого элемента И 6, выход которого подсоединен к первому входу третьего элемента ИЛИ 12, входы 22, 25 и 26 блока подсоединены к первым трем входам седьмого элемента И 7, выход которого подсоединен к второму входу третьего элемента ИЛИ 12, выход которого подсоединен к входу второго счетчика 15, входы 23, 25 и 26 блока подсоединены к первым трем входам восьмого элемента И 8, выход которого подсоединен к первому входу четвертого элемента ИЛИ 13, входы 22, 24 и 27 блока подсоединены к первым трем входам девятого элемента И 9, выход которого подсоединен к второму входу четвертого элемента ИЛИ 13, выход которого подсоединен к входу третьего счетчика 16, вход 28 блока подсоединен к третьим входам элементов И 1, И 2, И 3, к четвертым входам элементов И 4, И 5, И 6, И 7, И 8, И 9, выход регистра 17 подсоединен к первым входам первой 18, второй 19 и третьей 20 схем сравнения, выход первого счетчика 14 подсоединен к второму входу первой схемы сравнения 18, выход которой является вторым выходом 30 блока, выход второго счетчика 15 подсоединен к второму входу второй схемы сравнения 19, выход которой является третьим выходом 31 блока, выход третьего счетчика 16 подсоединен к второму входу третьей схемы сравнения 20, выход которой является четвертым выходом 32 блока, вход элемента задержки 21 подсоединен к входу 28 блока, а выход - к третьим входам схем сравнения 18, 19 и 20.Majority block “two of three”, containing three elements And 1, And 2, And 3, the first element OR 10, inputs 22 and 24 of the block are connected to the first two inputs of the first element And 1, the output of which is connected to the first input of the first element OR 10 , inputs 24 and 26 of the unit are connected to the first two inputs of the second AND 2 element, the output of which is connected to the second input of the first element OR 10, inputs 22 and 26 of the unit are connected to the first two inputs of the third AND 3 element, the output of which is connected to the third input of the first element OR 10, whose output is the first output m 29 unit, characterized in that it further includes a fourth element And 4, a fifth element And 5, a sixth element And 6, a seventh element And 7, an eighth element And 8, a ninth element And 9, a second element OR 11, a third element OR 12, fourth OR element 13, first counter 14, second counter 15 and third counter 16, register 17, first comparison circuit 18, second comparison circuit 19 and third comparison circuit 20, delay element 21, unit inputs 23, 24 and 26 are connected to the first three inputs of the fourth element And 4, the output of which is connected to the first input of the second element OR 11, inputs 22, 25 and 27 of the unit are connected to the first three inputs of the fifth element And 5, the output of which is connected to the second input of the second element OR 11, the output of which is connected to the input of the first counter 14, inputs 23, 24 and 27 of the unit are connected to the first three inputs of the sixth element And 6, the output of which is connected to the first input of the third element OR 12, the inputs 22, 25 and 26 of the unit are connected to the first three inputs of the seventh element And 7, the output of which is connected to the second input of the third element OR 12, the output of which is connected to the input of the second counter 15, I Odes 23, 25 and 26 of the unit are connected to the first three inputs of the eighth element AND 8, the output of which is connected to the first input of the fourth element OR 13, inputs 22, 24 and 27 of the unit are connected to the first three inputs of the ninth element AND 9, the output of which is connected to the second the input of the fourth element OR 13, the output of which is connected to the input of the third counter 16, the input 28 of the unit is connected to the third inputs of the elements And 1, And 2, And 3, to the fourth inputs of the elements And 4, And 5, And 6, And 7, And 8 , And 9, the output of the register 17 is connected to the first inputs of the first 18, second 19 and third 20 comparison circuits , the output of the first counter 14 is connected to the second input of the first comparison circuit 18, the output of which is the second output 30 of the block, the output of the second counter 15 is connected to the second input of the second comparison circuit 19, the output of which is the third output 31 of the block, the output of the third counter 16 is connected to the second the input of the third comparison circuit 20, the output of which is the fourth output 32 of the block, the input of the delay element 21 is connected to the input 28 of the block, and the output is to the third inputs of the comparison circuits 18, 19 and 20.
RU2019106848A 2019-03-12 2019-03-12 Majority block of elements "two of three" RU2711726C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019106848A RU2711726C1 (en) 2019-03-12 2019-03-12 Majority block of elements "two of three"

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019106848A RU2711726C1 (en) 2019-03-12 2019-03-12 Majority block of elements "two of three"

Publications (1)

Publication Number Publication Date
RU2711726C1 true RU2711726C1 (en) 2020-01-21

Family

ID=69184011

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019106848A RU2711726C1 (en) 2019-03-12 2019-03-12 Majority block of elements "two of three"

Country Status (1)

Country Link
RU (1) RU2711726C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2764839C1 (en) * 2021-04-14 2022-01-21 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ Adaptive majority block of elements “3 out of 5”
RU2785218C1 (en) * 2022-01-17 2022-12-05 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ METHOD FOR ADAPTIVE MAJORIZATION OF ELEMENTS “n OR MORE of (2n-1)”

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5383950A (en) * 1993-10-04 1995-01-24 Ford Motor Company Apparatus for supporting a glass sheet during a tempering process
RU2473954C1 (en) * 2012-02-08 2013-01-27 Закрытое акционерное общество "ИВЛА-ОПТ" Majority module
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2580801C1 (en) * 2015-03-17 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2665226C2 (en) * 2016-01-21 2018-08-28 Межрегиональное общественное учреждение "Институт инженерной физики" “5 and more out of 9” majority element

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5383950A (en) * 1993-10-04 1995-01-24 Ford Motor Company Apparatus for supporting a glass sheet during a tempering process
RU2473954C1 (en) * 2012-02-08 2013-01-27 Закрытое акционерное общество "ИВЛА-ОПТ" Majority module
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2580801C1 (en) * 2015-03-17 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2665226C2 (en) * 2016-01-21 2018-08-28 Межрегиональное общественное учреждение "Институт инженерной физики" “5 and more out of 9” majority element

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2764839C1 (en) * 2021-04-14 2022-01-21 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ Adaptive majority block of elements “3 out of 5”
RU2785218C1 (en) * 2022-01-17 2022-12-05 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ METHOD FOR ADAPTIVE MAJORIZATION OF ELEMENTS “n OR MORE of (2n-1)”
RU2789213C1 (en) * 2022-06-09 2023-01-31 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ Method for majority signaling "2 out of 3"

Similar Documents

Publication Publication Date Title
US2885655A (en) Binary relative magnitude comparator
US4323982A (en) Logic circuit arrangement in the integrated MOS-circuitry technique
RU2711726C1 (en) Majority block of elements "two of three"
GB2579512A (en) Cognitive data filtering for storage environments
RU2701461C1 (en) Majority module
KR920700496A (en) Vector Quantizer Codebook Processing Circuit
RU2628117C1 (en) Majority module "three of five"
RU2664004C1 (en) Converter of unary signal into paraphase signal with zero spacer
RU2764839C1 (en) Adaptive majority block of elements “3 out of 5”
RU2475952C1 (en) Shaper of paraphase signal with low active level of control input
RU2726646C1 (en) Majorization device with replacement
RU2563798C1 (en) Apparatus for restoring operating capacity of standby system using majority decision elements
US2845617A (en) Pulse-count coder
RU2366081C1 (en) G-trigger with paraphase inputs with zero spacer
RU2626347C1 (en) Majoritary module for fault-tolerant systems
RU2789213C1 (en) Method for majority signaling "2 out of 3"
Porshnev et al. Reconstruction of finite-length periodic discrete-time signals with the use of trigonometric interpolation
RU2591009C1 (en) Method and device for arrangement of groups of numbers in homogeneous units of digital register
US9395706B2 (en) Noise determination device
JPS62293441A (en) Data outputting system
CN113360258B (en) Data processing method, device, electronic equipment and storage medium
RU2546084C1 (en) Multi-zone integrating regulator
RU2565417C1 (en) Method for system backup using fuzzy logic techniques
RU2806343C1 (en) Self-timed single-digit ternary adder with single spacer
SU413616A1 (en)

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20210313