RU2692307C1 - Radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors - Google Patents

Radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors Download PDF

Info

Publication number
RU2692307C1
RU2692307C1 RU2018127202A RU2018127202A RU2692307C1 RU 2692307 C1 RU2692307 C1 RU 2692307C1 RU 2018127202 A RU2018127202 A RU 2018127202A RU 2018127202 A RU2018127202 A RU 2018127202A RU 2692307 C1 RU2692307 C1 RU 2692307C1
Authority
RU
Russia
Prior art keywords
transistors
channel
pocket
memory
memory element
Prior art date
Application number
RU2018127202A
Other languages
Russian (ru)
Inventor
Юрий Михайлович Герасимов
Николай Геннадьевич Григорьев
Андрей Вадимович Кобыляцкий
Ярослав Ярославович Петричкович
Original Assignee
Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") filed Critical Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС")
Priority to RU2018127202A priority Critical patent/RU2692307C1/en
Application granted granted Critical
Publication of RU2692307C1 publication Critical patent/RU2692307C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

FIELD: electronics.SUBSTANCE: invention refers to the field of microelectronics. Radiation-resistant memory element for static random-access memory on complementary metal-oxide-semiconductor transistors has a p-type substrate and an n-type "pocket", active regions of n- and p-type trigger transistors and n-type control transistors, and additionally comprises contacts p+ and n+ to the substrate and "pocket" connected to buses of zero potential and supply respectively and located in each element of the memory matrix near the boundary between the substrate and "pocket", between adjacent memory elements of one line and between internal nodes of a trigger of memory element, wherein the channel length and width of the channel element of the memory element trigger of the n-channel and p-channel transistors are increased.EFFECT: design of a radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors with high resistance to external radiation factors.1 cl, 4 dwg

Description

Изобретение относится к области микроэлектроники, а именно к радиационно-стойким КМОП элементам памяти ОЗУ, и может быть использовано при проектировании радиационно-стойких СБИС по субмикронным КМОП технологиям на объемном кремнии, в частности, СБИС типа «система-на-кристалле» для авионики, аэрокосмических и других применений.The invention relates to the field of microelectronics, namely, radiation-resistant CMOS memory elements of RAM, and can be used in the design of radiation-resistant VLSI for submicron CMOS technology on bulk silicon, in particular, VLSI type "system-on-chip" for avionics, aerospace and other applications.

Известны (патент США №6642555 В1, патент США №7364961 В2) конструктивно-топологические решения КМОП элементов памяти ОЗУ, занимающих минимальную площадь на кристалле, в которых отсутствуют контакты к подложке и «карману» и разделительные р+ области. В матрице элементов памяти данные контакты, подключенные к шинам нулевого потенциала и питания, расположены вне элементов памяти с шагом в несколько ячеек.Known (US Patent No. 6,642,555 B1, US Patent No. 7,364,961 B2) are structurally topological solutions for CMOS RAM memory elements that occupy a minimum area on a chip that have no contacts to the substrate and the pocket and separation p + regions. In the matrix of memory elements, these contacts connected to the tires of zero potential and power supply are located outside the memory elements in steps of several cells.

В качестве прототипа заявленного изобретения выбраны КМОП элементы памяти ОЗУ, выполненные в соответствии с патентом США №7364961 В2. Конструкция элементов памяти, разработанная в соответствии с этим патентом приведена на фиг. 2, где показаны область 1 n-кармана, области 2 и 3 затворов n- и р-канальных транзисторов соответственно, области 4 и 5 стоков/истоков n-канальных и р-канальных транзисторов соответственно, топологическая граница 6 элемента памяти, по которой стыкуются соседние элементы памяти, контакты 7 диффузии и поликремния к первому уровню металлизации, контакты 8 диффузии и поликремния ко второму и третьему уровням металлизации. На фиг. 2 не показаны р+ и n+области 9 и 10 контактов к подложке и «карману» в связи с их отсутствием в соответствующем патенте. Данные КМОП элементы памяти ОЗУ выбраны в качестве прототипов заявленного изобретения.As a prototype of the claimed invention, CMOS RAM memory elements are selected, made in accordance with US Patent No. 7,364,961 B2. The design of the memory elements developed in accordance with this patent is shown in FIG. 2, where n-pocket region 1 is shown, gate regions 2 and 3 of n-channel and p-channel transistors, respectively, regions 4 and 5 of drain / source of n-channel and p-channel transistors, respectively, topological border 6 of the memory element, which are joined neighboring memory elements, contacts 7 of diffusion and polysilicon to the first level of metallization, contacts 8 of diffusion and polysilicon to the second and third levels of metallization. FIG. 2, p + and n + regions 9 and 10 of the contacts to the substrate and the “pocket” are not shown due to their absence in the corresponding patent. The CMOS data of the RAM memory elements is chosen as the prototypes of the claimed invention.

Конструктивно-топологические решения, выполненные согласно прототипу и изобретению, соответствуют стандартному 6-транзисторному (6Т) элементу памяти фиг. 1 статического ОЗУ, в котором транзисторы Tl, Т2, Т3, Т4 образуют триггер элемента памяти, а транзисторы Т5-Т6 предназначены для записи и считывания информации в элемент памяти.Constructive-topological solutions, made according to the prototype and invention, correspond to the standard 6-transistor (6T) memory element of FIG. 1 static RAM, in which the transistors Tl, T2, T3, T4 form the trigger of the memory element, and the transistors T5-T6 are designed to write and read information into the memory element.

Недостатком конструктивного решения прототипа является низкая радиационная стойкость к ионизирующему излучению. Это связано со значительными утечками в области n-канальных транзисторов: между n+областями стоков/истоков соседних транзисторов с разным потенциалом и между n-карманом и n+областями стоков/истоков с нулевым потенциалом. Кроме того, такая конструкция элементов памяти обладает низкой стойкостью к эффекту «защелкивания» и к одиночным и многократным сбоям при воздействии тяжелых частиц, низким уровнем бессбойной работы при воздействии импульсного ионизирующего воздействия высокой мощности.The disadvantage of the constructive solution of the prototype is low radiation resistance to ionizing radiation. This is due to significant leaks in the n-channel transistors: between the n + drain and source areas of neighboring transistors with different potential and between the n-pocket and n + drain / source areas with zero potential. In addition, this design of memory elements has a low resistance to the "snap" effect and to single and multiple failures when exposed to heavy particles, low level of trouble-free operation when exposed to high-power pulsed ionizing effects.

Техническим результатом заявленного изобретения является создание радиационно-стойкого элемента памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах с повышенной стойкостью к внешним радиационным факторам, за счет существенного снижения межприборной утечки между n-карманом и n+областями стоков/истоков транзисторов n-типа триггера элемента памяти, между n+областями соседних плеч триггера элемента памяти и между смежными элементами памяти одной строки при воздействии ионизирующего излучения, а также исключения эффекта «защелкивания» в элементе памяти при воздействии тяжелых частиц и импульсного ионизирующего излучения высокой мощности.The technical result of the claimed invention is the creation of a radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors with increased resistance to external radiation factors, due to a significant reduction in interinflight leakage between the n-pocket and n + drain / source areas of transistors n-type trigger of the memory element, between n + areas of the neighboring arms of the trigger of the memory element and between adjacent memory elements of the same line when exposed oniziruyuschego radiation, as well as exclusion of "snapping" effect in the memory cell when exposed to heavy particles and a high power pulse of ionizing radiation.

Поставленный технический результат достигнут путем создания радиационно-стойкого элемента памяти для статических оперативных запоминающих устройства на комплементарных металл-окисел-полупроводник транзисторах, содержащего подложку р- типа и «карман» n-типа, активные области триггерных транзисторов n- и р- типов и управляющих транзисторов n-типов, отличающегося тем, что дополнительно содержит контакты р+ и n+ к подложке и «карману», подключенные к шинам нулевого потенциала и питания соответственно и располагающиеся в каждом элементе матрицы памяти рядом с границей между подложкой и «карманом», между смежными элементами памяти одной строки и между внутренними узлами триггера элемента памяти, при этом длина и ширина канала n-канальных и р-канальных транзисторов триггера элемента памяти увеличены.The technical result has been achieved by creating a radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors containing a p-type substrate and n-type pocket, active n-and p-type trigger transistors and controllers n-type transistors, characterized in that it additionally contains p + and n + contacts to the substrate and the “pocket”, connected to the tires of zero potential and power, respectively, and located in each element of the mat The memory near the boundary between the substrate and the “pocket”, between adjacent memory elements of the same line and between the internal nodes of the trigger of the memory element, while the length and width of the channel of the n-channel and p-channel transistors of the trigger of the memory element are increased.

Для лучшего понимания заявленного изобретения далее приводится его подробное описание с соответствующими графическими материалами.For a better understanding of the claimed invention, the following detailed description thereof is provided with corresponding graphic materials.

Фиг. 1. Схема шеститранзисторного элемента памяти ОЗУ, выполненная согласно изобретению и прототипу.FIG. 1. Scheme six-transistor memory element RAM, made according to the invention and the prototype.

Фиг. 2. Конструктивно-топологическая схема элемента памяти, выполненная согласно прототипу.FIG. 2. Constructive-topological scheme of the memory element, made according to the prototype.

Фиг. 3. Конструктивно-топологическая схема элемента памяти, выполненная согласно заявленному изобретению.FIG. 3. Constructive-topological scheme of the memory element, made according to the claimed invention.

Фиг. 4. Конструктивно-топологическая схема массива, состоящего из четырех элементов памяти, выполненная согласно заявленному изобретению.FIG. 4. Constructive-topological scheme of an array consisting of four memory elements, made according to the claimed invention.

Элементы:Items:

Tl - Т6 - транзисторы;Tl - T6 - transistors;

1 - область n-кармана;1 - n-pocket area;

2 - область затвора n-канального транзистора;2 - the gate region of the n-channel transistor;

3 - область затвора р-канального транзистора;3 - the gate area of the p-channel transistor;

4 - область стоков/истоков n-канального транзистора;4 - area of drains / sources of the n-channel transistor;

5 - область стоков/истоков р-канального транзистора;5 - area of drains / sources of the p-channel transistor;

6 - топологическая граница элемента памяти, по которой стыкуются соседние элементы памяти;6 - topological border of the memory element along which adjacent memory elements are joined;

7 - контакты диффузии и поликремния к первому уровню металлизации;7 - contacts of diffusion and polysilicon to the first level of metallization;

8 - контакты диффузии и поликремния ко второму и третьему уровням металлизации;8 - contacts of diffusion and polysilicon to the second and third levels of metallization;

9 - область р+охраны;9 - area p + guard;

10 - область n+охраны.10 - area n + guard.

Рассмотрим вариант выполнения заявленного радиационно-стойкого элемента памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах (Фиг. 3-4). В конструктивно-топологическом решении элемента памяти (Фиг. З) р+контакты подложки к шине нулевого потенциала расположены вдоль границы карман-подложка без разрыва поликремниевых затворов транзисторов, между смежными элементами одной строки и между транзисторами Т3-Т4, Т5-Т6, что позволяет одновременно уменьшить ток утечки между n+областями стоков/истоков соседних транзисторов с разным потенциалом и между n-карманом и n+областями стоков/истоков с нулевым потенциалом и обеспечить высокую стойкость к «тиристорному» эффекту. Расположение двойного n+контакта к n-карману позволяет блокировать распространение избыточного заряда от попадания тяжелой заряженной частицы в соседние ячейки памяти и уменьшить кратность сбоев. Увеличенные геометрические размеры транзисторов позволяют повысить ток хранения и внутренние узловые емкости, что способствует увеличению критического заряда, необходимого для возникновения сбоя. Увеличенная длина канала транзисторов способствует уменьшению внутритранзисторных токов утечки, в том числе и после облучения.Consider an embodiment of the claimed radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors (Fig. 3-4). In the design and topological solution of the memory element (Fig. 3), p + substrate contacts to the zero potential bus are located along the pocket-substrate border without breaking the polysilicon gates of transistors, between adjacent elements of the same line and between T3-T4, T5-T6 transistors, which allows simultaneously reduce the leakage current between the n + drain areas / sources of neighboring transistors with different potential and between the n-pocket and n + drain areas / sources with zero potential and ensure high resistance to the “thyristor” effect. The location of the double n + contact to the n-pocket allows you to block the spread of excess charge from heavy charged particles in the neighboring memory cells and reduce the number of failures. The increased geometrical dimensions of the transistors make it possible to increase the storage current and internal nodal capacitances, which contributes to an increase in the critical charge necessary for the occurrence of a failure. The increased channel length of the transistors helps to reduce internal leakage currents, including after irradiation.

На фиг. 3 показаны область n-кармана 1, области 2 и 3 затворов n- и р-канальных транзисторов соответственно, области 4 и 5 стоков/истоков n- и р-канальных транзисторов соответственно, топологическая граница 6 элемента памяти, по которой стыкуют соседние элементы памяти, контакты 7 диффузии и поликремния к первому уровню металлизации, контакты 8 - ко второму и третьему уровням металлизации. Все области 9 р+охраны подключены к шине нулевого потенциала, а области 10 n+охраны - подключены к шине питания, благодаря чему обеспечивается привязка подложки и «кармана» 1.FIG. 3 shows the region of the n-pocket 1, the regions 2 and 3 of the gates of the n-channel and p-channel transistors, respectively, the regions 4 and 5 of the drain / source of the n-channel and p-channel transistors, respectively, the topological boundary 6 of the memory element, along which adjacent memory elements join , contacts 7 diffusion and polysilicon to the first level of metallization, contacts 8 - to the second and third levels of metallization. All areas 9 p + of protection are connected to the zero potential bus, and areas of 10 n + protection are connected to the power bus, thus providing the binding of the substrate and the “pocket” 1.

Испытания микросхем ОЗУ, разработанных с использованием заявленного элемента памяти, показали высокую дозовую стойкость и отсутствие тиристорного эффекта при воздействии тяжелых частиц во всем диапазоне линейных потерь энергии и импульсного ионизирующего воздействия высокой мощности. Пороговое значение линейных потерь энергии (ЛПЭ) одиночных сбоев при этом увеличилось в три раза, а многократные сбои в различных информационных битах не выявлены.Tests of RAM chips, developed using the declared memory element, showed high dose resistance and the absence of a thyristor effect when exposed to heavy particles in the entire range of linear energy loss and high-power pulsed ionizing effects. The threshold value of linear energy loss (LET) of single failures at the same time increased three times, and multiple failures in various information bits were not detected.

На фиг. 4 показаны область 1 n-кармана, области 2 и 3 затворов n- и р-канальных транзисторов соответственно, области 4 и 5 стоков/истоков n- и р-канальных транзисторов соответственно, топологическая граница 6 элемента памяти, по которой стыкуют соседние элементы памяти, контакты 7 диффузии и поликремния к первому уровню металлизации, контакты 8 диффузии и поликремния ко второму и третьему уровням металлизации, контакты области 9 р+охраны и области 10 n-кармана. Соседние элементы памяти соединяют между собой для наращивания массивов по вертикали областями стоков транзисторов Т5, Т6 и по горизонтали затворами транзисторов Т5 и Т6. Адресные шины (АШ) проводят горизонтально, при этом соединяют элементы памяти в строках накопителя по соответствующим портам, прямые и инверсные разрядные шины (РШ,

Figure 00000001
) проводят вертикально, при этом соединяют элементы памяти в столбцах накопителя по соответствующим портам.FIG. 4 shows the n-pocket region 1, the gates 2 and 3 of the n-channel and p-channel transistors, respectively, the 4 and 5 drain / source areas of the n-channel and p-channel transistors, respectively, topological border 6 of the memory element, along which adjacent memory elements join , contacts 7 of diffusion and polysilicon to the first level of metallization, contacts 8 of diffusion and polysilicon to the second and third levels of metallization, contacts of the area 9 p + protection and areas 10 of the n-pocket. Neighboring memory elements are interconnected to increase the arrays vertically by the drain areas of the transistors T5, T6 and horizontally by the gates of the transistors T5 and T6. Address tires (ASH) are carried out horizontally, while connecting the memory elements in the drive lines to the corresponding ports, direct and inverse bit buses (RSH,
Figure 00000001
) is held vertically, while connecting the memory elements in the drive columns to the corresponding ports.

Хотя описанный выше вариант выполнения изобретения был изложен с целью иллюстрации заявленного изобретения, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла заявленного изобретения, раскрытого в прилагаемой формуле изобретения.Although the above described embodiment of the invention has been set forth to illustrate the claimed invention, it will be clear to those skilled in the art that various modifications, additions and substitutions are possible without departing from the scope and meaning of the claimed invention disclosed in the attached claims.

Claims (1)

Радиационно-стойкий элемент памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах, содержащий подложку р-типа и «карман» n-типа, активные области триггерных транзисторов n- и р-типов и управляющих транзисторов n-типов, отличающийся тем, что дополнительно содержит контакты р+ и n+ к подложке и «карману», подключенные к шинам нулевого потенциала и питания соответственно и располагающиеся в каждом элементе матрицы памяти рядом с границей между подложкой и «карманом», между смежными элементами памяти одной строки и между внутренними узлами триггера элемента памяти, при этом длина и ширина канала n-канальных и р-канальных транзисторов триггера элемента памяти увеличены.Radiation-resistant memory element for static random access memory devices on complementary metal-oxide-semiconductor transistors, containing a p-type substrate and n-type “pocket”, active areas of n- and p-type trigger transistors and n-type control transistors, different that additionally contains p + and n + contacts to the substrate and the “pocket”, connected to the tires of zero potential and power, respectively, and located in each element of the memory matrix near the boundary between the substrate and the “pocket”, between GOVERNMENTAL memory elements of one line and between the internal nodes of the flip-flop memory element, wherein the length and width of the channel n-channel and p-channel transistors of the memory cell trigger increased.
RU2018127202A 2018-07-24 2018-07-24 Radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors RU2692307C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018127202A RU2692307C1 (en) 2018-07-24 2018-07-24 Radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018127202A RU2692307C1 (en) 2018-07-24 2018-07-24 Radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors

Publications (1)

Publication Number Publication Date
RU2692307C1 true RU2692307C1 (en) 2019-06-24

Family

ID=67038137

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018127202A RU2692307C1 (en) 2018-07-24 2018-07-24 Radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors

Country Status (1)

Country Link
RU (1) RU2692307C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU192998U1 (en) * 2019-08-19 2019-10-09 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" RADIATION-RESISTANT STATIC OPERATIVE REMEMBERING DEVICE (RAM) ON COMPLETE METAL-OXIDES-SEMICONDUCTOR TRANSISTORS

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656803B2 (en) * 1994-12-20 2003-12-02 Stmicrocelectronics, Inc. Radiation hardened semiconductor memory
US7364961B2 (en) * 2002-10-16 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell design for soft error rate immunity
US8497195B2 (en) * 2004-02-17 2013-07-30 Silicon Space Technology Corporation Method for radiation hardening a semiconductor device
RU2539869C1 (en) * 2013-12-24 2015-01-27 Закрытое акционерное общество "Электронно-вычислительные информационные и инструментальные системы" (ЗАО "ЭЛВИИС") Radiation-resistant complementary metal-oxide-semiconductor transistor based element library
RU2563548C2 (en) * 2014-02-04 2015-09-20 Акционерное общество "Конструкторско-технологический центр "ЭЛЕКТРОНИКА" (АО "КТЦ "ЭЛЕКТРОНИКА") Radiation-resistant nonvolatile programmable logical integrated circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656803B2 (en) * 1994-12-20 2003-12-02 Stmicrocelectronics, Inc. Radiation hardened semiconductor memory
US7364961B2 (en) * 2002-10-16 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell design for soft error rate immunity
US8497195B2 (en) * 2004-02-17 2013-07-30 Silicon Space Technology Corporation Method for radiation hardening a semiconductor device
RU2539869C1 (en) * 2013-12-24 2015-01-27 Закрытое акционерное общество "Электронно-вычислительные информационные и инструментальные системы" (ЗАО "ЭЛВИИС") Radiation-resistant complementary metal-oxide-semiconductor transistor based element library
RU2563548C2 (en) * 2014-02-04 2015-09-20 Акционерное общество "Конструкторско-технологический центр "ЭЛЕКТРОНИКА" (АО "КТЦ "ЭЛЕКТРОНИКА") Radiation-resistant nonvolatile programmable logical integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU192998U1 (en) * 2019-08-19 2019-10-09 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" RADIATION-RESISTANT STATIC OPERATIVE REMEMBERING DEVICE (RAM) ON COMPLETE METAL-OXIDES-SEMICONDUCTOR TRANSISTORS

Similar Documents

Publication Publication Date Title
US5805494A (en) Trench capacitor structures
US4805148A (en) High impendance-coupled CMOS SRAM for improved single event immunity
JP6681194B2 (en) Integrated circuit with improved radiation characteristics
US8913455B1 (en) Dual port memory cell
US4809226A (en) Random access memory immune to single event upset using a T-resistor
US9542996B2 (en) Device with SRAM memory cells including means for polarizing wells of memory cell transistors
TW201800889A (en) Memory with keeper circuit
JPS61170996A (en) Fast writing circuit for memory cell protected from softwareerror
Stenin et al. Basic memory elements using DICE cells for fault-tolerant 28 nm CMOS RAM
Stenin et al. Design of logical elements for the 65-nm CMOS translation lookaside buffer with compensation of single events effects
Stenin et al. Upset-resilient RAM on STG DICE memory elements with the spaced transistors into two groups
US7199431B2 (en) Semiconductor devices with reduced impact from alien particles
RU2692307C1 (en) Radiation-resistant memory element for static random-access memory devices on complementary metal-oxide-semiconductor transistors
WO2015158305A1 (en) Cell structure of random access memory, random access memory and operation methods
RU2674935C1 (en) Radiation-resistant element of memory for static operational memorizing devices on complimentary metal-oxide-semi-conductor of transistors
RU184546U1 (en) RADIATION-RESISTANT MEMORY ELEMENT FOR STATIC OPERATIVE REMEMBERING DEVICES ON COMPLETE METAL-OXIDES-SEMICONDUCTOR TRANSISTORS
RU2580071C1 (en) Memory cell for complementary metal-oxide-semiconductor ram structure
US20140191327A1 (en) Semiconductor memory device
CN112489701B (en) Memory element composed of static random access memory
JPS5922359A (en) Integrated semiconductor storage device
US7269057B2 (en) Method for connecting circuit elements within an integrated circuit for reducing single-event upsets
US9564208B2 (en) Low power radiation hardened memory cell
Benigni et al. Design of rad-hard SRAM cells: A comparative study
RU2554849C2 (en) Memory cell for complementary microcircuit of metal-oxide-semiconductor structure
US10148254B2 (en) Standby current reduction in digital circuitries