RU2649657C1 - Memory device based on complementary memristor-diode cell - Google Patents

Abstract

FIELD: computer engineering.

SUBSTANCE: use to build reliable ultra-large memory arrays with nonvolatile memory, high degree of integration of elements and low power consumption. Essence of the invention consists in that memory device based on a complementary memristor-diode cell, which is an array of electrically reprogrammable cells with parallel or series access to recording and reading on common electrical buses, is characterised in that in each memory cell, memristors are connected in series and a Zener diode is connected to their common contact, so that the cell has three terminals connected to the common electrical buses, two of which are connected to the contacts of the memristors and one to the contact of the Zener diode.

EFFECT: enabling high integration when combining cells into an ultra-fast array.

1 cl, 7 dwg

Description

Изобретение относится к области микро- и наноэлектроники и может быть использовано для построения надежных сверхбольших запоминающих матриц с энергонезависимой памятью, высокой степенью интеграции элементов и малым энергопотреблением.The invention relates to the field of micro- and nanoelectronics and can be used to build reliable ultra-large storage matrices with non-volatile memory, a high degree of integration of elements and low power consumption.

Известна матрица запоминающего устройства для программируемых логических устройств на базе транзисторов с плавающим затвором (Zhigang W., Fethi D., McCollum S., Vidyadhara B. Array and control method for flash based FPGA cell. / US Patent №8120955 B2 Feb. 21, 2012. Filed: Feb. 13, 2009). Устройство представляет собой NOR Flash память на базе n-канальных транзисторов с плавающим затвором (размером 10 F²). Каждая ячейка содержит дополнительно два адресных высоковольтных транзистора: n-МОП и р-МОП (более 10 F² каждый). Большие размеры ячеек и, соответственно, малая степень интеграции налагают ограничения на итоговый размер матрицы. В Flash ячейке необходимо контролировать избыточное стирание во время работы, что требует точного контроля напряжения и усложняет периферийную схемотехнику.Known storage matrix for programmable logic devices based on floating gate transistors (Zhigang W., Fethi D., McCollum S., Vidyadhara B. Array and control method for flash based FPGA cell. / US Patent No. 8120955 B2 Feb. 21, 2012. Filed: Feb. 13, 2009). The device is a NOR Flash memory based on n-channel transistors with a floating gate (size 10 F ² ). Each cell additionally contains two addressable high-voltage transistors: n-MOS and p-MOS (more than 10 F ² each). Large cell sizes and, accordingly, a small degree of integration impose restrictions on the total matrix size. In the Flash cell, it is necessary to control excessive erasure during operation, which requires precise voltage control and complicates peripheral circuitry.

Известна концепция создания реконфигурируемого массива из комплементарных мемристорных ячеек, реализующего логические функции (Levy Y., Bruck J., Cassuto Y., et al. Logic operations in memory using a memristive Akers array / Microelectronics Journal. 2014. V. 45. P. 1429-1437; Kvantinsky S., Kolodny A, Hanein Y. Memristive Akers Logic Array / Patent № US 9548741 B1. Jan. 17, 2017. Filed: Jul. 14, 2015). Устройство обладает недостатками, основной из которых заключается в низкой степени интеграции элементов из-за большого количества ключей (2 или 4) на одну пару мемристоров. С другой стороны, авторы, высказывая возможность комплементарного соединения мемристоров, не предлагают способов разделения цепей записи и считывания, которые требуются при объединении таких ячеек в сверхбольшие матрицы в запоминающих устройствах. Последовательное включение мемристоров ограничивает итоговый размер массива из-за затухания входного сигнала (при отношении сопротивлений мемристоров в разных состояниях, равном 1000, в массиве из 128² элементов минимальная деградация сигнала составит 10%). Для поддержания достаточного уровня сигнала такие массивы придется разбивать на небольшие блоки, перемежающиеся со схемами усиления, что также снижает степень интеграции.A well-known concept of creating a reconfigurable array of complementary memristor cells that implements logical functions (Levy Y., Bruck J., Cassuto Y., et al. Logic operations in memory using a memristive Akers array / Microelectronics Journal. 2014. V. 45. P. 1429-1437; Kvantinsky S., Kolodny A, Hanein Y. Memristive Akers Logic Array / Patent No. US 9548741 B1. Jan. 17, 2017. Filed: Jul. 14, 2015). The device has disadvantages, the main one of which is the low degree of integration of elements due to the large number of keys (2 or 4) for one pair of memristors. On the other hand, the authors, expressing the possibility of a complementary connection of memristors, do not propose methods for separating the write and read circuits that are required when combining such cells into ultra-large matrices in storage devices. The sequential inclusion of memristors limits the final size of the array due to attenuation of the input signal (when the ratio of the resistances of memristors in different states is 1000, in an array of 128 ² elements the minimum signal degradation will be 10%). To maintain a sufficient signal level, such arrays will have to be divided into small blocks interspersed with amplification schemes, which also reduces the degree of integration.

Задачей, которую решает изобретение, является обеспечение устойчивой работы сверхбольшой запоминающей матрицы на основе комплементарной мемристорно-диодной ячейки памяти с малым энергопотреблением, обеспечивающей параллельный и последовательный доступ к записи и считыванию данных.The problem that the invention solves is to ensure the stable operation of an extra-large storage matrix based on a complementary memristor-diode memory cell with low power consumption, providing parallel and sequential access to write and read data.

Техническим результатом является разработка схемотехники и топологии мемристорно-диодной ячейки, которая дает возможность высокой степени интеграции при объединении таких ячеек в сверхбольшую матрицу.The technical result is the development of circuitry and topology of the memristor-diode cell, which allows a high degree of integration when combining such cells into an ultra-large matrix.

Это достигается путем формирования ячейки памяти из комплементарных мемристоров (последовательно соединенных) и ответвлением от общей точки мемристоров через разделяющий диод Зенера. Предложенные топологии мемристорно-диодных ячеек дают возможность добиться высокой степени интеграции при объединении их в сверхбольшую матрицу, в которой крупные КМОП-транзисторы являются общими для больших строк ячеек. При этом вся площадь матрицы заполняется мемристорными ячейками нанометрического размера (минимальный размер ячейки ограничен размером диода 4F², так как мемристоры размером 1F² расположены над ним и не занимают дополнительную площадь), а крупные элементы вынесены на периферию и не расходуют площадь кристалла.This is achieved by forming a memory cell from complementary memristors (connected in series) and branching from the common point of the memristors through a Zener diode. The proposed topologies of memristor-diode cells make it possible to achieve a high degree of integration when combining them into an ultra-large matrix in which large CMOS transistors are common for large rows of cells. In this case, the entire area of the matrix is filled with nanometer-size memristor cells (the minimum cell size is limited by the size of the 4F ² diode, since 1F ² memristors are located above it and do not occupy additional area), and large elements are brought to the periphery and do not consume the crystal area.

Ячейки можно реализовать на кристалле в виде их матричной организации с параллельным и побитным доступом в составе запоминающего устройства. Разработанная запоминающая матрица решает проблему взаимовлияния узлов, характерную для простейших мемристорных схем кроссбаров, поскольку общее сопротивление ячеек всегда остается высоким, а сквозной ток через комплементарные мемристоры минимальным.Cells can be implemented on a chip in the form of their matrix organization with parallel and bitwise access as part of a storage device. The developed storage matrix solves the problem of mutual influence of the nodes, which is typical for simple crossbar memristor circuits, since the total cell resistance always remains high, and the through current through complementary memristors is minimal.

Сущность изобретения поясняется фиг. 1-7.The invention is illustrated in FIG. 1-7.

На фиг. 1 показана электрическая схема ячейки, образованной двумя комплементарными мемристорами и одним диодом Зенера, где 1 - катод диода, 2 - диод Зенера, 3 - мемристор, 4 - контакт первого мемристора, 5 - контакт второго мемристора, 6 - мемристор.In FIG. 1 shows the electrical circuit of a cell formed by two complementary memristors and one Zener diode, where 1 is the cathode of the diode, 2 is the Zener diode, 3 is the memristor, 4 is the contact of the first memristor, 5 is the contact of the second memristor, 6 is the memristor.

На фиг. 2 представлены топологические приемы построения фрагмента параллельной матрицы из предлагаемых ячеек, состоящего, например, из трех коммутационных ячеек, где 7 - подложка, 8 - n+ - полупроводник, 9 - n - полупроводник, 10 - р-полупроводник, 11 - мемристорный слой, 12 - проводящая шина, 13 - проводящая шина, 14 - изолятор, 15 - отдельная ячейка, 16 - отдельная ячейка, 17 - проводящая шина, 18 - отдельная ячейка.In FIG. 2 shows the topological methods of constructing a fragment of a parallel matrix from the proposed cells, consisting, for example, of three switching cells, where 7 is the substrate, 8 is n + is the semiconductor, 9 is n is the semiconductor, 10 is the p-semiconductor, 11 is the memristor layer, 12 - a conductive bus, 13 - a conductive bus, 14 - an insulator, 15 - a separate cell, 16 - a separate cell, 17 - a conductive bus, 18 - a separate cell.

На фиг. 3 представлены топологические приемы построения фрагмента матрицы из предлагаемых ячеек с побитовым доступом, где 19 - подложка, 20 - проводящий слой, 21 - n⁺ - полупроводник, 22 - n - полупроводник, 23 - р-полупроводник, 24 - мемристивный слой, 25 - соединительный проводник, 26 - проводящая шина, 27 - проводящая шина, 28 - изолятор, 29 - отдельная ячейка, 30 - изолятор, 31 - отдельная ячейка, 32 - отдельная ячейка.In FIG. Figure 3 shows the topological techniques for constructing a matrix fragment from the proposed cells with bitwise access, where 19 is the substrate, 20 is the conductive layer, 21 is n ⁺ is the semiconductor, 22 is n is the semiconductor, 23 is the p-semiconductor, 24 is the memristive layer, 25 is connecting conductor, 26 - conductive bus, 27 - conductive bus, 28 - insulator, 29 - a separate cell, 30 - insulator, 31 - a separate cell, 32 - a separate cell.

На фиг. 4 показан фрагмент матрицы с параллельным включением предлагаемых ячеек, где 33 - диод Зенера, 34 - мемристор, 35 - мемристор, 36 - диод Зенера, 37 - мемристор, 38 - мемристор, 39 - соединительная шина / вход матрицы X1, 40 - соединительная шина / вход матрицы Y1, 41 - соединительная шина / вход матрицы Х2, 42 - соединительная шина / вход матрицы Y2, 43 - мемристор, 44 - мемристор, 45 - диод Зенера, 46 - соединительная шина / выход матрицы Q1, 47 - мемристор, 48 - мемристор, 49 - диод Зенера, 50 - соединительная шина / выход матрицы Q2.In FIG. 4 shows a fragment of the matrix with parallel inclusion of the proposed cells, where 33 is the Zener diode, 34 is the memristor, 35 is the memristor, 36 is the Zener diode, 37 is the memristor, 38 is the memristor, 39 is the connection bus / matrix input X1, 40 is the connection bus / matrix input Y1, 41 - connecting bus / matrix input X2, 42 - connecting bus / matrix input Y2, 43 - memristor, 44 - memristor, 45 - Zener diode, 46 - connecting bus / output matrix Q1, 47 - memristor, 48 - memristor, 49 - Zener diode, 50 - connecting bus / output matrix Q2.

На фиг. 5 показан фрагмент матрицы из трех предлагаемых ячеек с побитовым доступом, где 51 - диод Зенера, 52 - мемристор, 53 - мемристор, 54 - соединительная шина / вход матрицы Y2, 55 - диод Зенера, 56 - мемристор, 57 - мемристор, 58 - соединительная шина / вход матрицы Y1, 59 - соединительная шина / вход матрицы X1, 60 - соединительная шина / вход матрицы Х2, 61 - мемристор, 62 - мемристор, 63 - диод Зенера, 64 - соединительная шина / последовательный выход матрицы Q1, 65 - мемристор, 66 - мемристор, 67 - диод Зенера.In FIG. 5 shows a fragment of a matrix of three proposed cells with bitwise access, where 51 is a Zener diode, 52 is a memristor, 53 is a memristor, 54 is a connecting bus / matrix input Y2, 55 is a Zener diode, 56 is a memristor, 57 is a memristor, 58 is connecting bus / matrix input Y1, 59 - connecting bus / matrix input X1, 60 - connecting bus / matrix input X2, 61 - memristor, 62 - memristor, 63 - Zener diode, 64 - connecting bus / serial matrix output Q1, 65 - memristor, 66 - memristor, 67 - Zener diode.

На фиг. 6 представлена кривая изменения сопротивления от времени первого мемристора 37 на фиг 4 первой ячейки в матрице из четырех ячеек.In FIG. 6 shows a curve of resistance versus time of the first memristor 37 in FIG. 4 of the first cell in a matrix of four cells.

На фиг. 7 представлена кривая изменения сопротивления от времени второго мемристора 38 на фиг 4 первой ячейки в матрице из четырех ячеек.In FIG. 7 shows a curve of resistance versus time of the second memristor 38 in FIG. 4 of the first cell in a matrix of four cells.

Рассмотрим работу устройства.Consider the operation of the device.

Топология комплементарной мемристорно-диодной ячейки, позволяющей организовать матрицу запоминающего устройства с параллельным выводом данных, представлена на фиг. 2. На подложке 7 в изолирующем материале 14 создана матрица вертикально ориентированных диодов с эффектом Зенера (слои 8-10). Внизу сформированы области легированного и высоколегированного полупроводника n-типа 8 и 9 соответственно, являющиеся катодами диодов Зенера. Катоды объединены построчно проводниками 17, показанными в плоскости чертежа топологии горизонтальными линиями. Методом вакуумного магнетронного осаждения сверху на аноды диодов наносится слой мемристивного материала 11 на основе оксида титана. При этом анод диода 10, являющийся областью p-типа, располагается под мемристивным слоем 11 и представляет собой общий контакт комплементарных мемристоров в соответствии с электрической схемой (фиг. 1). Комплементарные мемристоры образованы внутри активного слоя 11 между анодным контактом диода 10 и двумя верхними проводниками 12 и 13, которые показаны сверху уходящими проводниками на топологическом чертеже (фиг. 2).The topology of the complementary memristor-diode cell, which allows organizing a matrix of a memory device with parallel data output, is presented in FIG. 2. A matrix of vertically oriented diodes with the Zener effect (layers 8-10) is created on the substrate 7 in the insulating material 14. Below, regions of the doped and highly doped n-type semiconductor 8 and 9, respectively, are formed, which are cathodes of Zener diodes. The cathodes are connected line by line with conductors 17, shown in the plane of the topology drawing by horizontal lines. The method of vacuum magnetron deposition from above on the anodes of the diodes is applied a layer of memristive material 11 based on titanium oxide. In this case, the anode of the diode 10, which is a p-type region, is located under the memristive layer 11 and represents the common contact of complementary memristors in accordance with the electrical circuit (Fig. 1). Complementary memristors are formed inside the active layer 11 between the anode contact of the diode 10 and the two upper conductors 12 and 13, which are shown from above by the outgoing conductors in the topological drawing (Fig. 2).

Другой тип топологии комплементарной мемристорно-диодной ячейки позволяет реализовать матрицу запоминающего устройства с побитным доступом и с последовательным выводом данных через общую шину. Для этого в топологии, показанной на фиг. 3, объединены ячейки в кроссбар по внешним линиям комплементарной пары мемристоров. В новой топологии изменено расположение одной из верхних линий 26, подключенной к мемристорам, с вертикального прохождения на горизонтальное. При этом полученное пересечение проводников разделено в пространстве слоем диэлектрика 28. Для соединения кросспроводника с нижними мемристорами сформированы проводящие переходные колодцы 25. Линии электрической связи диодных катодов в ячейках 21 соединили в один проводящий слой, являющейся общей шиной последовательного вывода данных 20. Роль катодного слоя может играть подложка легированного полупроводника n-типа.Another type of topology of a complementary memristor-diode cell allows implementing a memory array with bit access and serial data output via a common bus. For this, in the topology shown in FIG. 3, cells are combined in a crossbar along the external lines of a complementary pair of memristors. In the new topology, the location of one of the upper lines 26 connected to the memristors has been changed from vertical to horizontal. At the same time, the obtained intersection of the conductors is separated in space by a dielectric layer 28. To connect the cross-conductor to the lower memristors, conductive adapter wells 25 are formed. The electrical lines of the diode cathodes in cells 21 are connected into one conductive layer, which is a common serial data bus 20. The role of the cathode layer can play the substrate of an n-type doped semiconductor.

Следует отметить, что ячейка для матрицы с последовательным выводом информации технологически более сложная. Она требует нанесения верхнего слоя диэлектрика и имеет дополнительную технологическую трудоемкость при создании переходных проводящих колодцев. Однако в этой ячейке не требуется литография для создания проводников катодов, и соединение катодов осуществляется с помощью одного проводящего слоя легированного акцепторной примесью полупроводника. Преимуществом более сложной ячейки является значительное уменьшение межшинной емкости, что увеличивает энергоэффективность при работе матрицы на высоких скоростях записи.It should be noted that a cell for a matrix with serial output of information is technologically more complex. It requires the application of the upper dielectric layer and has additional technological complexity when creating transitional conductive wells. However, lithography is not required in this cell to create cathode conductors, and the cathodes are connected using a single conductive layer doped with an acceptor impurity semiconductor. The advantage of a more complex cell is a significant reduction in inter-bus capacity, which increases energy efficiency when the matrix is operating at high recording speeds.

Проводники 39-42, 46, 50, показанные на фиг. 4, являются для ячейки параллельной матрицы шинами, предназначенными для передачи сигналов и питания. Каждая ячейка подключена к двум верхним шинам и одной нижней. Верхняя пара шин 39 и 40, непосредственно подключенная к контактам мемристоров 34, 35, 37, 38, уходит на периферию, где соединяется с КПОМ драйверами управляющих сигналов по столбцам. Нижние шины 46 и 50, которые объединяют катоды диодов 33, 36, 45, 49 ячеек, находящихся на одной линии, уходят на другую сторону периферии матрицы. Сигналы с 46 и 50 шин подаются на входные драйверы строк в параллельном коде.Conductors 39-42, 46, 50 shown in FIG. 4 are busbars for a parallel matrix cell for transmitting signals and power. Each cell is connected to two upper buses and one lower. The upper pair of buses 39 and 40, directly connected to the memristor contacts 34, 35, 37, 38, goes to the periphery, where it is connected to the CPOM by the control signal drivers in columns. The lower buses 46 and 50, which combine the cathodes of the diodes 33, 36, 45, 49 cells on the same line, go to the other side of the periphery of the matrix. Signals from 46 and 50 buses are fed to the input line drivers in parallel code.

Линии 59, 60 и 54, 58 на фиг. 5, накрест пронизывая объем матрицы второго типа, объединяют ячейки в электрическую сеть по принципу построения кроссбаров. Каждая ячейка включена в перекрестье для организации побитного доступа, по аналогии с традиционными схемами DRAM. Информация из матрицы считывается последовательно при помощи входного драйвера строк по нижней шине 64, на которую сигнал подается через диод выбранной ячейки, при этом диоды остальных ячеек остаются в закрытом состоянии.Lines 59, 60 and 54, 58 in FIG. 5, cross-threading the volume of the matrix of the second type, the cells are combined into an electric network according to the principle of building crossbars. Each cell is included in the crosshairs for organizing bitwise access, similar to traditional DRAM schemes. Information from the matrix is read sequentially using the input row driver on the lower bus 64, to which the signal is fed through the diode of the selected cell, while the diodes of the remaining cells remain closed.

Входные драйверы представляют собой усилители сигналов с мемристоров и формирователи уровней напряжений для их передачи в последующие логические устройства. Драйверы выполняют функции подачи на шины питания: высокого надпорогового напряжения для записи верхних или нижних мемристоров и низкого подпорогового напряжения для считывания данных через объединенные катоды диодов с помощью входных драйверов.Input drivers are amplifiers of signals from memristors and voltage level generators for their transmission to subsequent logical devices. Drivers perform the functions of supplying to the power bus: a high subthreshold voltage for recording upper or lower memristors and a low subthreshold voltage for reading data through the combined cathodes of the diodes using input drivers.

Логика работы выходных драйверов заключается в последовательной подаче импульса тока для закрытия открытого мемристора, а затем импульса напряжения для открытия другого мемристора. При этом общее сопротивление пары все время удерживается высоким, а сквозной ток через комплементарные мемристоры остается минимальным, что повышает энергоэффективность всей матрицы. Подача импульса тока осуществляется через прямосмещенный диод Зенера, а импульс напряжения подается при лавинном пробое на обратной полярности. Первая формовка ячеек, необходимая для установления рабочей полярности многих мемристивных материалов, выполняется аналогично рабочим переключениям с помощью выходных драйверов, но на большей длительности и амплитуде импульсов.The logic of the output drivers is to sequentially supply a current pulse to close an open memristor, and then a voltage pulse to open another memristor. At the same time, the total resistance of the pair is kept high all the time, and the through current through complementary memristors remains minimal, which increases the energy efficiency of the entire matrix. A current pulse is supplied through a directly biased Zener diode, and a voltage pulse is supplied during an avalanche breakdown at the opposite polarity. The first cell molding, necessary to establish the working polarity of many memristive materials, is carried out similarly to working switching with the help of output drivers, but for a longer pulse duration and amplitude.

Результат записи в первую ячейку, полученный в ходе SPICE моделирования матрицы из 2×2 ячеек, представлен на фиг. 6 и фиг. 7, из которых видно, что комплементарные мемристоры при считывании всегда находятся в противоположных состояниях. Изначально все мемристоры находились в промежуточном состоянии 500 кОм. При записи в первую ячейку сопротивление одного мемристора 37 увеличивается до предела (1 МОм), а второго 38 уменьшается до минимального (10 кОм). Таким образом, общее сопротивление пары остается высоким.The result of writing to the first cell obtained during SPICE modeling of a matrix of 2 × 2 cells is shown in FIG. 6 and FIG. 7, from which it can be seen that complementary memristors are always in opposite states when reading. Initially, all memristors were in an intermediate state of 500 kOhm. When recording in the first cell, the resistance of one memristor 37 increases to the limit (1 MΩ), and the second 38 decreases to the minimum (10 kΩ). Thus, the total resistance of the pair remains high.

Отличающийся более высокой скоростью принцип переключения комплементарных ячеек без участия диода Зенера возможен только для матрицы с побитным доступом, показанной на фиг. 5. В этом случае, с помощью драйверов управляющих сигналов подается импульс надпорогового напряжения на выбранную в перекрестье ячейку, при этом в комплементарной паре закрытый мемристор открывается, а затем другой мемристор через первый закрывается. Также не исключена обратная последовательность переключения комплементарных мемристоров. Однако чтобы ячейка эффективно работала по механизму с переключением, необходим подбор мемристивного материала с определенными электрофизическими характеристиками.The principle of switching complementary cells without a Zener diode, which is characterized by a higher speed, is possible only for the bit-matrix matrix shown in FIG. 5. In this case, using the drivers of the control signals, a pulse of a suprathreshold voltage is applied to the cell selected in the crosshairs, while in the complementary pair the closed memristor opens, and then the other memristor closes through the first one. Also, the reverse sequence of switching complementary memristors is not ruled out. However, in order for the cell to work effectively according to the switching mechanism, the selection of memrist material with certain electrophysical characteristics is necessary.

Claims (1)

Запоминающее устройство на основе комплементарной мемристорно-диодной ячейки, представляющее собой матрицу электрически перепрограммируемых ячеек с параллельным или последовательным доступом к записи и чтению по общим электрическим шинам, отличающееся тем, что в каждой ячейке памяти последовательно включены мемристоры и к их общему контакту подключен диод Зенера, так что ячейка имеет подключенные к общим электрическим шинам три вывода, два из которых соединены с контактами мемристоров и еще один с контактом диода Зенера.A storage device based on a complementary memristor-diode cell, which is a matrix of electrically reprogrammable cells with parallel or sequential access to write and read via common electric buses, characterized in that memristors are connected in series in each memory cell and a Zener diode is connected to their common contact, so that the cell has three terminals connected to common electric buses, two of which are connected to the memristor contacts and one more to the contact of the Zener diode.

Images