RU2639579C2 - Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells - Google Patents
Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells Download PDFInfo
- Publication number
- RU2639579C2 RU2639579C2 RU2016112149A RU2016112149A RU2639579C2 RU 2639579 C2 RU2639579 C2 RU 2639579C2 RU 2016112149 A RU2016112149 A RU 2016112149A RU 2016112149 A RU2016112149 A RU 2016112149A RU 2639579 C2 RU2639579 C2 RU 2639579C2
- Authority
- RU
- Russia
- Prior art keywords
- substrate
- gate
- source
- layer
- cells
- Prior art date
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 30
- 239000010703 silicon Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 23
- 239000011574 phosphorus Substances 0.000 claims abstract description 23
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000000206 photolithography Methods 0.000 claims abstract description 18
- 229910052796 boron Inorganic materials 0.000 claims abstract description 17
- -1 arsenic ions Chemical class 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 16
- 239000003870 refractory metal Substances 0.000 claims abstract description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 230000001681 protective effect Effects 0.000 claims abstract description 12
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 11
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 47
- 239000011229 interlayer Substances 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract 1
- 230000005611 electricity Effects 0.000 abstract 1
- 238000004062 sedimentation Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000004821 distillation Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000009776 industrial production Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010835 comparative analysis Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000012916 structural analysis Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
Изобретение относится к электронной полупроводниковой технике, в частности к методам изготовления мощных кремниевых СВЧ LDMOS (LateralDiffusedMetalOxideSemiconductor) транзисторов, и может быть использовано для создания на их основе радиоэлектронной аппаратуры нового поколения.The invention relates to electronic semiconductor technology, in particular to methods for manufacturing high-power silicon microwave LDMOS (LateralDiffusedMetalOxideSemiconductor) transistors, and can be used to create a new generation of electronic equipment on their basis.
Известен способ изготовления фирмой «PhilipsSemiconductors» мощного кремниевого СВЧ LDMOS транзистора 4-го поколения типа BLF 2022-90 с диапазоном рабочих частот до 2,0…2,2 ГГц и уровнем отдаваемых в нагрузку мощностей до 90 Вт [1], выбранный в качестве 1-го аналога, включающий: создание сквозных истоковых р+-перемычек в высокоомном эпитаксиальном р--слое исходной кремниевой р-р+-подложки; выращивание подзатворного диэлектрика толщиной 480 на лицевой поверхности р--слоя подложки, нанесение на подзатворный диэлектрик слоя поликремния и легирование его фосфором; формирование из слоя поликремния методом фотолитографии электродов затвора элементарных ячеек в виде узких (0,82 мкм) продольных зубцов прямоугольного сечения протяженностью 330 мкм; создание в высокоомном р--слое подложки р-карманов, трехступенчатых слаболегированных n--областей стока и высоколегированных n+-областей стока и истока элементарных ячеек посредством внедрения в подложку соответственно ионов бора, фосфора и мышьяка при использовании в качестве защитной маски поликремниевых электродов затвора и слоев фоторезиста и последующего диффузионного перераспределения внедренных в подложку примесей; осаждение толстого (0,8…1,0 мкм) межслойного диэлектрика на лицевую поверхность подложки и вскрытие в нем методом фотолитографии контактных окон над поликремниевыми затворными зубцами, истоковыми p+-перемычками и высоколегированными n+-областями стока и истока элементарных ячеек; формирование металлических экранов, электродов стока, истока и шунтирующих прослоек поликремниевых затворных зубцов элементарных ячеек методом фотолитографии из трехслойного покрытия Ti (0,08 мкм) / TiW (0,14 мкм) / Au (1,24 мкм) на лицевой поверхности подложки и общего металлического электрода истока транзисторной структуры на ее тыльной стороне.A known method of manufacturing a firm "Philips Semiconductors" a powerful silicon microwave LDMOS transistor 4th generation type BLF 2022-90 with a range of operating frequencies up to 2.0 ... 2.2 GHz and the level of power transferred to the load up to 90 W [1], selected as 1st analogue, including: the creation of through source p + jumper in a high resistance epitaxial p - layer of the original silicon p - p + substrate; growing gate dielectric with a thickness of 480 on the front surface of the p - layer of the substrate, applying a layer of polysilicon on the gate insulator and doping it with phosphorus; the formation of a polysilicon layer by photolithography of the gate electrode of the unit cells in the form of narrow (0.82 μm) longitudinal teeth of rectangular cross section with a length of 330 μm; creation in the high-resistance p - layer of the p-pocket substrate, three-stage lightly doped n - -regions of the drain and high-doped n + -regions of the drain and the source of unit cells by introducing boron, phosphorus and arsenic ions into the substrate, respectively, using a shutter polysilicon electrode as a protective mask and layers of photoresist and subsequent diffusion redistribution of impurities embedded in the substrate; deposition of a thick (0.8 ... 1.0 μm) interlayer dielectric on the front surface of the substrate and opening in it by photolithography of contact windows above the polysilicon gate teeth, source p + jumper wires and highly doped n + regions of the drain and the source of unit cells; the formation of metal screens, drain electrodes, source and shunt interlayers of polysilicon gate teeth of unit cells by photolithography from a three-layer coating Ti (0.08 μm) / TiW (0.14 μm) / Au (1.24 μm) on the front surface of the substrate and the total a metal electrode of the source of the transistor structure on its back side.
Основной недостаток 1-го способа-аналога состоит в том, что его реализация в промышленном производстве из-за необходимости вскрытия узких (0,25…0,3 мкм) протяженных (330 мкм) контактных окон в толстом межслойном диэлектрике над поликремниевыми затворными зубцами элементарных ячеек и их последующего шунтирования золотым покрытием требует наличия дорогостоящего прецизионного оборудования и «эксклюзивных» технологических процессов с субмикронными проектными нормами, которые отсутствуют у большинства возможных потенциальных производителей приборов данного класса.The main disadvantage of the 1st analogue method is that its implementation in industrial production due to the need to open narrow (0.25 ... 0.3 μm) long (330 μm) contact windows in a thick interlayer dielectric above polysilicon gate teeth of elementary cells and their subsequent shunting with gold plating requires expensive precision equipment and “exclusive” technological processes with submicron design standards that are absent in most potential manufacturers th devices of this class.
В качестве 2-го аналога выбран более доступный и менее дорогостоящий способ изготовления отечественных мощных кремниевых СВЧ LDMOS транзисторов с рабочей частотой fмакс=2,0 ГГц, отдаваемой в нагрузку импульсной (tp=100 мкс, Q=10) мощностью Рвых=40…45 Вт, коэффициентом усиления по мощности Кур=11,5…12 дБ, коэффициентом полезного действия стоковой цепи ηс=42…45%, пробивными напряжениями стокового р-n перехода UC.проб=80…85 В, процентом выхода годных структур на пластине 42…45%, в котором [2]: электроды затвора элементарных ячеек в виде узких (0,7…0,72 мкм) протяженных (340 мкм) продольных зубцов прямоугольного сечения с рядом (Nкон⋅отв=13 шт.) прилегающих к ним со стороны истока ответвленных контактных площадок при оптимальном расстоянии между ними Wотв=25 мкм в привязке к fмакс=3,0 ГГц создавались методом фотолитографии из нанесенного на подзатворный диэлектрик слоя поликремния, легированного фосфором, с удельным поверхностным сопротивлением затворных зубцов ρз.пов=20 Ом/□; в высокоомном эпитаксиальном р--слое исходной кремниевой р-р+-подложки до выращивания подзатворного диэлектрика и формирования р-карманов, под ответвленными контактными площадками затворных зубцов предварительно образовывались дополнительные локальные n+-области с более высокой степенью легирования по сравнению с формируемыми позже р-карманами; р-карманы, слаболегированные трехступенчатые n--области стока и высоколегированные n+-области стока и истока формировались посредством внедрения в высокоомный р--слой подложки ионов бора, фосфора и мышьяка при использовании поликремниевых электродов затвора элементарных ячеек и слоев фоторезиста в качестве защитной маски и последующей высокотемпературной диффузионной разгонки, внедренных в подложку примесей; электроды стока, истока, экранирующие электроды элементарных ячеек и шины, шунтирующие поликремниевые затворные зубцы ячеек через примыкающие к ним ответвленные контактные площадки формировались из слоя алюминия с добавками меди и кремния (AlCuSi) толщиной 2,0…2,2 мкм; общий металлический электрод транзисторной структуры создавался из Ti (0,2 мкм) / NiV (0,3 мкм) / Ag (0,5 мкм) после утонения исходной кремниевой подложки до толщины 120…150 мкм на ее тыльной стороне.As the second analogue, a more affordable and less expensive method of manufacturing domestic high-power silicon microwave LDMOS transistors with an operating frequency f max = 2.0 GHz given to a pulsed load (t p = 100 μs, Q = 10) with a power of P output = 40 ... 45 W, power gain K ur = 11.5 ... 12 dB, efficiency of the drain circuit η с = 42 ... 45%, breakdown voltage of the drain pn junction U C. probe = 80 ... 85 V, percentage the yield of suitable structures on the plate is 42 ... 45%, in which [2]: the gate electrodes of the unit cells in the form of narrow (0.7 ... 0.72 μm) prot lined (340 μm) longitudinal teeth of rectangular cross section with a row (N ends = 13 pcs.) of branched contact pads adjacent to them from the source side with an optimal distance between them W open = 25 μm in relation to f max = 3.0 GHz created by the method of photolithography from a layer of polysilicon doped with phosphorus deposited on a gate dielectric with a specific surface resistance of the gate teeth ρ s.p.v. = 20 Ohm / □; in the high-resistance epitaxial p - layer of the initial silicon p - p + substrate before growing the gate insulator and forming p-pockets, additional local n + regions with a higher degree of doping were preliminarily formed under the branched contact pads of the gate teeth compared to later formed p -pockets; p-pockets, lightly doped three-stage n - regions of the drain, and highly doped n + regions of the drain and source were formed by introducing boron, phosphorus, and arsenic ions into the high-resistance p - layer of the substrate using polysilicon gate electrodes of unit cells and photoresist layers as a protective mask and subsequent high-temperature diffusion distillation, impurities embedded in the substrate; drain and source electrodes, shielding electrodes of elementary cells and buses, shunting polysilicon gate teeth of cells through branching contact pads adjacent to them were formed from an aluminum layer with addition of copper and silicon (AlCuSi) 2.0 ... 2.2 microns thick; the common metal electrode of the transistor structure was created from Ti (0.2 μm) / NiV (0.3 μm) / Ag (0.5 μm) after thinning the initial silicon substrate to a thickness of 120 ... 150 μm on its back side.
Основной недостаток 2-го аналога состоит в том, что в нем поликремниевые электроды затвора элементарных ячеек и примыкающие к ним ответвленные контактные площадки для снижения ρз.пов легируются только фосфором, но не шунтируются дополнительно силицидами тугоплавких металлов, имеющих на порядок более низкие удельные поверхностные сопротивления (1,0…2,5 Ом/□). В частности, при ρз.пов=1,0 Ом/□, толщине подзатворного диэлектрика d=0,025 мкм, Wяч=340 мкм, fмакс=3,0 ГГц оптимальное расстояние между ответвленными контактными площадками затвора можно увеличить до 110 мкм, а количество ответвленных контактных площадок в каждом затворном зубце уменьшить до 3-х и в результате поднять диапазон рабочих частот транзисторной структуры до 3,6…3,8 ГГц и реализовать при этом Кур=8,0…10 дБ.The main disadvantage of the second analogue is that it contains polysilicon electrodes of the gate of elementary cells and branch pads adjacent to them to reduce ρ zp are doped only with phosphorus, but are not additionally shunted by refractory metal silicides having an order of magnitude lower specific surface resistance (1,0 ... 2,5 Ohm / □). In particular, with ρ zpov = 1.0 Ohm / □, the thickness of the gate insulator d = 0.025 μm, W cell = 340 μm, f max = 3.0 GHz, the optimal distance between the tap-off contact areas of the gate can be increased to 110 μm, and the number of branched contact pads in each gate tooth should be reduced to 3, and as a result, the operating frequency range of the transistor structure should be raised to 3.6 ... 3.8 GHz and, in this case, K ur = 8.0 ... 10 dB.
В качестве 3-го аналога выбран усовершенствованный фирмой NXP способ изготовления мощных кремниевых СВЧ LDMOS транзисторов шестого и последующих поколений [3], которые в диапазоне рабочих частот до 3,6 ГГц при напряжении питания по стоку Uс.пит=28 В способны отдать в нагрузку мощность до 150 Вт при коэффициенте усиления по мощности Кур=10…14 дБ и коэффициенте полезного действия стоковой цепи ηс=48…55%. Такие результаты достигнуты за счет: снижения минимального топологического размера транзисторной структуры по сравнению с 1-м аналогом с 0,35 мкм до 0,14 мкм; уменьшения шага элементарной транзисторной ячейки с 32,6 до 25 мкм; уменьшения величины выходной емкости, приходящейся на единицу протяженности затвора в 1,6…2,0 раза; уменьшения ширины поликремниевых затворных зубцов ячеек с 0,82 мкм до 0,3…0,4 мкм; образования локальных диэлектрических прослоек («спейсеров») на боковых вертикальных гранях поликремниевых затворных зубцов транзисторных ячеек и вскрытия контактных окон в конформном диэлектрическом покрытии на лицевой поверхности затворных зубцов; шунтирования поликремниевых затворных зубцов ячеек силицидом кобальта (CoSi2) вместо золотого покрытия Ti/TiW/Au; создания экранирующих электродов транзисторных ячеек из вольфрама, а не из золотого покрытия Ti/TiW/Au; замены остродефицитной и дорогостоящей двухуровневой золотой металлизации на более доступную и менее дорогостоящую пятиуровневую металлизацию алюминий-медь при формировании электродов стока и истока транзисторных ячеек и общих шин стока и затвора транзисторной структуры; формирования вместо одноуровневого более толстого четырех-пятиуровневого межслойного диэлектрика на лицевой поверхности подложки.As the third analogue, a method of manufacturing high-power silicon microwave microwave LDMOS transistors of the sixth and subsequent generations [3], which in the range of operating frequencies up to 3.6 GHz at a supply voltage of drain U s.pit = 28 V, is capable of delivering load power up to 150 W with a power gain K ur = 10 ... 14 dB and a efficiency of the drain circuit η s = 48 ... 55%. Such results were achieved due to: reduction of the minimum topological size of the transistor structure in comparison with the first analog from 0.35 μm to 0.14 μm; reducing the step of the unit transistor cell from 32.6 to 25 microns; reducing the value of the output capacity per unit length of the shutter 1.6 ... 2.0 times; reducing the width of polysilicon gate teeth of the cells from 0.82 microns to 0.3 ... 0.4 microns; the formation of local dielectric layers (“spacers”) on the lateral vertical faces of the polysilicon gate teeth of transistor cells and opening contact windows in a conformal dielectric coating on the front surface of the gate teeth; shunting of polysilicon gate teeth of cells with cobalt silicide (CoSi 2 ) instead of the gold coating Ti / TiW / Au; creating shielding electrodes of transistor cells from tungsten, and not from a gold coating Ti / TiW / Au; replacing acutely deficient and expensive two-level gold metallization with a more affordable and less expensive five-level aluminum-copper metallization in the formation of drain electrodes and the source of transistor cells and common drain and gate buses of the transistor structure; formation instead of a single-level thicker four-five-level interlayer dielectric on the front surface of the substrate.
Выполнение перечисленных выше нововведений предъявляет еще более жесткие требования по сравнению с первым аналогом к прецизионности используемого технологического оборудования и минимальным топологическим размерам транзисторной структуры, что делает возможность реализации 3-го аналога с приемлемым для организации рентабельного выпуска изделий процентом выхода годных структур на пластине для многих потенциальных производителей приборов данного класса крайне проблематичной. Это один из основных недостатков 3-го аналога.The implementation of the above innovations imposes even more stringent requirements, compared with the first analogue, to the precision of the technological equipment used and the minimum topological dimensions of the transistor structure, which makes it possible to implement the third analogue with a yield rate of suitable structures on the plate acceptable for organizing cost-effective production of products for many potential manufacturers of devices of this class are extremely problematic. This is one of the main disadvantages of the 3rd analogue.
В качестве прототипа выбран способ создания отечественных мощных кремниевых СВЧ LDMOS транзисторов [4], с пробивными напряжениями стокового перехода Uс.проб=75…80 В, процентом выхода годных кристаллов на пластине 50…52%, изготовленных на стандартном фотолитографическом оборудовании с минимальными проектными топологическими размерами 0,3…0,4 мкм, которые на частоте f=3,1 ГГц при напряжении питания по стоку Uс.пит=36 В отдавали в нагрузку импульсную (tp=300 мкс, Q=10) мощность Рвых=42…45 Вт при коэффициенте усиления по мощности Кур=11…14 дБ и коэффициенте полезного действия стоковой цепи ηс=42…46%. Такие результаты по сравнению с идентичным по своей сути 2-м способом-аналогом достигнуты за счет следующих усовершенствований: дополнительного шунтирования легированных фосфором поликремниевых затворных зубцов элементарных ячеек с примыкающими к ним со стороны истока ответвленными контактными площадками полицидом тугоплавкого металла; формированием более узких (0,4…0,45 мкм) полицидных затворных зубцов элементарных ячеек протяженностью Wяч=340 мкм с меньшим (3 шт. ) количеством примыкающих к затворным зубцам со стороны истока ответвленных контактных площадок и соответственно с большим оптимальным расстоянием (Wот=110 мкм) между ними в каждом затворном зубце; внедрением в подложку через подзатворный диэлектрик ионов фосфора с энергией Е=60…80 кэВ и дозой D=50…60 мкКл/см2 и ионов бора с Е=40…60 кэВ и дозой D=3,0…5,0 мкКл/см2 и последующей диффузионной разгонкой внедренных в подложку примесей формируют в высокоомном р--слое подложки высоколегированные локальные n+-области под ответвленными контактными площадками затворных зубцов и одновременно р-карманы элементарных ячеек; формирования вместо одноуровневых во 2-м способе-аналоге более толстого многоуровнего межслойного диэлектрика и многоуровневых металлических электродов стока и металлических шунтирующих шинзатвора над сквозными истоковыми р+-перемычками элементарных ячеек в высокоомном р--слое подложки.As a prototype, the method of creating domestic high-power silicon microwave LDMOS transistors [4], with breakdown voltage of the drain junction U s prob = 75 ... 80 V, the percentage of suitable crystals on the wafer 50 ... 52%, made on standard photolithographic equipment with minimal design with topological dimensions of 0.3 ... 0.4 μm, which at a frequency f = 3.1 GHz with a drain supply voltage U s.pit = 36 V gave pulsed (t p = 300 μs, Q = 10) power P o = 42 ... 45 W at the gain power ur K = 11 ... 14 dB and the ratio Runoff circuit efficiency η c = 42 ... 46%. Such results, compared with the essentially identical 2nd analogue method, were achieved due to the following improvements: additional shunting of phosphorus-doped polysilicon gate teeth of the unit cells with refractory metal branching pads adjacent to them from the source side; the formation of narrower (0.4 ... 0.45 μm) polycidic gate teeth of unit cells with a length of W cells = 340 μm with a smaller (3 pcs.) number of branch contact pads adjacent to the gate teeth from the source side and, accordingly, with a large optimal distance (W from = 110 μm) between them in each bolt; the introduction into the substrate through a gate dielectric of phosphorus ions with an energy of E = 60 ... 80 keV and a dose of D = 50 ... 60 μC / cm 2 and boron ions with E = 40 ... 60 keV and a dose of D = 3.0 ... 5.0 μC / cm 2 and subsequent diffusion distillation of impurities embedded in the substrate form highly doped local n + regions in the high-resistance p - layer of the substrate under the branched contact pads of the gate teeth and at the same time p-pockets of unit cells; formation instead of single-level in the 2nd method-analogue of a thicker multi-level interlayer dielectric and multi-level metal drain electrodes and metal shunt shutters above the through source p + jumper of unit cells in a high-resistance p - layer of the substrate.
Основным недостатком способа-прототипа является необходимость формирования в нем полицидных затворных зубцов элементарных ячеек с примыкающими к ним ответвленными контактными площадками и дополнительных локальных n+-областей под ответвленными контактными площадками, что серьезно усложняет технологический процесс изготовления транзисторных структур и приводит к снижению выхода годных структур на пластине и ухудшению частотных и энергетических параметров прибора.The main disadvantage of the prototype method is the need for the formation of polycide gate teeth in it of unit cells with adjacent branch pads and additional local n + regions under branch contact pads, which seriously complicates the manufacturing process of transistor structures and reduces the yield of usable structures on plate and the deterioration of the frequency and energy parameters of the device.
Технический результат настоящего изобретения - создание высокорентабельного базового процесса изготовления мощных кремниевых СВЧ LDMOST транзисторов с диапазоном рабочих частот до 3,0…3,6 ГГц на доступном отечественном фотолитографическом оборудовании.The technical result of the present invention is the creation of a highly profitable basic process for manufacturing high-power silicon microwave LDMOST transistors with a frequency range of up to 3.0 ... 3.6 GHz using affordable domestic photolithographic equipment.
Технический результат достигается тем, что:The technical result is achieved by the fact that:
1. В известном способе изготовления мощных кремниевых СВЧ LDMOS транзисторов с модернизированным затворным узлом элементарных ячеек, включающем создание сквозных истоковых р+-перемычек элементарных транзисторных ячеек в высокоомном эпитаксиальном р--слое исходной кремниевой р-р+-подложки, выращивание подзатворного диэлектрика на лицевой поверхности подложки, нанесение на подзатворный диэлектрик слоя поликремния и легирование его фосфором, нанесение на поликремний тугоплавкого металла, формирование полицида тугоплавкого металла на поверхности поликремния высокотемпературным отжигом подложки, создание из полицида тугоплавкого металла и расположенного под ним слоя поликремния методом фотолитографии полицидных электродов затвора элементарных ячеек в виде узких протяженных продольных зубцов прямоугольного сечения, создание в высокоомном р--слое подложки р-карманов, многоступенчатых слаболегированных n--областей стока и высоколегированных n+-областей стока и истока элементарных ячеек посредством внедрения в подложку соответственно ионов бора, фосфора и мышьяка при использовании в качестве защитной маски полицидных электродов затвора и слоев фоторезиста и последующего диффузионного перераспределения внедренных в подложку примесей, поэтапное осаждение многоуровневого межслойного диэлектрика на лицевую поверхность подложки и поэтапное вскрытие в нем методом фотолитографии контактных окон над высоколегированными p+-перемычками, высоколегированными n+-областями стока и истока и точечно над полицидными электродами затвора элементарных ячеек, формирование многоуровневых металлических электродов стока и шунтирующих шин затвора, а также заземленных на исток экранирующих электродов элементарных ячеек на лицевой поверхности подложки и общего металлического электрода истока транзисторной структуры на ее тыльной стороне, сначала создают узкие полицидные продольные зубцы затворного узла элементарных ячеек и используют их в качестве защитной маски при внедрении в подложку ионов бора, фосфора и мышьяка при формировании соответственно р-карманов, многоступенчатых слаболегированных n--областей стока и высоколегированных n+-областей стока и истока элементарных ячеек, а металлические проводники, точечно шунтирующие продольные полицидные затворные зубцы элементарных ячеек формируют одновременно с 1-м уровнем шунтирующих шин затвора транзисторной структуры над сквозными истоковыми р+-перемычками в высокоомном эпитаксиальном р--слое подложки и из того же материала.1. In the known method of manufacturing high-power silicon microwave LDMOS transistors with a modernized gate unit of the unit cells, including the creation of through-source p + jumper unit transistor cells in a high-resistance epitaxial p - layer of the original silicon p - p + substrate, growing a gate dielectric surface of the substrate, applying a layer of polysilicon to the gate dielectric and doping it with phosphorus, applying polysilicon to a refractory metal, forming a polycide of a refractory metal and high-temperature polysilicon substrate surface annealing politsida creation of a refractory metal and located underneath the polysilicon layer by photolithography polycide gate electrodes of unit cells in the form of narrow elongated rectangular section longitudinal teeth, the creation of a high-resistance p - -layer substrate p-pockets multistage lightly doped n - -regions of runoff and highly doped n + -regions of runoff and the source of unit cells by introducing boron, phosphorus, and mouse ions into the substrate, respectively yak when used as a protective mask polycide gate electrodes and the resist layers and subsequent diffusion redistribution of impurities introduced into the substrate, the gradual deposition of multilevel interlayer dielectric on the front surface of the substrate and the gradual opening therein contact holes by photolithography over highly-p + -peremychkami, highly-n + -regions of the drain and source and pointwise above the polycide electrodes of the gate of the unit cells, the formation of multilevel metal drain electrodes and gate shunt buses, as well as elementary cells grounded to the source of the shield electrodes on the front surface of the substrate and a common metal electrode of the source of the transistor structure on its back side, first create narrow polycide longitudinal teeth of the gate assembly of the unit cells and use them as a protective mask for incorporation of boron, phosphorus, and arsenic ions into the substrate during the formation of p-pockets, multistage lightly doped n - regions of the drain, and highly doped n + regions of the drain and the source of the unit cells, and metal conductors that point-bypass the longitudinal polycidic gate teeth of the unit cells form simultaneously with the 1st level of the shunt bus bars of the transistor structure above the through source p + jumpers in the high-resistance epitaxial p - layer of the substrate and from the same material.
Сопоставительный анализ с прототипом показывает, что заявляемый способ отличается формированием узких продольных полицидных зубцов элементарных ячеек без прилегающих к затворным зубцам со стороны истока ответвленных контактных площадок и использованием их в качестве защитной маски при внедрении в подложку ионов бора, фосфора и мышьяка; в альтернативном способе изготовления СВЧ LDMOS транзисторов в соответствии с пунктом 2 формулы изобретения, узкие продольные зубцы элементарных ячеек без примыкающих к затворным зубцам ответвленных контактных площадок создают методом фотолитографии из последовательно нанесенных на подзатворный диэлектрик слоев поликремния и тугоплавкого металла, используют их в качестве защитной маски при внедрении в подложку ионов бора, фосфора и мышьяка, а полицид тугоплавкого металла формируют на поверхности поликремния на этапе диффузионной разгонки внедренных в подложку примесей при повышенной температуре и в определенной среде; металлические проводники, точечно шунтирующие продольные зубцы элементарных ячеек формируют одновременно с 1-м уровнем шунтирующих шин затвора над сквозными истоковыми р+-перемычками в высокоомном р--слое подложки и из того же материала. Таким образом, заявляемый способ изготовления мощных кремниевых СВЧ LDMOS транзисторов отвечает критерию изобретения «новизна».Comparative analysis with the prototype shows that the inventive method is characterized by the formation of narrow longitudinal polycide teeth of unit cells without branching contact pads adjacent to the gate teeth from the source side and using them as a protective mask when boron, phosphorus and arsenic ions are introduced into the substrate; in an alternative method of manufacturing microwave LDMOS transistors in accordance with
Предложенный в заявляемом способе процесс формирования модернизированного затворного узла элементарных транзисторных ячеек исключает необходимость создания дополнительных локальных, более высоколегированных по сравнению с р-карманами n+-областей и реализовать упрощенный технологический маршрут изготовления транзисторной LDMOS структуры с топологическими проектными нормами, сопоставимыми с шириной полицидных электродов затвора элементарных ячеек.The process of forming a modernized gate assembly of elementary transistor cells proposed in the claimed method eliminates the need to create additional local n + -regions that are more highly doped compared to p-pockets and to implement a simplified technological route for manufacturing a transistor LDMOS structure with topological design standards comparable to the width of polycide gate electrodes unit cells.
В предлагаемом изобретении новая совокупность, предназначенность и последовательность выполнения технологических операций позволяет в отличие от способа-прототипа создать на более доступном и менее дорогостоящем технологическом оборудовании более экономичный способ изготовления мощных кремниевых СВЧ LDMOS транзисторов с диапазоном рабочих частот до 3,0…3,6 ГГц, работающих при напряжениях питания по стоку свыше 32 В с улучшенными энергетическими параметрами, повышенным процентом выхода годных кристаллов на пластине, то есть проявляет новое техническое свойство. Следовательно, заявляемый способ соответствует критерию «изобретательский уровень».In the present invention, the new combination, purpose and sequence of technological operations allows, in contrast to the prototype method, to create on a more affordable and less expensive technological equipment a more economical method of manufacturing high-power silicon microwave LDMOS transistors with a frequency range of up to 3.0 ... 3.6 GHz operating at supply voltages over a drain of more than 32 V with improved energy parameters, an increased percentage of suitable crystals on the wafer, that is, it exhibits howling technical properties. Therefore, the claimed method meets the criterion of "inventive step".
На фигурах 1…7 изображены основные этапы изготовления СВЧ LDMOS транзисторных структур с модернизированным затворным узлом элементарных ячеек согласно заявляемому способу, где введены следующие обозначения:In figures 1 ... 7 shows the main stages of the manufacture of microwave LDMOS transistor structures with a modernized gate unit of elementary cells according to the claimed method, where the following notation is introduced:
1 - исходная кремниевая р-р++-подложка с высокоомным эпитаксиальным и высоколегированным слоями р-типа проводимости;1 - initial silicon p - p ++ substrate with high resistance epitaxial and high doped p-type layers;
2 - сквозные истоковые р+-перемычки элементарных ячеек, выполненные из нескольких автономных блоков (21, 22, 23) в высокоомном эпитаксиальном р--слое подложки;2 - through source p + jumper of unit cells made of several autonomous units (2 1 , 2 2 , 2 3 ) in a high-resistance epitaxial p - layer of the substrate;
3 - подзатворный диэлектрик;3 - gate dielectric;
4 - осажденный на подзатворный диэлектрик слой поликремния, легированный фосфором;4 - phosphorus doped polysilicon deposited on a gate dielectric;
5 - тугоплавкий металл, нанесенный на поликремний, легированный фосфором;5 - refractory metal deposited on polysilicon doped with phosphorus;
51 - полицид тугоплавкого металла, сформированный на поверхности поликремния;5 1 - polycide refractory metal formed on the surface of polysilicon;
6 - продольные полицидные затворные зубцы элементарных ячеек, изготовленные методом фотолитографии из полицида тугоплавкого металла и расположенного под ним слоя поликремния;6 - longitudinal polycide gate teeth of the unit cells, made by photolithography of a polycide of refractory metal and a layer of polysilicon located below it;
7 - защитный слой фоторезиста;7 - a protective layer of photoresist;
8 - ионы бора, внедренные в подложку для создания р-карманов элементарных ячеек;8 - boron ions embedded in the substrate to create p-pockets of unit cells;
81 - р-карманы элементарных ячеек, сформированные диффузионной разгонкой внедренной в подложку примеси бора;8 1 - p-pockets of unit cells formed by diffusion distillation of boron impurity embedded in the substrate;
9 - защитный слой фоторезиста;9 - a protective layer of photoresist;
10, 11 - высоколегированные n+-области стока и истока элементарных ячеек;10, 11 — highly doped n + regions of the runoff and source of unit cells;
121,2,3,4 - многоступенчатые слаболегированные n--области стока элементарных ячеек;12 1,2,3,4 - multi-stage lightly doped n - -regions of runoff of unit cells;
13 - первый уровень межслойного диэлектрика;13 - the first level of the interlayer dielectric;
14, 15 - первый уровень многослойных металлических электродов стока и истока элементарных ячеек;14, 15 - the first level of the multilayer metal electrodes of the drain and the source of the unit cells;
16 - металлические проводники, шунтирующие продольные затворные зубцы элементарных ячеек;16 - metal conductors shunting the longitudinal gate teeth of the unit cells;
17 - второй уровень межслойного диэлектрика;17 - the second level of the interlayer dielectric;
18 - второй уровень металлических электродов стока элементарных ячеек;18 - the second level of the metal electrodes of the drain of the unit cells;
19 - металлические экранирующие электроды элементарных ячеек;19 - metal shielding electrodes of the unit cells;
20 - металлические проводники, соединяющие экранирующие электроды с электродами истока элементарных ячеек;20 - metal conductors connecting the shielding electrodes to the source electrodes of the unit cells;
21 - общий металлический электрод истока транзисторной структуры на тыльной стороне подложки;21 is a common metal electrode of the source of the transistor structure on the back side of the substrate;
22 - индуцированный n-канал, формируемый на прилегающих к подзатворному диэлектрику торцах р-карманов (81) при приложении положительного потенциала к электроду затвора транзисторной структуры.22 - induced n-channel, formed at the ends of the p-pockets adjacent to the gate dielectric (8 1 ) when a positive potential is applied to the gate electrode of the transistor structure.
ПримерExample
На основе заявляемого способа были изготовлены образцы мощных кремниевых СВЧ LDMOS транзисторных структур (кристаллов) размером 4,2 мм × 1,0 мм с длиной и суммарной протяженностью индуцированного n-канала элементарных ячеек соответственно Lк=0.38…0,4 мкм и Wк=95 мм, с четырехступенчатой слаболегированной n--областью стока транзисторных ячеек и шагом структуры 26 мкм, рассчитанных на работу в диапазоне частот до 3,0…3,6 ГГц при напряжениях питания по стоку Uс.пит=28…36 В. Исходным материалом для изготовления кристаллов как и в способе-прототипе служили кремниевые р-р++-подложки, ориентированные по плоскости (100), с верхним высокомным эпитаксиальным р--слоем толщиной 7,0…7,5 мкм и удельным сопротивлением ρр-=10…12 Ом⋅см и нижним высоколегированным р++-слоем с ρр++=0,005 Ом⋅см. Для изготовления кристаллов за исключением нескольких стекол использовался тот же комплект фотошаблонов, что и в способе-прототипе.Based on the proposed method, samples were prepared of high-power silicon microwave LDMOS transistor structures (crystals) of 4.2 mm × 1.0 mm in size and with the length and total length of the induced n-channel of unit cells, respectively, L k = 0.38 ... 0.4 μm and W k = 95 mm, with a four-stage lightly doped n - region of the drain of transistor cells and a structure pitch of 26 μm, designed to operate in the frequency range up to 3.0 ... 3.6 GHz with drain supply voltages U s.pit = 28 ... 36 V. The source material for the manufacture of crystals as in the prototype method is silicon and p - p ++ -podlozhki oriented along the (100) plane, with the upper epitaxial vysokomnym p - -fiber thickness of 7.0 ... 7.5 mm and a resistivity ρ p = 10 ... 12 ohm-cm and lower high-alloy p ++ -layer with ρ p ++ = 0.005 Ohm⋅cm. For the manufacture of crystals, with the exception of several glasses, the same set of photomasks was used as in the prototype method.
Способ осуществляют следующим образом:The method is as follows:
1. Внедрением в подложку ионов бора с энергией 80 кэВ и дозой 500 мкКл/см2 и последующим диффузионным перераспределением внедренной примеси при температуре Т=1100°С в среде азота формируют сквозные истоковые р+-перемычки (2) элементарных ячеек в виде ряда автономных блоков (21, 22, 23) в высокоомном р--слое подложки с оптимальным расстоянием между ними Wот=110 мкм - рис. 1, 3.1. The introduction of boron ions with an energy of 80 keV and a dose of 500 μC / cm 2 and the subsequent diffusion redistribution of the embedded impurity at a temperature of T = 1100 ° C in a nitrogen medium form through source p + jumper wires (2) of unit cells in the form of a number of autonomous cells blocks (2 1 , 2 2 , 2 3 ) in the high-resistance p - layer of the substrate with the optimal distance between them W from = 110 μm - Fig. 13.
2. Пирогенным окислением кремния при Т=850°С выращивают на поверхности высокоомного эпитаксиального р--слоя подложки подзатворный диэлектрик (3) толщиной 500 , наносят на подзатворный диэлектрик слой поликремния (4) толщиной 0,35…0,4 мкм, легируют поликремний фосфором, последовательно осаждают на поликремний слой титана и нитрида титана (5) толщиной 0.25…0,3 мкм каждый, высокотемпературным (Т=900°С) отжигом кремниевой подложки в среде азота и водорода формируют полицид титана (51) на поверхности поликремния (4) - фиг. 1.2. Pyrogenic oxidation of silicon at T = 850 ° C is used to grow a gate insulator (3) with a thickness of 500 on the surface of the high-resistance epitaxial p - layer of the substrate , a layer of polysilicon (4) 0.35 ... 0.4 μm thick is applied to the gate dielectric, doped with polysilicon phosphorus, sequentially precipitated onto a polysilicon layer of titanium and titanium nitride (5) with a thickness of 0.25 ... 0.3 μm each, high-temperature (T = 900 ° C) by annealing the silicon substrate in a nitrogen and hydrogen medium, titanium polycide (5 1 ) is formed on the surface of polysilicon (4) - FIG. one.
3. Из полицида титана (51) и расположенного под ним слоя поликремния (4) методом фотолитографии создают полицидные электроды затвора элементарных ячеек (6) в виде узких (0,4…0,45 мкм) продольных зубцов прямоугольного сечения протяженностью без примыкающих к затворным зубцам со стороны истока ответвленных контактных площадок, покрывают стоковую часть транзисторных ячеек защитным слоем фоторезиста (7), внедряют в подложку ионы бора (8) с энергией Е=40…60 кэВ и дозой D=3,0…5,0 мкКл/см2, удаляют фоторезист с лицевой поверхности подложки и последующей диффузионной разгонкой внедренной в подложку примеси бора формируют в высокоомном р--слое подложки р-карманы (81) элементарных транзисторных ячеек - фиг. 2, 3, 4.3. From the titanium polycide (5 1 ) and the polysilicon layer (4) located below it, the polycide gate electrodes of the unit cells (6) are created by photolithography in the form of narrow (0.4 ... 0.45 μm) longitudinal teeth of rectangular cross section without branching contact pads adjacent to the gate teeth from the source side, the drain part of the transistor cells is covered with a protective layer of photoresist (7), boron ions (8) with an energy of E = 40 ... 60 keV and a dose of D = 3.0 ... 5, are embedded in the substrate 0 μC / cm 2 , the photoresist is removed from the front surface of the substrate and subsequent diffusion acceleration of boron impurities embedded in the substrate forms p-pockets (8 1 ) of transistor unit cells in the high-resistance p - layer of the substrate - Fig. 2, 3, 4.
4. Последовательным нанесением на лицевую сторону подложки нескольких защитных слоев фоторезиста, вскрытием методом фотолитографии в каждом из них стоковых и истоковых окон, внедрением в подложку через вскрытые окна ионов мышьяка и фосфора с определенными энергиями и дозами с использованием полицидных электродов затвора (6) и слоев фоторезиста (10) в качестве защитной маски и последующей совместной диффузионной разгонкой внедренных в подложку примесей при повышенной (900…1000°С) температуре в среде азота создают в высокоомном р--слое подложки высоколегированные n+-области стока (10) и истока (11) и 4-ступенчатые слаболегированные n--области стока (121,2,3,4) элементарных транзисторных ячеек - фиг. 4.4. By sequentially applying several photoresist protective layers on the front side of the substrate, opening the drain and source windows in each of them using photolithography, introducing arsenic and phosphorus ions into the substrate through open windows with certain energies and doses using shutter polycide electrodes (6) and layers photoresist (10) as a protective mask and subsequent joint diffusion distillation of impurities embedded in the substrate at elevated (900 ... 1000 ° C) temperature in a nitrogen environment create in a high-resistance p - layer under buckle high alloy n + -region drain (10) and source (11) and 4-stage weakly doped n - Photo-region (12 1,2,3,4) of elementary transistor cells - Fig. four.
5. Из предварительно нанесенного на лицевую сторону подложки слоя борофосфорносиликатного стекла формируют 1-й уровень межслойного диэлектрика (13), в котором методом фотолитографии вскрывают контактные окна над высоколегированными n+-областями стока (10) и истока (11), истоковыми р+-перемычками (2, 21, 22, 23), наносят на межслойный диэлектрик (13) металлическое покрытие AlCuSi толщиной 1,5…2,5 мкм и создают из него методом фотолитографии 1-й уровень металлических электродов стока (14), истока (15, 151, 152) и шунтирующих шин (16) полицидных затворных зубцов (6) элементарных транзисторных ячеек - фиг. 5, 6.5. The first level of the interlayer dielectric (13) is formed from a layer of borophosphorosilicate glass previously deposited on the front side of the substrate, in which contact windows are opened by photolithography over the highly doped n + regions of the drain (10) and source (11), the source p + - with jumpers (2, 2 1 , 2 2 , 2 3 ), apply AlCuSi metal coating 1.5 ... 2.5 μm thick on the interlayer dielectric (13) and create the first level of metal drain electrodes using photolithography method (14), source (15, 15 1 , 15 2 ) and shunt tires (16) of polycid gate teeth (6) elementary transistor cells - FIG. 5, 6.
6. Осаждают на лицевую сторону подложки 2-й слой борофосфорносиликатного стекла (17), в котором методом фотолитографии вскрывают контактные окна над 1-м уровнем металлических электродов стока (14), истока (15) и шин (16), шунтирующих полицидные затворные зубцы элементарных ячеек, наносят на лицевую сторону подложки 2-й слой металлического покрытия AlCuSi толщиной 1,0…3,0 мкм и формируют из него методом фотолитографии второй уровень металлических электродов стока (18) и шунтирующих шин полицидных затворных зубцов ячеек (на рисунках не показаны), а также экранирующие электроды транзисторных ячеек (19), соединенные с электродами истока (15) металлическими шинами (20). Общий металлический электрод истока транзисторной структуры (21) на тыльной стороне подложки создавался при напайке кристалла на теплоотводящую поверхность корпуса с помощью золотой прокладки, а индуцированный n-канал (22) образовывался на торцах р-карманов (81), прилегающих к подзатворному диэлектрику (3) при приложении положительного напряжения к электроду затвора транзисторной структуры - фиг. 7.6. The 2nd layer of borophosphorosilicate glass is deposited on the front side of the substrate (17), in which the contact windows are opened by photolithography above the 1st level of metal drain electrodes (14), source (15) and tires (16) shunting the polycidal gate teeth unit cells, a second layer of AlCuSi metal coating is applied on the front side of the substrate with a thickness of 1.0 ... 3.0 μm and a second level of metal drain electrodes (18) and shunt buses of polycidic gate teeth of cells (not shown in the figures) are formed by photolithography ), as well as the capping electrodes of transistor cells (19) connected to the source electrodes (15) by metal buses (20). A common metal electrode of the source of the transistor structure (21) on the back side of the substrate was created when the crystal was soldered to the heat sink surface of the case using a gold gasket, and the induced n-channel (22) was formed at the ends of the p-pockets (8 1 ) adjacent to the gate dielectric ( 3) when a positive voltage is applied to the gate electrode of the transistor structure - FIG. 7.
Кристаллы СВЧ LDMOS транзисторов в соответствии с вышеописанным технологическим маршрутом изготавливались на стандартном фотолитографическом оборудовании с минимальными проектными топологическими размерами 0,3…0,4 мкм, точно так же, как в прототипе. Выход годных кристаллов на пластине составил 56…58% (в прототипе 50…52%). Годные кристаллы, смонтированные в металлокерамическом корпусе КТ-25 без бериллиевой керамики имели пробивное напряжение стокового перехода Uс.проб=75…80 В и при напряжении питания по стоку Uс.пит=36 В в режиме класса АВ, длительности импульса tp=300 мкс, скважности Q=10, на частоте f=3,1 ГГц отдавали в нагрузку мощность Рвых=46…48 Вт (в прототипе 42…45 Вт) при коэффициенте усиления по мощности Кур=14…16 дБ (в прототипе 11…14 дБ) и коэффициенте полезного действия стоковой цепиCrystals of microwave LDMOS transistors in accordance with the above technological route were made using standard photolithographic equipment with minimum design topological sizes of 0.3 ... 0.4 microns, exactly the same as in the prototype. The yield of suitable crystals on the plate was 56 ... 58% (in the prototype 50 ... 52%). Suitable crystals mounted in a KT-25 metal-ceramic case without beryllium ceramics had a breakdown voltage of the drain transition U s.probe = 75 ... 80 V and with a supply voltage across the drain U s.pit = 36 V in class AB mode, the pulse duration t p = 300 μs, duty cycle Q = 10, at a frequency f = 3.1 GHz, the power P out = 46 ... 48 W (in the prototype 42 ... 45 W) was given to the load with a power gain K ur = 14 ... 16 dB (in the
ηс=47…49% (в прототипе 42…46%).η c = 47 ... 49% (in the prototype 42 ... 46%).
Приблизительно такие же результаты были достигнуты при изготовлении мощных кремниевых СВЧ LDMOS транзисторов по пункту 2 формулы изобретения. В этом случае после выращивания подзатворного диэлектрика на лицевой поверхности подложки, нанесения на подзатворный диэлектрик слоя поликремния и легирования его фосфором, последовательного осаждения на поликремний слоя титана и нитрида титана (5) толщиной 0,25…0,3 мкм каждый, создают методом фотолитографии из титана и нитрида титана и расположенного под ними слоя поликремния электроды затвора элементарных ячеек (6) в виде узких (0,4…0,45 мкм) продольных зубцов прямоугольного сечения протяженностью без примыкающих к затворным зубцам со стороны истока ответвленных контактных площадок и используют их в качестве защитной маски при внедрении в подложку ионов бора, фосфора и мышьяка, а полицид титана на поверхности поликремния затворных зубцов элементарных ячеек формируют на этапе диффузионной разгонки внедренных в подложку примесей при повышенной (900…1000°С) температуре в среде азота и водорода.Approximately the same results were achieved in the manufacture of high-power silicon microwave LDMOS transistors according to
Сопоставляя приведенные параметры с аналогичными параметрами прототипа и других известных зарубежных мощных кремниевых СВЧ LDMOS транзисторов, имеющих приблизительно такие же конструктивные и электрофизические параметры базового кристалла и рассчитанных на тот же диапазон рабочих частот (3,0…3,6 ГГц) и отдаваемых в нагрузку импульсных мощностей (10…120 Вт), можно сделать следующие выводы:Comparing the above parameters with similar parameters of the prototype and other well-known foreign powerful silicon microwave LDMOS transistors having approximately the same structural and electrophysical parameters of the base crystal and designed for the same operating frequency range (3.0 ... 3.6 GHz) and pulsed to the load power (10 ... 120 W), we can draw the following conclusions:
1. Заявляемый способ позволяет создавать мощные кремниевые СВЧ LDMOS транзисторы с идентичными пробивными напряжениями стокового перехода (Uс.проб=75…80 В), напряжением питания по стоку (Uс.пит=36 В), но превосходящие его: на 6,0% по выходу годных кристаллов на пластине; на 3,0…4,0 Вт по уровню отдаваемой в нагрузку импульсной (tp=300 мкс, Q=10) мощности; на 2,0…3,0 дБ по коэффициенту усиления по мощности; на 3,0…5,0% по коэффициенту полезного действия стоковой цепи и сопоставимые с современными зарубежными аналогами (BLF6G38-10, BLF6G3135-20, BLF6G38-25, BLS6G3135-120 фирмы NXP, MRF7S35015HSR3, MRF7S35120HSR3 фирмы Freescale Semiconductors, ILD3135M30, ILD3135EL20 фирмы Integra Technologies) по основным электрическим параметрам (Рвых, Кур, ηс).1. The inventive method allows you to create powerful silicon microwave LDMOS transistors with the identical breakdown voltage of the drain junction (U s.probe = 75 ... 80 V), supply voltage across the drain (U s.pit = 36 V), but exceeding it: by 6, 0% yield of crystals on the plate; by 3.0 ... 4.0 W in terms of the level of impulse (t p = 300 μs, Q = 10) power supplied to the load; by 2.0 ... 3.0 dB in terms of power gain; by 3.0 ... 5.0% by the efficiency of the drain circuit and comparable with modern foreign analogues (BLF6G38-10, BLF6G3135-20, BLF6G38-25, BLS6G3135-120 from NXP, MRF7S35015HSR3, MRF7S35120HSR3 from Freescale Semiconduct330 IL30ELD, ILD IL5EL3, ILD, ILD530, ILD Integra Technologies) according to the main electrical parameters (P o , K ur , η s ).
2. Заявляемый способ позволяет существенно упростить технологический процесс изготовления мощных кремниевых СВЧ LDMOS транзисторов и на более доступном и менее дорогостоящем технологическом оборудовании обеспечить высокий процент выхода годных структур на пластине, увеличить номенклатуру выпускаемых изделий и снизить себестоимость их изготовления.2. The inventive method can significantly simplify the manufacturing process of high-power silicon microwave LDMOS transistors and more affordable and less expensive technological equipment to provide a high percentage of suitable structures on the plate, increase the range of products and reduce the cost of their manufacture.
Технико-экономическая эффективность предлагаемого способа состоит в возможности создания и организации устойчивого рентабельного промышленного выпуска мощных кремниевых СВЧ LDMOS транзисторов с повышенным напряжением питания по стоку, сопоставимых с современными зарубежными аналогами по энергетическим параметрам и конструирования на их основе радиоэлектронной аппаратуры, отвечающей современным и перспективным требованиям по тактико-техническим характеристикам, энергопотреблению, массогабаритным показателям, надежности и сроку службы.The technical and economic efficiency of the proposed method consists in the possibility of creating and organizing a sustainable cost-effective industrial production of high-power silicon microwave LDMOS transistors with increased drain voltage, comparable with modern foreign analogues in energy parameters and designing electronic equipment based on them that meets modern and future requirements for performance characteristics, energy consumption, weight and size indicators, reliability and term with meadows.
Источники информацииInformation sources
1. «Philips BLF2022-90 power MOSFET structural analysis». 3685 Richmond Road, Suite 500, Ottawa, ONK2H587, Canada, 17.06.2004 г. (аналог).1. "Philips BLF2022-90 power MOSFET structural analysis." 3685 Richmond Road, Suite 500, Ottawa, ONK2H587, Canada, June 17, 2004 (analog).
2. Патент РФ на изобретение №2473150 «Мощный СВЧ LDMOS транзистор и способ его изготовления», приоритет изобретения 17 августа 2011 г. (аналог).2. RF patent for the invention No. 2473150 "High-power microwave LDMOS transistor and method for its manufacture", priority of the invention on August 17, 2011 (analog).
3. S.J.C.H. Theeuwen, H. Mollee «LDMOSTransistorsinPowerMicrowaveApplications», NXPSemiconductors, Gerstweg, 2,6534АЕ, Nijmegen, TheNetherlandssteven, [email protected], [email protected] (аналог).3. S.J.C.H. Theeuwen, H. Mollee "LDMOSTransistorsinPowerMicrowaveApplications", NXPSemiconductors, Gerstweg, 2.6534AE, Nijmegen, TheNetherlandssteven, [email protected], [email protected] (analogue).
4. Патент РФ на изобретение №2535283 «Способ изготовления мощных кремниевых СВЧ LDMOS транзисторов», приоритет изобретения 26 июня 2013 г. (прототип).4. RF patent for the invention No. 2535283 "Method for the manufacture of high-power silicon microwave LDMOS transistors", the priority of the invention June 26, 2013 (prototype).
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016112149A RU2639579C2 (en) | 2016-03-31 | 2016-03-31 | Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016112149A RU2639579C2 (en) | 2016-03-31 | 2016-03-31 | Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2016112149A RU2016112149A (en) | 2017-10-05 |
RU2639579C2 true RU2639579C2 (en) | 2017-12-21 |
Family
ID=60047941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2016112149A RU2639579C2 (en) | 2016-03-31 | 2016-03-31 | Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2639579C2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10424647B2 (en) | 2017-10-19 | 2019-09-24 | Texas Instruments Incorporated | Transistors having gates with a lift-up region |
RU2819581C1 (en) * | 2024-02-01 | 2024-05-21 | Акционерное общество "Научно-исследовательский институт электронной техники" (АО "НИИЭТ") | Method of making microwave ldmos-transistor crystals with multilayer drift drain region |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6468870B1 (en) * | 2000-12-26 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a LDMOS transistor |
US6727127B1 (en) * | 2002-11-21 | 2004-04-27 | Cree, Inc. | Laterally diffused MOS transistor (LDMOS) and method of making same |
RU2364984C1 (en) * | 2008-03-04 | 2009-08-20 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf powerful field ldmos transistors |
RU2439744C1 (en) * | 2010-07-22 | 2012-01-10 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf ldmos transistors |
RU2473150C1 (en) * | 2011-08-17 | 2013-01-20 | Федеральное Государственное Унитарное Предриятие "Научно-Производственное Предприятие "Пульсар" | Powerful microwave ldmos transistor and method of its manufacturing |
RU2498448C1 (en) * | 2012-05-14 | 2013-11-10 | Открытое акционерное общество "Научно-производственное предприятие "Пульсар"" (ОАО "НПП "Пульсар") | Manufacturing method of shf ldmos transistors |
RU2515124C1 (en) * | 2012-11-13 | 2014-05-10 | Открытое акционерное общество "Научно-производственное предприятие "Пульсар" (ОАО "НПП "Пульсар") | Method of making transistor microwave ldmos structure |
RU2535283C1 (en) * | 2013-06-26 | 2014-12-10 | Открытое акционерное общество "Научно-производственное предприятие "Пульсар" | Manufacturing method of high-power shf ldmos transistors |
-
2016
- 2016-03-31 RU RU2016112149A patent/RU2639579C2/en active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6468870B1 (en) * | 2000-12-26 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a LDMOS transistor |
US6727127B1 (en) * | 2002-11-21 | 2004-04-27 | Cree, Inc. | Laterally diffused MOS transistor (LDMOS) and method of making same |
RU2364984C1 (en) * | 2008-03-04 | 2009-08-20 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf powerful field ldmos transistors |
RU2439744C1 (en) * | 2010-07-22 | 2012-01-10 | Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" | Manufacturing method of shf ldmos transistors |
RU2473150C1 (en) * | 2011-08-17 | 2013-01-20 | Федеральное Государственное Унитарное Предриятие "Научно-Производственное Предприятие "Пульсар" | Powerful microwave ldmos transistor and method of its manufacturing |
RU2498448C1 (en) * | 2012-05-14 | 2013-11-10 | Открытое акционерное общество "Научно-производственное предприятие "Пульсар"" (ОАО "НПП "Пульсар") | Manufacturing method of shf ldmos transistors |
RU2515124C1 (en) * | 2012-11-13 | 2014-05-10 | Открытое акционерное общество "Научно-производственное предприятие "Пульсар" (ОАО "НПП "Пульсар") | Method of making transistor microwave ldmos structure |
RU2535283C1 (en) * | 2013-06-26 | 2014-12-10 | Открытое акционерное общество "Научно-производственное предприятие "Пульсар" | Manufacturing method of high-power shf ldmos transistors |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10424647B2 (en) | 2017-10-19 | 2019-09-24 | Texas Instruments Incorporated | Transistors having gates with a lift-up region |
US10998409B2 (en) | 2017-10-19 | 2021-05-04 | Texas Instruments Incorporated | Transistors having gates with a lift-up region |
RU2819581C1 (en) * | 2024-02-01 | 2024-05-21 | Акционерное общество "Научно-исследовательский институт электронной техники" (АО "НИИЭТ") | Method of making microwave ldmos-transistor crystals with multilayer drift drain region |
Also Published As
Publication number | Publication date |
---|---|
RU2016112149A (en) | 2017-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103329256B (en) | There is the semiconductor device of rear surface isolation | |
TW477026B (en) | Trench structure substantially filled with high-conductivity material | |
US20100163888A1 (en) | Manufacturing process of a power electronic device integrated in a semiconductor substrate with wide band gap and electronic device thus obtained | |
DE112009005069B4 (en) | POWER SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING A POWER SEMICONDUCTOR DEVICE | |
DE102014101261B4 (en) | Power transistor arrangement and method for its production | |
DE102017108047A1 (en) | SEMICONDUCTOR DEVICE WITH STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE | |
DE102013107379A1 (en) | Integrated semiconductor device and bridge circuit with the integrated semiconductor device | |
US11881512B2 (en) | Method of manufacturing semiconductor device with silicon carbide body | |
CN113035701A (en) | Grid resistance adjustable super junction power device and manufacturing method thereof | |
WO1982001788A1 (en) | Static induction thyristor | |
RU2639579C2 (en) | Method of manufacturing of powerful silicon shf ldmos transistors with modernized gate node of elementary cells | |
RU2498448C1 (en) | Manufacturing method of shf ldmos transistors | |
RU2473150C1 (en) | Powerful microwave ldmos transistor and method of its manufacturing | |
CN102088020A (en) | Device with schottky diode integrated in power metal oxide semiconductor (MOS) transistor and manufacturing method thereof | |
RU2535283C1 (en) | Manufacturing method of high-power shf ldmos transistors | |
WO2017001082A1 (en) | Transistor having high electron mobility | |
RU2439744C1 (en) | Manufacturing method of shf ldmos transistors | |
RU2515124C1 (en) | Method of making transistor microwave ldmos structure | |
DE112014006726T5 (en) | Semiconductor device, power module, power conversion device, vehicle and rail vehicle | |
WO2023082657A1 (en) | Method for preparing sic mosfet device | |
CN207602570U (en) | Semiconductor device structure | |
DE102015121852A1 (en) | Power FET with reduced gate resistance | |
CN109427881A (en) | Trench gate mosfet and manufacturing method with shield grid | |
RU2361318C2 (en) | Method of making power insulated-gate field-effect transistors | |
JP6845200B2 (en) | Load terminal of power semiconductor element |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
HZ9A | Changing address for correspondence with an applicant |