RU2568385C1 - k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" - Google Patents
k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" Download PDFInfo
- Publication number
- RU2568385C1 RU2568385C1 RU2014130967/08A RU2014130967A RU2568385C1 RU 2568385 C1 RU2568385 C1 RU 2568385C1 RU 2014130967/08 A RU2014130967/08 A RU 2014130967/08A RU 2014130967 A RU2014130967 A RU 2014130967A RU 2568385 C1 RU2568385 C1 RU 2568385C1
- Authority
- RU
- Russia
- Prior art keywords
- current mirror
- output
- current
- input
- power supply
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации. Техническим результатом является повышение быстродействия устройств преобразования информации. k-значный логический элемент «максимум» содержит первый (1) и второй (2) логические входы устройства, выход (3) устройства, первый (4) вспомогательный транзистор, первый (5) источник напряжения смещения, второй (6) вспомогательный транзистор другого типа проводимости, второй (7) источник напряжения смещения, первое (8) токовое зеркало, первую (9) шину источника питания, второе (10) токовое зеркало, третье (11) токовое зеркало, вторую (12) шину источника питания, четвертое (13) токовое зеркало, первый (14) выход, второй (15) токовый выход. 5 ил.
Description
Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации и т.п.
В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14, 18, 19]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9, 18, 19], реализующих функцию логической обработки входных токовых переменных.
В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патентной заявке US 2004/227477, структура которого присутствует во многих других патентах [1-14, 18, 19], в т.ч. JP 2004/328427. Он содержит первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала.
Существенный недостаток известного устройства состоит в том, что он не реализует функцию «максимум» двух многозначных входных переменных (x1, x2), соответствующих многоуровневым значениям входных токов I1, I2. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.
Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего реализацию функции «максимум» двух многозначных переменных (x1, x2), в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].
Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала, предусмотрены новые элементы и связи - выход второго 10 токового зеркала соединен со входом третьего 11 токового зеркала, первый 14 выход которого подключен к выходу 3 устройства, а второй 14 токовый выход третьего 11 токового зеркала соединен с объединенными эмиттерами первого 4 и второго 6 вспомогательных транзисторов.
Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.
На чертеже фиг. 3 представлена принципиальная схема заявляемого устройства фиг. 2 в среде компьютерного моделирования МС9.
На чертеже фиг. 4 приведены временные диаграммы работы заявляемого устройства фиг. 3 для двоичных входных сигналов x1, x2.
На чертеже фиг. 5 представлены временные диаграммы работы заявляемого устройства фиг. 3 для троичных входных сигналов x1, x2.
k-значный логический элемент «максимум» фиг. 2 содержит первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала. Выход второго 10 токового зеркала соединен со входом третьего 11 токового зеркала, первый 14 выход которого подключен к выходу 3 устройства, а второй 14 токовый выход третьего 11 токового зеркала соединен с объединенными эмиттерами первого 4 и второго 6 вспомогательных транзисторов.
Рассмотрим работу устройства фиг. 2, которое выполняет логическую операцию определения максимума двух входных логических переменных, описываемую выражением
где символом обозначена операция усеченной разности: 
Как следует из приведенной таблицы, она совпадает по значениям с известной функцией max(x1,x2) трехзначной логики.
Выходной сигнал устройства является суммой двух слагаемых, первое из которых представляет собой сигнал входной переменной x1, а второе - сигнал усеченной разности входных переменных.
Входные сигналы x1 и x2 поступают на входы 1 и 2 схемы в виде квантов втекающего тока (т.е. в виде -x1 и -x2). С помощью первого 8 и второго 10 токовых зеркал они преобразуются в кванты вытекающего тока (т.е. в x1 и x2).
Сигнал x1 поступает на вход третьего токового зеркала 11, где снова преобразуется в квант вытекающего тока (т.е. в -x1) для обеспечения соответствия направления тока выполняемым операциям при монтажном объединении выходов токовых зеркал.
Слагаемое в круглых скобках выражения (1) реализуется следующим образом. Из кванта вытекающего тока x2 с выхода первого токового зеркала 8 вычитается квант втекающего тока x1 с выхода 15 третьего токового зеркала 11 путем монтажного соединения указанных выходов.
Разностный сигнал x2-x1 подается на объединенные эмиттеры транзисторов 3 и 6, режимы работы которых задаются источниками напряжения смещения 5 и 7 (Ec5 и Ec7). При (x2-x1)>0 транзистор 4 закрыт, а транзистор 6 открыт, при (x2-x1)≤0 транзистор 4 открыт, а транзистор 6 закрыт.
В первом случае квант вытекающей разности токов с коллектора транзистора 6 поступает на вход четвертого токового зеркала 13, с выхода которого он подается в выходную цепь схемы.
Во втором случае транзистор 6 закрыт и выходной ток четвертого токового зеркала 13 равен нулю.
К выходному сигналу четвертого токового зеркала 13 путем подсоединения выхода 15 третьего токового зеркала 11 добавляется сигнал -x1, тем самым формируется сигнал -x1-(x2÷x1)=-[x1+(x2÷x1)], реализующий выражение (1) в виде кванта втекающего тока.
Резистор 16 является вспомогательным и служит для определения наличия тока в выходной цепи. Он используется только в процессе экспериментальных исследований схемы.
Как видно из приведенного описания реализация логической функции max(x1,x2) в схеме фиг. 2 производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).
Показанные на чертеже фиг. 4 и фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.
Таким образом, рассмотренное схемотехническое решение k-значного логического элемента «максимум» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 8.159.304, fig. 5
2. Патент US №5.977.829, fig. 1
3. Патент US №5.789.982, fig. 2
4. Патент US №5.140.282
5. Патент US №6.624.701, fig. 4
6. Патент US №6.529.078
7. Патент US №5.734.294
8. Патент US №5.557.220
9. Патент US №6.624.701
10. Патент RU №2319296
11. Патент RU №2436224
12. Патент RU №2319296
13. Патент RU №2321157
14. Патент RU №2383099
15. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.
16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.
17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.
18. Патент US 6.556.075 fig. 2
19. Патент US 6.556.075 fig. 6.
Claims (1)
- k-значный логический элемент «максимум», содержащий первый (1) и второй (2) логические входы устройства, выход (3) устройства, первый (4) вспомогательный транзистор, база которого подключена к первому (5) источнику напряжения смещения, второй (6) вспомогательный транзистор другого типа проводимости, база которого подключена ко второму (7) источнику напряжения смещения, причем эмиттеры первого (4) и второго (6) вспомогательных транзисторов объединены и подключены к токовому выходу первого (8) токового зеркала, согласованного с первой (9) шиной источника питания, второе (10) токовое зеркало, согласованное с первой (9) шиной источника питания, третье (11) токовое зеркало, согласованное со второй (12) шиной источника питания, четвертое (13) токовое зеркало, согласованное со второй (12) шиной источника питания, вход четвертого (13) токового зеркала соединен с коллектором второго (6) вспомогательного транзистора, а токовый выход связан с выходом (3) устройства, коллектор первого (3) вспомогательного транзистора связан с первой (9) шиной источника питания, причем первый (1) логический вход устройства связан со входом второго (10) токового зеркала, а второй (2) логический вход устройства соединен со входом первого (8) токового зеркала, отличающийся тем, что выход второго (10) токового зеркала соединен со входом третьего (11) токового зеркала, первый (14) выход которого подключен к выходу (3) устройства, а второй (15) токовый выход третьего (11) токового зеркала соединен с объединенными эмиттерами первого (4) и второго (6) вспомогательных транзисторов.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014130967/08A RU2568385C1 (ru) | 2014-07-25 | 2014-07-25 | k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014130967/08A RU2568385C1 (ru) | 2014-07-25 | 2014-07-25 | k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2568385C1 true RU2568385C1 (ru) | 2015-11-20 |
Family
ID=54597946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014130967/08A RU2568385C1 (ru) | 2014-07-25 | 2014-07-25 | k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2568385C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2640740C1 (ru) * | 2017-04-05 | 2018-01-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый элемент ограничения многозначной выходной логической переменной |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1126172A1 (ru) * | 1983-01-12 | 1988-04-23 | Физико-механический институт им.Г.В.Карпенко | Многовходовый многозначный логический элемент максимум |
| RU2079970C1 (ru) * | 1994-04-15 | 1997-05-20 | Оренбургский политехнический институт | М-значный логический элемент |
| US20040227477A1 (en) * | 2003-04-25 | 2004-11-18 | Rohm Co., Ltd. | Differential current output unit |
| US8159404B2 (en) * | 2006-12-12 | 2012-04-17 | Nippon Antena Kabushiki Kaisha | Multiple frequency antenna |
-
2014
- 2014-07-25 RU RU2014130967/08A patent/RU2568385C1/ru not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1126172A1 (ru) * | 1983-01-12 | 1988-04-23 | Физико-механический институт им.Г.В.Карпенко | Многовходовый многозначный логический элемент максимум |
| RU2079970C1 (ru) * | 1994-04-15 | 1997-05-20 | Оренбургский политехнический институт | М-значный логический элемент |
| US20040227477A1 (en) * | 2003-04-25 | 2004-11-18 | Rohm Co., Ltd. | Differential current output unit |
| US8159404B2 (en) * | 2006-12-12 | 2012-04-17 | Nippon Antena Kabushiki Kaisha | Multiple frequency antenna |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2640740C1 (ru) * | 2017-04-05 | 2018-01-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый элемент ограничения многозначной выходной логической переменной |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2615069C1 (ru) | Rs-триггер | |
| CN106815636B (zh) | 一种基于忆阻器的神经元电路 | |
| RU2549142C1 (ru) | Логический элемент сравнения на равенство двух многозначных переменных | |
| RU2553071C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2506696C1 (ru) | Мажоритарный элемент с многозначным внутренним представлением сигналов | |
| RU2547233C1 (ru) | Логический элемент нестрогого сравнения на неравенство двух многозначных переменных | |
| RU2506695C1 (ru) | Логический элемент "исключающее или" с многозначным внутренним представлением сигналов | |
| RU2547225C1 (ru) | Многозначный логический элемент циклического сдвига | |
| RU2568385C1 (ru) | k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" | |
| RU2554557C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2712412C1 (ru) | Токовый пороговый логический элемент "равнозначность" | |
| RU2546078C1 (ru) | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k | |
| RU2604682C1 (ru) | Rs-триггер | |
| RU2546085C1 (ru) | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ СРАВНЕНИЯ k-ЗНАЧНОЙ ПЕРЕМЕННОЙ С ПОРОГОВЫМ ЗНАЧЕНИЕМ | |
| RU2553070C1 (ru) | K-значный логический элемент "минимум" | |
| Prokopenko et al. | The linear concept of logical synthesis of digital IP-modules of control and communication systems | |
| RU2504074C1 (ru) | Одноразрядный полный сумматор с многозначным внутренним представлением сигналов | |
| RU2513717C1 (ru) | Логический элемент "2-и" с многозначным внутренним представлением сигналов | |
| RU2693590C1 (ru) | Токовый пороговый логический элемент обратного циклического сдвига | |
| RU2701108C1 (ru) | Токовый пороговый логический элемент "неравнозначность" | |
| RU2514789C1 (ru) | Rs-триггер с многозначным внутренним представлением сигналов | |
| RU2679186C1 (ru) | Преобразователь уровня напряжения | |
| RU2549144C1 (ru) | К-значный логический элемент "максимум" | |
| RU2546082C1 (ru) | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k | |
| RU2695979C1 (ru) | Двоичный токовый пороговый rs-триггер |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160726 |