RU2475811C1 - Full adder - Google Patents
Full adder Download PDFInfo
- Publication number
- RU2475811C1 RU2475811C1 RU2011145729/08A RU2011145729A RU2475811C1 RU 2475811 C1 RU2475811 C1 RU 2475811C1 RU 2011145729/08 A RU2011145729/08 A RU 2011145729/08A RU 2011145729 A RU2011145729 A RU 2011145729A RU 2475811 C1 RU2475811 C1 RU 2475811C1
- Authority
- RU
- Russia
- Prior art keywords
- transistors
- input
- output
- inverter
- type
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.The present invention relates to computer technology and can be used in the construction of multi-bit high-speed adders and ALU.
Известен полный сумматор [Hubert Kaeslin, «Digital Integrated Circuit Design. From VLSI Architectures to CMOS Fabrication», Cambridge University Press, New York, 2008. p.408, Fig.8.18 (с) (в тексте: Mirror adder (зеркальный сумматор)).The full adder is known [Hubert Kaeslin, Digital Integrated Circuit Design. From VLSI Architectures to CMOS Fabrication ”, Cambridge University Press, New York, 2008. p.408, Fig. 8.18 (c) (in the text: Mirror adder (mirror adder)).
Недостатком известного полного сумматора является низкое быстродействие формирования сигнала переноса. В указанном полном сумматоре вход переноса CIN соединен с затворами трех комплементарных пар транзисторов, которые вносят основной вклад в величину паразитной входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса СIN, то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса СIN, и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и, соответственно, выходного сигнала первого инвертора. Таким образом, повышенная величина значения паразитной входной емкости приводит к увеличению задержки формирования сигнала переноса на выходе СOUT.A disadvantage of the known full adder is the low speed of the formation of the transfer signal. In the indicated full adder, the transfer input C IN is connected to the gates of three complementary pairs of transistors, which make the main contribution to the value of the parasitic input capacitance at this input. Since the input capacitance is a capacitive load for the transfer signal C IN , its value directly affects the switching duration of the transistors connected to the transfer input C IN , and this ceteris paribus is directly proportional to the value of this capacitance and, therefore, the value the time of formation of the input and, accordingly, the output signal of the first inverter. Thus, the increased value of the parasitic input capacitance leads to an increase in the delay in the formation of the transfer signal at the output OUT .
Кроме того, известен полный сумматор [Шубин В.В., патент на изобретение РФ №2380739, G06F 7/50, Сумматор, ФГУ ФИПС, бюллетень №3, 27.01.2010 г.] (в тексте: сумматор), являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы Р-типа с первого по двенадцатый и N-типа с тринадцатого по двадцать четвертый, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса СIN, соединенный с затворами третьего, двенадцатого, тринадцатого и двадцать второго транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором восьмого транзистора, и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором двадцать первого транзистора, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, стоки шестого и седьмого - с истоком девятого, сток десятого - с истоком одиннадцатого, стоки восьмого и одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого и двадцатого - с истоком восемнадцатого, сток двадцать четвертого - с истоком двадцать третьего, стоки двадцать первого и двадцать третьего - с истоком двадцать второго, стоки третьего, пятого, тринадцатого и шестнадцатого - с затворами девятого и восемнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса СOUT, и стоки девятого, двенадцатого, восемнадцатого и двадцать второго транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S.In addition, the full adder is known [Shubin VV, patent for the invention of the Russian Federation No. 2380739, G06F 7/50, Adder, Federal State Institution FIPS, Bulletin No. 3, 01/27/2010] (in the text: adder), which is the prototype of the proposed of the invention and comprising P-type field transistors from the first to the twelfth and N-type from the thirteenth to the twenty-fourth, the input of the term A connected to the gates of the first, fifth, sixth, tenth, fourteenth, sixteenth, nineteenth and twenty-fourth transistors, the input of the term B connected to the gates of the second, fourth, seventh, o of the eleventh, fifteenth, seventeenth, twentieth and twenty-third transistors, a transfer input C IN connected to the gates of the third, twelfth, thirteenth and twenty-second transistors, a high voltage level power output connected to the sources of the first, second, fourth, sixth, seventh, eighth and a tenth of transistors, a low voltage power output connected to the sources of the fourteenth, fifteenth, seventeenth, nineteenth, twentieth, twenty first and twenty fourth transistors, two an AND input gate AND-NOT, the first and second inputs of which are connected to the inputs of the terms, respectively, A and B, and the output - with the gate of the eighth transistor, and a two-input logic gate OR-NOT, the first and second inputs of which are connected to the inputs of the terms, respectively , A and B, and the output is with the gate of the twenty-first transistor, and the drains of the first and second transistors are connected to the source of the third, the drain of the fourth to the source of the fifth, the drains of the sixth and seventh to the source of the ninth, the drain of the tenth to the source of the eleventh, the drains of eight the eleventh and eleventh with the source of the twelfth, the fourteenth and fifteenth drains - with the source of the thirteenth, the seventeenth stock - with the source of the sixteenth, the drains of the nineteenth and twentieth - with the source of the eighteenth, the stock of the twenty-fourth - with the source of the twenty-third, the drains of the twenty-first and twenty-third - with the source of the twenty-second, third drains, the fifth, thirteenth and sixteenth - the gate electrodes of the ninth and eighteenth transistors and the input of the first inverter, whose output is the output carry signal C OUT, and the drains of the ninth second, twelfth, eighteenth and twenty-second transistors - to the input of the second inverter, whose output is the output of summing the result S.
Недостатком известного полного сумматора является то, что он содержит большое количество элементов и требует большого количества коммутационных связей. Так как надежность любого физического объекта не может быть абсолютной и прямо зависит от количества компонентов в его составе и количества связей, соединяющих эти компоненты, то использование при создании любого устройства большего количества компонентов и связей между ними снижает надежность работы этого устройства.A disadvantage of the known full adder is that it contains a large number of elements and requires a large number of switching connections. Since the reliability of any physical object cannot be absolute and directly depends on the number of components in its composition and the number of connections connecting these components, the use of more components and connections between them when creating any device reduces the reliability of this device.
Кроме того, использование большего количества компонентов и связей при создании устройства приводит к увеличению его массогабаритных показателей, в данном случае полного сумматора.In addition, the use of a larger number of components and relationships when creating a device leads to an increase in its overall dimensions, in this case, a full adder.
Задачей предлагаемого изобретения является повышение надежности полного сумматора и снижение его массогабаритных показателей.The task of the invention is to increase the reliability of the full adder and reduce its overall dimensions.
Поставленная задача достигается тем, что в полный сумматор, содержащий полевые транзисторы Р-типа с первого по восьмой и N-типа с девятого по шестнадцатый, вход слагаемого А, соединенный с затворами первого, пятого, десятого и двенадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, одиннадцатого и тринадцатого транзисторов, вход переноса СIN, соединенный с затворами третьего, восьмого, девятого и шестнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго и четвертого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками десятого, одиннадцатого и тринадцатого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, сток шестого - с истоком седьмого, стоки десятого и одиннадцатого - с истоком девятого, сток тринадцатого - с истоком двенадцатого, сток пятнадцатого - с истоком четырнадцатого, стоки третьего, пятого, девятого и двенадцатого - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса СOUT, а стоки седьмого, восьмого, четырнадцатого и шестнадцатого - с входом второго инвертора, выход которого является выходом результата сложения S, введены третий инвертор, выход которого соединен с затвором шестого и истоками восьмого и пятнадцатого транзисторов и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором пятнадцатого и истоками шестого и шестнадцатого транзисторов и входом третьего инвертора.The problem is achieved in that in a full adder containing P-type field-effect transistors from the first to the eighth and N-type from the ninth to the sixteenth, the input of the term A connected to the gates of the first, fifth, tenth and twelfth transistors, the input of the term B connected the gate electrodes of the second, fourth, eleventh and thirteenth transistors, C IN transfer input coupled to the gates of the third, eighth, ninth and sixteenth transistors, a high-level output voltage, connected to the sources of the first vtorog and the fourth transistor, a low-voltage power output connected to the sources of the tenth, eleventh and thirteenth transistors, the drains of the first and second transistors connected to the source of the third, the drain of the fourth to the source of the fifth, the drain of the sixth to the source of the seventh, the drains of the tenth and eleventh with the source of the ninth, the drain of the thirteenth - with the source of the twelfth, the drain of the fifteenth - with the source of the fourteenth, the drains of the third, fifth, ninth and twelfth - with the gates of the seventh and fourteenth transistors and the input ne Vågå inverter, whose output is the output signal is transferred from the OUT, and the drains of the seventh, eighth, fourteenth and sixteenth - to the input of the second inverter, whose output is the output of the addition result S, the third inverter is introduced, whose output is connected to the gate of the sixth and the sources of the eighth and fifteenth transistors and two-input logic element EXCLUSIVE-OR, the first and second inputs of which are connected to the inputs of the terms, respectively, A and B, and the output - with the gate of the fifteenth and the sources of the sixth and sixteenth trans Hur and the input of the third inverter.
Таким образом, в предлагаемом полном сумматоре по сравнению с прототипом отсутствуют транзисторы: седьмой, восьмой, десятый, одиннадцатый, двадцатый, двадцать первый, двадцать третий и двадцать четвертый, а значит и все связи, которые использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность полного сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.Thus, in the proposed full adder, in comparison with the prototype, there are no transistors: seventh, eighth, tenth, eleventh, twentieth, twenty first, twenty third and twenty fourth, and therefore all the connections that were used to connect the terminals of these transistors, which allows to increase the reliability of the full adder and reduce its overall dimensions, while maintaining the speed achieved by the prototype.
На чертеже приведена схема предлагаемого полного сумматора.The drawing shows a diagram of the proposed full adder.
Предлагаемый полный сумматор содержит: полевые транзисторы Р-типа с первого 1 по восьмой 8 и N-типа с девятого 9 по шестнадцатый 16, первый инвертор 17, вход которого соединен со стоками транзисторов 3, 5, 9, 12 и затворами транзисторов 7 и 14, а выход является выходом сигнала переноса СOUT, второй инвертор 18, вход которого соединен со стоками транзисторов 7, 8, 14 и 16, а выход является выходом сигнала результата сложения S, третий инвертор 19, выход которого соединен с затвором шестого 6 и истоками восьмого 8 и пятнадцатого 15 транзистров, а вход - с выходом двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20 и затвором пятнадцатого 15 и истоками шестого 6 и шестнадцатого 16 транзисторов, вход слагаемого А, соединенный с затворами первого 1, пятого 5, десятого 10 и двенадцатого 12 транзисторов и первым входом двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, вход слагаемого В, соединенный с затворами второго 2, четвертого 4, одиннадцатого 11 и тринадцатого 13 транзисторов и вторым входом двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, вывод питания высокого уровня напряжения 21, соединенный с истоками первого 1, второго 2 и четвертого 4 транзисторов, вывод питания низкого уровня напряжения 22, соединенный с истоками десятого 10, одиннадцатого 11 и тринадцатого 13 транзистров, причем стоки первого 1 и второго 2 транзисторов соединены с истоком третьего 3, сток четвертого 4 - с истоком пятого 5, сток шестого 6 - с истоком седьмого 7, стоки десятого 10 и одиннадцатого 11 - с истоком девятого 9, сток тринадцатого 13 - с истоком двенадцатого 12 и сток пятнадцатого 15 транзистора - с истоком четырнадцатого 14.The proposed complete adder contains: P-type field-effect transistors from the first 1 to the eighth 8 and N-type field transistors from the ninth to the sixteenth 16, the first inverter 17, the input of which is connected to the drains of the transistors 3, 5, 9, 12 and the gates of the transistors 7 and 14 and the output is the output of the transfer signal C OUT , the second inverter 18, the input of which is connected to the drains of the transistors 7, 8, 14 and 16, and the output is the output of the signal of the result of addition S, the third inverter 19, the output of which is connected to the gate of the sixth 6 and the sources 8th and 15th of 15 transistors, and the input - with the output of two of the input logic element EXCLUSIVE-OR 20 and the gate of the fifteenth 15 and the sources of the sixth 6 and sixteenth 16 transistors, the input of the term A connected to the gates of the first 1, fifth 5, tenth 10 and twelfth 12 transistors and the first input of the two-input logic element EXCLUSIVE-OR 20, the input of the term B connected to the gates of the second 2, fourth 4, eleventh 11 and thirteenth 13 transistors and the second input of the two-input logic element EXCLUSIVE-OR 20, high voltage level power output 21, connected to the sources of the first 1, second 2, and fourth 4 transistors, a low voltage output 22 connected to the sources of the tenth 10, eleventh 11, and thirteenth 13 transistors, and the drains of the first 1 and second 2 transistors are connected to the source of the third 3, the drain of the fourth 4 - the source of the fifth 5, the drain of the sixth 6 - with the source of the seventh 7, the drains of the tenth 10 and the eleventh 11 - with the source of the ninth 9, the drain of the thirteenth 13 - with the source of the twelfth 12 and the drain of the fifteenth 15 of the transistor - with the source of the fourteenth 14.
Допускается произвольное выполнение логических элементов первого, второго и третьего инверторов и двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ, реализующих соответствующую функцию.Arbitrary execution of logic elements of the first, second and third inverters and two-input logic element EXCLUSIVE-OR, implementing the corresponding function is allowed.
Предлагаемый полный сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.The proposed full adder is a combinational type logic circuit and operates as follows.
На входы слагаемых А и В поступают значения сигналов, требующих сложения, а на вход переноса СIN - значение сигнала переноса.The inputs of the terms A and B receive the values of signals that require addition, and the input of the transfer С IN - the value of the transfer signal.
В результате действия сигналов поступающих на входы полного сумматора СIN, А и В, на его выходах СOUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.As a result of the action of the signals arriving at the inputs of the full adder C IN , A and B, the values of the signals corresponding to the following truth table should appear at its outputs C OUT and S.
В комбинациях №№1-4 на вход переноса СIN и на затворы подключенных к нему транзисторов 3, 8, 9 и 16 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности полного сумматора. Поэтому транзисторы Р-типа 3 и 8 - открываются, a N-типа 9 и 16 - закрываются.In combinations No. 1-4, the low-voltage voltage is supplied to the transfer input C IN and to the gates of the transistors 3, 8, 9 and 16 connected to it, which corresponds to the value “0” of the truth table of the total adder. Therefore, P-type transistors 3 and 8 - open, and N-type 9 and 16 - close.
Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам - открываются и N-типа 10-13 - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня, соответствующее значению «0» таблицы истинности полного сумматора, которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 1-5 с вывода питания высокого уровня напряжения 21 и через открытый транзистор 8 с выхода третьего инвертора 19 на затворы транзисторов 7, 14 и на входы первого 17 и второго 18 инверторов поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на входы первого 17 и второго 18 инверторов поступает напряжение высокого уровня - «1», то на их выходах, соответственно, СOUT и S формируются напряжения, инверсные относительно входных, низкого уровня - «0».If, at the same time, low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 1, 2, 4, and 5 connected by their gates to these inputs open and N-types 10-13 close, and the output of the two-input logic of the element EXCLUSIVE-OR 20, in accordance with the function performed by it, a low level voltage is generated corresponding to the value “0” of the truth table of the total adder, which is supplied to the gate of transistor 15, the sources of transistors 6 and 16 and the input of the third inverter 19. Therefore, the transistor N- type 15 - closes, and on the output of the third inverter 19 is formed, inverse with respect to the input, a high level voltage - "1", which is supplied to the gate of the transistor 6 and the sources of the transistors 8 and 15, as a result of which the P-type transistor 6 closes. Through the open transistors 1-5 from the output of the high voltage level power supply 21 and through the open transistor 8 from the output of the third inverter 19, the high level voltage “1”, which closes the transistor, goes to the gates of the transistors 7, 14 and to the inputs of the first 17 and second 18 inverters P-type 7 and opens the transistor N-type 14. Since the inputs of the first 17 and second 18 inverters receive a high level voltage of "1", then at their outputs, respectively, C OUT and S form voltages that are inverse to the input, low level - "0".
Если же на вход слагаемого А(В) поступает напряжение низкого уровня («0»), а на вход слагаемого В(А) - высокого («1»), то транзисторы Р-типа 1(2), 5(4) и N-типа 11(10), 13(12), подключенные своими затворами к этим входам - открываются, Р-типа 2(1), 4(5) и N-типа 10(11), 12(13) - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня, которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 открывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение низкого уровня - «0», которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - открывается. Через открытые транзисторы 1(2) и 3 с вывода питания высокого уровня напряжения 21 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение высокого уровня - «1». Поэтому транзистор Р-типа 7 закрывается, а транзистор N-типа 14 - открывается. Так как на вход первого инвертора 17 поступает напряжение высокого уровня - «1», то на его выходе СOUT формируется, инверсное относительно входного, напряжение низкого уровня - «0». Одновременно с выхода третьего инвертора 20, через открытые транзисторы N-типа 14 и 15 на вход второго инвертора 18 поступает напряжения низкого уровня - «0», которое инвертируется на его выходе S в напряжение высокого уровня - «1». При этом вход первого инвертора 17 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 9 и 12(13), а вход второго 18 - от напряжения высокого уровня закрытыми транзисторами Р-типа 7 и N-типа 16. Таким образом, реализуется комбинация №2(№3) таблицы истинности полного сумматора.If the input of the term A (B) receives low voltage ("0"), and the input of the term B (A) high ("1"), then P-type transistors 1 (2), 5 (4) and N-type 11 (10), 13 (12), connected by their gates to these inputs - open, P-type 2 (1), 4 (5) and N-type 10 (11), 12 (13) - close, and at the output of the two-input logic element EXCLUSIVE-OR 20, in accordance with the function performed by it, a high level voltage is generated, which is supplied to the gate of transistor 15, the sources of transistors 6 and 16 and the input of the third inverter 19. Therefore, the N-type transistor 15 opens, and and the output of the third inverter 19 is formed, inverted relative to the input, a low-level voltage - "0" is supplied to the gate of the transistor 6 and the sources of the transistors 8 and 15, whereby the P-type transistor 6 - opens. Through the open transistors 1 (2) and 3 from the output of the power supply of a high voltage level 21, the gates of the transistors 7 and 14 and the input of the first inverter 17 receive a high level voltage - "1". Therefore, the P-type transistor 7 is closed, and the N-type transistor 14 is opened. Since the input of the first inverter 17 receives a high level voltage - "1", then at its output C OUT is formed, inverse relative to the input, the low level voltage is "0". Simultaneously with the output of the third inverter 20, through the open N-type transistors 14 and 15, the input of the second inverter 18 receives a low level voltage - "0", which is inverted at its output S to a high level voltage - "1". In this case, the input of the first inverter 17 remains isolated from the low level voltage by closed N-type transistors 9 and 12 (13), and the input of the second 18 from the high level voltage by closed P-type transistors 7 and N-type 16. Thus, the combination No. 2 (No. 3) truth tables of the full adder.
В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы Р-типа 1, 2, 4, 5, подключенные своими затворами к этим входам - закрываются, N-типа 10-13 - открываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 20. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 20 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 12 и 13 с вывода питания низкого уровня напряжения 22 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение низкого уровня - «0». Поэтому транзистор Р-типа 7 открывается, N-типа 14 - закрывается. Так как на вход первого инвертора 17 поступает напряжение низкого уровня - «0», то на его выходе СOUT формируется, инверсное относительно входного, напряжение высокого уровня - «1». Одновременно с выхода третьего инвертора 20 через открытый транзистор Р-типа 8 на вход второго инвертора 18 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется, инверсное относительно входного, напряжение низкого уровня - «0». При этом вход первого инвертора 17 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 1, 2, 4, 5 и второго инвертора 18 - от напряжения низкого уровня закрытыми транзисторами N-типа 16 и Р-типа 6. Таким образом, реализуется комбинация №4 таблицы истинности полного сумматора.In the case when a high level voltage “1” is applied to inputs A and B, P-type transistors 1, 2, 4, 5 connected by their gates to these inputs are closed, N-types 10-13 open, and on the output of the two-input logic element EXCLUSIVE-OR 20, in accordance with the function performed by it, a low level voltage “0” is generated, which is supplied to the gate of transistor 15, the sources of transistors 6 and 16 and the input of the third inverter 20. Therefore, the N-type transistor 15 - closes, and at the output of the third inverter 20 is formed, inverse with respect to the input first, high voltage level - "1" is supplied to the gate tranzistra sources of transistors 6 and 8 and 15, whereby the P-type transistor 6 - closes. Through open transistors 12 and 13 from the output of the low-voltage power supply 22 to the gates of the transistors 7 and 14 and to the input of the first inverter 17, the low-level voltage - "0". Therefore, the transistor P-type 7 opens, N-type 14 - closes. Since the input of the first inverter 17 receives a low level voltage - "0", then at its output C OUT is formed, inverse relative to the input, a high level voltage - "1". Simultaneously, the output of the third inverter 20 through an open transistor of the P-type 8 at the input of the second inverter 18 receives a high level voltage - "1". Therefore, at the output S of this inverter, a low level voltage, "0", is formed that is inverse to the input. The input of the first inverter 17 remains isolated from the high level by closed transistors of P-type 1, 2, 4, 5 and the second inverter 18 from the low voltage of the closed transistors from N-type 16 and P-type 6. Thus, the combination No. 4 of the truth table of the full adder.
В комбинациях №№5-8 на вход переноса СIN и на затворы подключенных к нему транзисторов 3, 8, 9 и 16 поступает напряжение высокого уровня - «1». Поэтому транзисторы Р-типа 3 и 8 - закрываются, а N-типа 9 и 16 - открываются.In combinations No. 5-8, a high level voltage “1” is applied to the transfer input C IN and to the gates of the transistors 3, 8, 9 and 16 connected to it. Therefore, P-type transistors 3 and 8 are closed, and N-types 9 and 16 are opened.
Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам - открываются и N-типа 10-13 - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 4, 5 с вывода питания высокого уровня напряжения 21 на затворы транзисторов 7, 14 и на вход первого инвертора 17 поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на вход первого инвертора 17 поступает напряжение высокого уровня - «1», то на его выходе СOUT формируется, инверсное относительно входного, напряжение низкого уровня - «0». Одновременно через открытый транзистор 16 с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20 на вход второго инвертора 18 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется, инверсное относительно входного, напряжение высокого уровня - «1». При этом вход первого инвертора 17 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 10-13, а вход второго инвертора 18 - от напряжения высокого уровня закрытыми транзисторами Р-типа 8 и N-типа 15. Таким образом, реализуется комбинация №5 таблицы истинности полного сумматора.If, at the same time, low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 1, 2, 4, and 5 connected by their gates to these inputs open and N-types 10-13 close, and the output of the two-input logic of the element EXCLUSIVE-OR 20, in accordance with the function performed by it, a low level voltage is formed - "0", which is supplied to the gate of the transistor 15, the sources of the transistors 6 and 16 and the input of the third inverter 19. Therefore, the N-type transistor 15 is closed, and at the output of the third inverter 19 is formed, the inverse relative of the input, the high level voltage - "1" is supplied to the gate tranzistra sources of transistors 6 and 8 and 15, whereby the P-type transistor 6 - closes. Through the open transistors 4, 5 from the output of the high-voltage supply 21 to the gates of the transistors 7, 14 and to the input of the first inverter 17, a high-level voltage “1” is received, which closes the P-type transistor 7 and opens the N-type transistor 14. So As the input of the first inverter 17 receives a high level voltage - "1", then at its output C OUT is formed, inverse with respect to the input, a low level voltage - "0". At the same time, through an open transistor 16 from the output of the two-input logic element EXCLUSIVE-OR 20, a low level voltage “0” is supplied to the input of the second inverter 18. Therefore, at the output S of this inverter, a high level voltage “1” is formed, inverse with respect to the input. In this case, the input of the first inverter 17 remains isolated from the low level by closed N-type transistors 10-13, and the input of the second inverter 18 from the high voltage by the closed transistors of P-type 8 and N-type 15. Thus, a combination of No. 5 truth tables of the full adder.
Если же на вход слагаемого А(В) поступает напряжение низкого уровня («0»), а на вход слагаемого В(А) - высокого («1»), то транзисторы Р-типа 1(2), 5(4) и N-типа 11(10), 13(12), подключенные своими затворами к этим входам - открываются, Р-типа 2(1), 4(5) и N-типа 10(11), 12(13) - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня, которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 открывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение низкого уровня - «0», которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - открывается. Через открытые транзисторы 9 и 11(10) с вывода питания низкого уровня напряжения 22 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение низкого уровня - «0». Поэтому транзистор Р-типа 7 открывается, транзистор N-типа 14 - закрывается. Так как на вход первого инвертора 17 поступает напряжение низкого уровня - «0», то на его выходе СOUT формируется, инверсное относительно входного, напряжение высокого уровня - «1». Одновременно с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, через открытые транзисторы Р-типа 6 и 7 на вход второго инвертора 18 поступает напряжения высокого уровня - «1», которое формирует на его выходе S, инверсное относительно входного, напряжение низкого уровня - «0». При этом вход первого инвертора 17 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 3 и 4(5), а вход второго 18 - от напряжения низкого уровня закрытыми транзисторами Р-типа 8 и N-типа 14. Таким образом, реализуется комбинация №6(№7) таблицы истинности полного сумматора.If the input of the term A (B) receives low voltage ("0"), and the input of the term B (A) high ("1"), then P-type transistors 1 (2), 5 (4) and N-type 11 (10), 13 (12), connected by their gates to these inputs - open, P-type 2 (1), 4 (5) and N-type 10 (11), 12 (13) - close, and at the output of the two-input logic element EXCLUSIVE-OR 20, in accordance with the function performed by it, a high level voltage is generated, which is supplied to the gate of transistor 15, the sources of transistors 6 and 16 and the input of the third inverter 19. Therefore, the N-type transistor 15 opens, and and the output of the third inverter 19 is formed, inverted relative to the input, a low-level voltage - "0" is supplied to the gate of the transistor 6 and the sources of the transistors 8 and 15, whereby the P-type transistor 6 - opens. Through open transistors 9 and 11 (10) from the output of the low-voltage supply voltage 22 to the gates of the transistors 7 and 14 and to the input of the first inverter 17 receives a low-level voltage - "0". Therefore, the P-type transistor 7 opens, the N-type transistor 14 closes. Since the input of the first inverter 17 receives a low level voltage - "0", then at its output C OUT is formed, inverse relative to the input, a high level voltage - "1". Simultaneously with the output of the two-input logic element EXCLUSIVE-OR 20, through the open transistors of P-type 6 and 7, the input of the second inverter 18 receives a high level voltage - "1", which generates at its output S, inverse with respect to the input, low level voltage - " 0 ". The input of the first inverter 17 remains isolated from the high level voltage by closed P-type transistors 3 and 4 (5), and the input of the second 18 from the low level voltage by the closed P-type transistors 8 and N-type 14. Thus, the combination No. 6 (No. 7) of the truth table of the full adder.
В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы Р-типа 1, 2, 4, 5, подключенные своими затворами к этим входам - закрываются, N-типа 10-13 - открываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 20. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 20 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 9-13 с вывода питания низкого уровня напряжения 22 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение низкого уровня - «0». Поэтому транзистор Р-типа 7 открывается, N-типа 14 - закрывается. Так как на вход первого инвертора 17 поступает напряжение низкого уровня - «0», то на его выходе СOUT формируется, инверсное относительно входного, напряжение высокого уровня - «1». Одновременно с двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, через открытый транзистор N-типа 16 на вход второго инвертора 18 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется, инверсное относительно входного, напряжение высокого уровня - «1». При этом входы первого 17 и второго 18 инверторов остаются изолированными от напряжения высокого уровня закрытыми транзисторами Р-типа 1-5 и 8. Таким образом, реализуется комбинация №8 таблицы истинности полного сумматора.In the case when a high level voltage “1” is applied to inputs A and B, P-type transistors 1, 2, 4, 5 connected by their gates to these inputs are closed, N-types 10-13 open, and on the output of the two-input logic element EXCLUSIVE-OR 20, in accordance with the function performed by it, a low level voltage “0” is generated, which is supplied to the gate of transistor 15, the sources of transistors 6 and 16 and the input of the third inverter 20. Therefore, the N-type transistor 15 - closes, and at the output of the third inverter 20 is formed, inverse with respect to the input first, high voltage level - "1" is supplied to the gate tranzistra sources of transistors 6 and 8 and 15, whereby the P-type transistor 6 - closes. Through open transistors 9-13 from the output of the low-voltage power supply 22 to the gates of the transistors 7 and 14 and to the input of the first inverter 17 the low-level voltage - "0". Therefore, the transistor P-type 7 opens, N-type 14 - closes. Since the input of the first inverter 17 receives a low level voltage - "0", then at its output C OUT is formed, inverse relative to the input, a high level voltage - "1". At the same time from the two-input logic element EXCLUSIVE-OR 20, through the open N-type transistor 16, the low level voltage “0” is supplied to the input of the second inverter 18. Therefore, at the output S of this inverter, a high level voltage “1” is formed, inverse with respect to the input. In this case, the inputs of the first 17 and second 18 inverters remain isolated from high-level voltage by closed P-type transistors 1-5 and 8. Thus, the combination No. 8 of the truth table of the full adder is realized.
В предлагаемой схеме полного сумматора введены двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ и третий инвертор, что позволяет из схемы-прототипа исключить транзисторы Р-типа седьмой, восьмой, десятый, одиннадцатый, N-типа двадцатый, двадцать первый, двадцать третий и двадцать четвертый и двухвходовые логические элементы И-НЕ и ИЛИ-НЕ, вследствие чего общее количество используемых транзисторов в схеме полного сумматора уменьшено на восемь и устранены все связи, которые ранее использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность полного сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.In the proposed full-adder circuit, a two-input EXCLUSIVE-OR logic element and a third inverter are introduced, which allows excluding P-type transistors of the seventh, eighth, tenth, eleventh, N-type twentieth, twenty-first, twenty-third and twenty-fourth and two-input from the prototype circuit logical elements AND-NOT and OR-NOT, as a result of which the total number of transistors used in the full adder circuit is reduced by eight and all communications that were previously used to connect the terminals of these transistors are eliminated, which improves the reliability of the full adder and reduce its overall dimensions, while maintaining the speed achieved by the prototype.
Таким образом, в предлагаемом полном сумматоре за счет уменьшения количества используемых компонентов и связей, необходимых для их соединения, повышена надежность и уменьшены массогабаритные показатели всего устройства. При этом быстродействие, достигнутое прототипом, сохраняется на прежнем уровне.Thus, in the proposed full adder by reducing the number of components and connections needed to connect them, increased reliability and reduced overall dimensions of the entire device. At the same time, the speed achieved by the prototype remains at the same level.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011145729/08A RU2475811C1 (en) | 2011-11-10 | 2011-11-10 | Full adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011145729/08A RU2475811C1 (en) | 2011-11-10 | 2011-11-10 | Full adder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2475811C1 true RU2475811C1 (en) | 2013-02-20 |
Family
ID=49121117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2011145729/08A RU2475811C1 (en) | 2011-11-10 | 2011-11-10 | Full adder |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2475811C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112118005A (en) * | 2019-06-20 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | CMOS full adder and multi-bit full adder |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1034031A1 (en) * | 1982-04-20 | 1983-08-07 | Организация П/Я В-8466 | One-bit binary adder using complimentary mis-transistors |
| EP0878054A1 (en) * | 1996-02-01 | 1998-11-18 | Samsung Electronics Co., Ltd. | Energy economized pass-transistor logic circuit and full adder using the same |
| RU2380739C1 (en) * | 2008-07-28 | 2010-01-27 | Владимир Владимирович Шубин | Accumulator |
| US20100164543A1 (en) * | 2008-12-31 | 2010-07-01 | Shepard Daniel R | Low-complexity electronic adder circuits and methods of forming the same |
| RU2408922C1 (en) * | 2009-05-18 | 2011-01-10 | Владимир Владимирович Шубин | Single-digit binary summator |
-
2011
- 2011-11-10 RU RU2011145729/08A patent/RU2475811C1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1034031A1 (en) * | 1982-04-20 | 1983-08-07 | Организация П/Я В-8466 | One-bit binary adder using complimentary mis-transistors |
| EP0878054A1 (en) * | 1996-02-01 | 1998-11-18 | Samsung Electronics Co., Ltd. | Energy economized pass-transistor logic circuit and full adder using the same |
| RU2380739C1 (en) * | 2008-07-28 | 2010-01-27 | Владимир Владимирович Шубин | Accumulator |
| US20100164543A1 (en) * | 2008-12-31 | 2010-07-01 | Shepard Daniel R | Low-complexity electronic adder circuits and methods of forming the same |
| RU2408922C1 (en) * | 2009-05-18 | 2011-01-10 | Владимир Владимирович Шубин | Single-digit binary summator |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112118005A (en) * | 2019-06-20 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | CMOS full adder and multi-bit full adder |
| CN112118005B (en) * | 2019-06-20 | 2024-03-22 | 中芯国际集成电路制造(上海)有限公司 | CMOS full adder and multi-bit full adder |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2012008928A1 (en) | Asynchronous-logic circuit for full dynamic voltage control | |
| RU2380739C1 (en) | Accumulator | |
| Sharma et al. | Low power 8-bit ALU design using full adder and multiplexer | |
| Ho et al. | Asynchronous-Logic QDI quad-rail sense-amplifier half-buffer approach for NoC router design | |
| Kamsani et al. | A low power multiplexer based pass transistor logic full adder | |
| RU2475811C1 (en) | Full adder | |
| Tiwari et al. | Implementation of area and energy efficient Full adder cell | |
| Sarkar et al. | Gate Diffusion Input: A technique for fast digital circuits (implemented on 180 nm technology) | |
| Badry et al. | Low power 1-Bit full adder using Full-Swing gate diffusion input technique | |
| Nagateja et al. | Low voltage, high speed FinFET based 1-bit BBL-PT full adders | |
| RU2408058C2 (en) | Single-bit adder | |
| Janwadkar et al. | Design and performance evaluation of hybrid full adder for extensive PDP reduction | |
| Saji et al. | GDI logic implementation of uniform sized CSLA architectures in 45 nm SOI technology | |
| RU2444050C1 (en) | Single-digit adder | |
| RU2455680C1 (en) | Adder | |
| Basheer | Review on various full adder circuits | |
| RU2408922C1 (en) | Single-digit binary summator | |
| RU2469381C1 (en) | Adder | |
| RU2450324C1 (en) | Single-bit binary adder | |
| RU2435196C1 (en) | Adder | |
| RU2642416C1 (en) | Voltage logical level converter | |
| RU2664014C1 (en) | Control signals generator circuit | |
| Rana et al. | Optimized CMOS Design of Full Adder using 45nm Technology | |
| Rao et al. | 16-BIT RCA implementation using current sink restorer structure | |
| Verma et al. | Review of various GDI techniques for low power digital circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20131111 |