RU2446427C1

RU2446427C1 - Vernier time-to-number converter

Info

Publication number: RU2446427C1
Application number: RU2010140366/28A
Authority: RU
Inventors: Юрий Геннадьевич Абрамов (RU); Юрий Геннадьевич Абрамов
Original assignee: Юрий Геннадьевич Абрамов
Priority date: 2010-10-01
Filing date: 2010-10-01
Publication date: 2012-03-27

Abstract

FIELD: instrument making.

SUBSTANCE: vernier time-to-number converter includes the main and additional n delay branch lines; at that, the main n delay branch line is made in the form of n links each of which consists of delay line, OR element and reference delay line, memory register, and Start and Stop buses.

EFFECT: improving conversion quick action.

1 dwg

Description

Изобретение относится к приборостроению и измерительной технике и может быть использовано для преобразования однократных временных интервалов наносекундной длительности в цифровой код.The invention relates to instrumentation and measurement technology and can be used to convert single time intervals of nanosecond duration to a digital code.

Известен преобразователь, содержащий n-отводную линию задержки и регистр памяти на D-триггерах [1].A known converter containing an n-tap delay line and a memory register on D-flip-flops [1].

Недостатком преобразователя является повышенные требования к калибровке n-отводной линии задержки.The disadvantage of the converter is the increased calibration requirements for the n-tap delay line.

Известен нониусный преобразователь (прототип), содержащий две (основную и дополнительную) n-отводные линии задержки и регистр памяти [2].Known vernier converter (prototype), containing two (main and additional) n-tap delay lines and a memory register [2].

Недостаток преобразователя - прототипа состоит в низком быстродействии преобразования.The disadvantage of the converter - prototype is the low speed of the conversion.

Целью предлагаемого изобретения является повышение быстродействия преобразования.The aim of the invention is to increase the speed of conversion.

Поставленная цель достигается тем, что основная n-отводная линия задержки выполняется в виде n последовательно соединенных звеньев, в каждом из которых происходит расширение старт - импульса преобразуемого временного интервала (ВИ) длительностью t_x на значение дискретности преобразования τ.This goal is achieved by the fact that the main n-branch delay line is made in the form of n series-connected links, in each of which the start-pulse of the converted time interval (TI) of duration t _x is expanded by the discrete value of the conversion τ.

На фигуре приводится функциональная схема предлагаемого нониусного преобразователя время-код.The figure shows a functional diagram of the proposed vernier time-code converter.

Нониусный преобразователь время-код содержит основную n-отводную линию задержки 1, выполненную в виде n последовательно соединенных звеньев, каждое из которых содержит линию задержки 2, вход которой подключен к входу 3 звена, а выход через образцовую линию задержки 4 соединен с первым входом элемента ИЛИ 5, второй вход который подключен к выходу линии задержки 2, а выход - к выходу 6 звена и к входу последующего звена, причем шина «старт» преобразователя соединена с входом 3 первого звена, а выход 6 каждого из n-звеньев - с соответствующим ему D-входом регистра памяти 7, С-входы которого подключены к соответствующим выходам дополнительной n-отводной линии задержки 8, вход которой соединен с шиной «стоп» преобразователя.The vernier time-code converter contains the main n-tap delay line 1, made in the form of n series-connected links, each of which contains a delay line 2, the input of which is connected to the input 3 of the link, and the output through the model delay line 4 is connected to the first input of the element OR 5, the second input which is connected to the output of the delay line 2, and the output to the output 6 of the link and to the input of the next link, and the bus "start" of the converter is connected to input 3 of the first link, and output 6 of each of the n-links with the corresponding him a d-input ohm of memory register 7, the C-inputs of which are connected to the corresponding outputs of the additional n-tap delay line 8, the input of which is connected to the bus "stop" of the Converter.

Преобразователь работает следующим образом. Преобразуемый ВИ длительностью t_x задается старт - и - стоп - импульсами, длительность которых соответственно t_н и t_к. Старт - импульс подается на основную n-отводную линию задержки 1, имеющий время задержки между отводами равное Т_н. На отводах (выходах 6 каждого из n-звеньев) основной n-отводной линии задержки 1 через равные промежутки времени Т_н вырабатывается импульсы длительностью t_нi=t_н+iτ, где i=1, 2, 3, …, n - номер отвода основной n-отводной линии задержки 1, а τ - время задержки образцовой линии задержки 4 определяется заданной дискретностью преобразования.The converter operates as follows. The transformed VI with a duration of t _x sets the start - and - stop - pulses, the duration of which, respectively, t _n and t _to . Start - pulse is applied to the main n-tap delay line 1, which has a delay time between taps equal to T _n . At the taps (outputs 6 of each of the n-links) of the main n-tap delay line 1, at equal time intervals T _n , pulses of duration t _ni = t _n + iτ are generated, where i = 1, 2, 3, ..., n is the number of the branch the main n-tap delay line 1, and τ is the delay time of the model delay line 4 is determined by the specified resolution of the conversion.

Дополнительная n-отводная линия задержки 8, имеющая время задержки между отводами, равное Т_к, при наличии на своем входе стоп - импульса, вырабатывает на отводах через время Т_к импульсы длительностью t_кi=t_к, где i=1, 2, 3…, n - номер отвода дополнительной n-отводной линии задержки 8. Для обеспечения работоспособности предлагаемого преобразователя необходимо выполнение условий:Additional n-flowline delay 8 having a time delay between taps equal to _Tc, the presence at its input Stop - pulse generates at the taps in the time T _{to the} pulses t _Ki = t _k, where i = 1, 2, 3 ..., n is the tap number of the additional n-tap delay line 8. To ensure the operability of the proposed converter, the following conditions must be met:

Т_н-Т_к=τ (1)T _n -T _k = τ (1)

и время задержки образцовой линии задержкиand delay time of the model delay line

4τ=Т_н-Т_к (2).4τ = T _n -T _to (2).

Одновременно с целью обеспечения заданного временного диапазона преобразования необходимо, чтобы Т_н>t_xmax, где t_xmax - наибольшее значение длительности преобразуемого ВИ.At the same time, in order to ensure a given conversion time range, it is necessary that T _n > t _xmax , where t _xmax is the largest value of the duration of the transformed VI.

Момент совпадения импульсов t_нi, снимаемых с основной n-отводной линии задержки 1, с соответствующими им импульсами t_кi дополнительной n-отводной линии задержки 8, фиксируется регистром памяти 7, что приводит к запоминанию в нем унитарного кода (параллельного единичного кода) W, определяемого порядковый номером сработавшего D-триггера регистра памяти 7. В отличие от преобразователя - прототипа в предлагаемом преобразователе при выполнении условий (1) и (2) функция преобразования имеет видThe moment of coincidence of the pulses t _ni taken from the main n-tap delay line 1, with the corresponding pulses t _{ki of the} additional n- _tap delay line 8, is fixed by the memory register 7, which leads to the memorization of a unitary code (parallel unit code) W, determined by the serial number of the triggered D-trigger of the memory register 7. In contrast to the converter - the prototype in the proposed converter, when conditions (1) and (2) are fulfilled, the conversion function has the form

t_x=W2τt _x = W2τ

Поэтому полученный в регистре памяти 7 цифровой результой преобразования W, в виде унитарного кода, необходимо умножить на два. Для этого предполагается унитарный код W, зафиксированный в регистре памяти, преобразовать с помощью дешифратора в позиционный двоичный код (ПДК), а затем путем добавления младшего разряда со значением разряда «логический 0» в ПДК, осуществить операцию умножения на два.Therefore, the digital result transformation W obtained in the memory register 7, in the form of a unitary code, must be multiplied by two. For this, it is assumed that the unitary code W, fixed in the memory register, is transformed using a decoder into a positional binary code (MPC), and then, by adding the least significant bit with the value of the “logical 0” digit to the MPC, perform the operation of multiplication by two.

На фигуре описанная операция условно не показана.In the figure, the described operation is conventionally not shown.

Время преобразования предлагаемого преобразователя описывается выражениемThe conversion time of the proposed Converter is described by the expression

в то время как в случае преобразователя - прототипаwhile in the case of the converter - the prototype

Из сравнения выражений (3) и (4) следует, что предлагаемый преобразователь имеет в (2W+1)/(W+1)≈2 раз большее быстродействие преобразования.From a comparison of expressions (3) and (4), it follows that the proposed converter has (2W + 1) / (W + 1) ≈2 times faster conversion speed.

Таким образом, цель предлагаемого изобретения достигнута.Thus, the goal of the invention is achieved.

ЛитератураLiterature

1. Мелешко Е.А. Наносекундная электроника в экспериментальной физике. М.: Энергоатомиздат, 1987, стр.140, рис.5.96.1. Meleshko EA Nanosecond electronics in experimental physics. M .: Energoatomizdat, 1987, p. 140, Fig. 5.96.

2. Авторское свидетельство №402853, кл. G04F 11/08. Цифровой измеритель интервалов времени А.А.Богородицкий; С.И.Гаранкина, А.Г.Рыжевский, В.М.Шляндин, заявл. 26.07.1971; опубл. 19.10.1973, Бюл. №42.2. Copyright certificate No. 402853, cl. G04F 11/08. Digital meter of time intervals A.A. Bogoroditsky; S.I. Garankina, A.G. Ryzhevsky, V.M. Shlyandin, decl. 07/26/1971; publ. 10/19/1973, Bull. Number 42.

Claims

Нониусный преобразователь время-код, содержащий основную n-отводную линию задержки и дополнительную n-отводную линию задержки, отличающийся тем, что, с целью повышения быстродействия преобразования, основная n-отводная линия задержки выполнена в виде n последовательно соединенных звеньев, каждое из которых состоит из линии задержки, вход которой подключен к входу звена, а выход через образцовую линию задержки соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу линии задержки, а выход - к выходу звена и к входу последующего звена, причем шина «Старт» преобразователя соединена с входом первого звена, а выход каждого из n-звеньев с соответствующим ему D-входом регистра памяти, С-входы которого подключены к соответствующим выходам дополнительной n-отводной линии задержки, вход которой соединен с шиной «Стоп» преобразователя. A vernier time-code converter containing a main n-tap delay line and an additional n-tap delay line, characterized in that, in order to improve the speed of conversion, the main n-tap delay line is made up of n series-connected links, each of which consists of from the delay line, the input of which is connected to the input of the link, and the output through the model delay line is connected to the first input of the OR element, the second input of which is connected to the output of the delay line, and the output to the output of the link and to the input a connecting link, and the “Start” bus of the converter is connected to the input of the first link, and the output of each of the n-links with the corresponding D-input of the memory register, the C-inputs of which are connected to the corresponding outputs of the additional n-tap delay line, the input of which is connected to bus "Stop" of the converter.