RU2445673C1 - Device to control data output - Google Patents
Device to control data output Download PDFInfo
- Publication number
- RU2445673C1 RU2445673C1 RU2010146603/08A RU2010146603A RU2445673C1 RU 2445673 C1 RU2445673 C1 RU 2445673C1 RU 2010146603/08 A RU2010146603/08 A RU 2010146603/08A RU 2010146603 A RU2010146603 A RU 2010146603A RU 2445673 C1 RU2445673 C1 RU 2445673C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- analog
- digital
- register
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
Предлагаемое изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании систем управления исследовательскими процессами, в частности при разработке автоматизированного комплекса, предназначенного для определения физико-механических свойств материалов методом кинетического индентирования.The present invention relates to automation and computer technology and can be used in the design of research process control systems, in particular in the development of an automated complex designed to determine the physicomechanical properties of materials by kinetic indentation.
Известно устройство для управления выводом данных в старт-стопном режиме [1]. Известно также устройство управления выводом данных, представляющее собой наиболее близкое техническое решение к заявленному предлагаемому изобретению [2].A device for controlling data output in start-stop mode [1]. Also known is a data output control device, which is the closest technical solution to the claimed invention [2].
Недостатком этого устройства является наличие на его выходе данных только в цифровых кодах.The disadvantage of this device is the presence at its output of data only in digital codes.
Целью предлагаемого изобретения является получение на выходе устройства данных в аналоговой форме.The aim of the invention is to obtain at the output of the device data in analog form.
Поставленная цель достигается тем, что в устройство управления выводом данных, содержащее блок 1 связи, регистр 2 памяти данных, блок 3 памяти и цифровой управляемый генератор 4, причем выход блока 1 связи соединен с входом регистра 2 памяти данных, выход регистра 2 памяти данных подключен к входу блока 3 памяти, дополнительно введены элемент 5 задержки, первый регистр 6, первый цифро-аналоговый преобразователь 7 и второй регистр 8. Устройство также дополнительно содержит блок цифровых ключей 9, схему 10 сравнения кодов, источник 11 опорного напряжения и второй цифро-аналоговый преобразователь 12. В устройство дополнительно введены аналоговый вычитатель 13, блок 14 времязадающих резисторов, первый аналоговый ключ 15, интегратор 16 и компаратор 17. Устройство также дополнительно содержит логический элемент 18 2И, первый, второй и третий логические элементы 19, 20 и 23, соответственно, 2И-НЕ, резистор 21, второй аналоговый ключ 22, а также входную и выходную 24 и 25, соответственно, шины, причем выход блока 1 связи дополнительно связан с объединенными между собой входами блока 9 цифровых ключей и цифрового управляемого генератора 4, выход которого подключен к соединенным между собой входом элемента 5 задержки, первым входом второго регистра 8 и дополнительным входом блока 3 памяти. Выход блока 3 памяти связан с первым входом первого регистра 6, выход которого подключен к объединенным между собой вторым входам первого цифро-аналогового преобразователя 7, второго регистра 8 и схемы 10 сравнения кодов. Выход элемента 5 задержки соединен с вторым входом первого регистра 6, выход второго регистра 8 подключен к объединенным между собой первым входом схемы 10 сравнения кодов и вторым входом второго цифро-аналогового преобразователя 12, выходом связанного с вторым входом аналогового вычитателя 13. Выход источника 11 опорного напряжения связан с соединенными между собой первыми входами первого цифро-аналогового преобразователя 7, второго цифро-аналогового преобразователя 12, а также с аналоговым входом второго аналогового ключа 22, выход которого подключен к входу резистора 21, а цифровой вход - к выходу логического элемента 18 2И. Первый, второй и третий выходы схемы 10 сравнения кодов связаны с первыми входами логического элемента 18 2И, первого логического элемента 19 2И-НЕ и второго логического элемента 20 2И-НЕ, соответственно. Выход аналогового вычитателя 13 подключен к аналоговому входу первого аналогового ключа 15, выход которого соединен с первым входом блока 14 времязадающих резисторов, а цифровой вход - с выходом третьего логического элемента 23 2И-НЕ, первый вход которого связан с выходом второго логического элемента 20 2И-НЕ, а второй вход - с выходом первого логического элемента 19 2И-НЕ. Прямой выход компаратора 17 подключен к объединенным между собой вторым входам логического элемента 18 2И и логического элемента 19 2И-НЕ, а инверсный выход - к второму входу второго логического элемента 20 2И-НЕ. Выход первого цифро-аналогового преобразователя 7 связан с соединенными между собой первыми входами аналогового вычитателя 13 и компаратора 17, выход блока 9 цифровых ключей соединен с вторым входом блока 14 времязадающих резисторов, выход которого объединен с выходом резистора 21 и связан с входом интегратора 16. Выход интегратора 16 подключен к второму входу компаратора 17 и соединен с выходной шиной 25. Вход блока 1 связи соединен с входной шиной 24.This goal is achieved in that in the data output control device comprising a communication unit 1, a data memory register 2, a memory unit 3 and a digital controlled generator 4, the output of the communication unit 1 being connected to the input of the data memory register 2, the output of the data memory register 2 to the input of the memory unit 3, a delay element 5, a first register 6, a first digital-to-analog converter 7 and a second register 8 are additionally introduced. The device also further comprises a digital key block 9, a code comparison circuit 10, a voltage reference source 11 and a second digital-to-analog converter 12. An analog subtractor 13, a block of 14 timing resistors, a first analog switch 15, an integrator 16 and a comparator 17 are additionally introduced into the device. The device also further comprises a logic element 18 2I, first, second and third logic elements 19 , 20 and 23, respectively, 2I-NOT, resistor 21, the second analog switch 22, as well as the input and output 24 and 25, respectively, of the bus, and the output of the communication unit 1 is additionally connected to the interconnected inputs of the digital key unit 9 and digitally a controlled oscillator 4, the output of which is connected to the interconnected input of the delay element 5, a first input of the second register 8 and an additional input 3 of the storage unit. The output of the memory unit 3 is connected with the first input of the first register 6, the output of which is connected to the second inputs of the first digital-to-analog converter 7, the second register 8 and the code comparison circuit 10, interconnected. The output of the delay element 5 is connected to the second input of the first register 6, the output of the second register 8 is connected to the first input of the code comparison circuit 10 and the second input of the second digital-to-analog converter 12, connected to the second input of the analog subtractor 13, the output of the reference source 11 voltage is connected to the interconnected first inputs of the first digital-to-analog converter 7, the second digital-to-analog converter 12, and also to the analog input of the second analog switch 22, the output of which connected to the input of the resistor 21, and the digital input to the output of the logic element 18 2I. The first, second and third outputs of the code comparison circuit 10 are connected to the first inputs of the logic element 18 2I, the first logic element 19 2I-NOT and the second logic element 20 2I-NOT, respectively. The output of the analog subtractor 13 is connected to the analog input of the first analog switch 15, the output of which is connected to the first input of the block 14 of the timing resistors, and the digital input is connected to the output of the third logic element 23 2I-NOT, the first input of which is connected to the output of the second logic element 20 2I- NOT, and the second input - with the output of the first logic element 19 2I-NOT. The direct output of the comparator 17 is connected to the combined second inputs of the logic element 18 2I and the logic element 19 2I-NOT, and the inverse output to the second input of the second logic element 20 2I-NOT. The output of the first digital-to-analog converter 7 is connected to the interconnected first inputs of the analog subtractor 13 and the comparator 17, the output of the digital key block 9 is connected to the second input of the block 14 of the timing resistors, the output of which is combined with the output of the resistor 21 and connected to the input of the integrator 16. Output integrator 16 is connected to the second input of the comparator 17 and is connected to the output bus 25. The input of the communication unit 1 is connected to the input bus 24.
Рассмотрим работу устройства управления выводом данных на его конкретном применении в составе автоматизированного комплекса, предназначенного для определения физико-механических свойств материалов методом кинетического индентирования.Let us consider the operation of a data output control device for its specific application as part of an automated complex designed to determine the physicomechanical properties of materials by kinetic indentation.
Блок 1 связи шиной 24 соединен с управляющей ЭВМ (на Фиг. не показана). В качестве ЭВМ применена персональная ЭВМ, совместимая с IBM PC и имеющая слот расширения PCI. Аппаратные средства блока 1 связи обеспечивают обмен данными с ЭВМ по протоколу обмена PCI. По шине 24, связывающей ЭВМ и блок 1 связи, передаются коды адреса, данных и команд, а также сигналы управления.The communication unit 1 bus 24 is connected to the control computer (Fig. Not shown). As a computer, a personal computer is used that is compatible with the IBM PC and has a PCI expansion slot. The hardware of communication unit 1 provides data exchange with a computer via the PCI exchange protocol. On the bus 24, connecting the computer and the communication unit 1, are transmitted address codes, data and commands, as well as control signals.
При включении автоматизированного комплекса и, соответственно, аппаратных средств устройства, входящего в состав этого комплекса, на шине 24 будет сформирован сигнал RESET, который установит электронные и механические элементы в состояние готовности к работе.When you turn on the automated complex and, accordingly, the hardware of the device that is part of this complex, a RESET signal will be generated on bus 24, which will set the electronic and mechanical elements to a state of readiness for work.
В начале цикла индентирования управляющая этим циклом программа, функционирующая в ЭВМ, записывает через блок 1 связи в цифровой управляемый генератор 4 и блок 9 цифровых ключей код периода меток времени, а также через регистр 2 памяти данных в блок 3 памяти массив кодов данных, представляющих собой цифровые коды величины силы воздействия индентора на исследуемый материал по каждой метке времени в процессе цикла индентирования. После завершения записи массива кодов данных в блок 3 памяти из ЭВМ по команде управляющей программы в блок 1 связи поступит код начала собственно цикла индентирования. С приходом этого кода блок 1 связи выдает на вход цифрового управляемого генератора 4 сигнал, разрешающий этому генератору формировать на своем выходе последовательность импульсов как метки времени с периодом следования, определяемого величиной предварительно записанного кода. Первый импульс на выходе цифрового управляемого генератора 4 инициирует формирование на выходе блока 3 памяти первого слова кода величины силы. Одновременно с этим выходной код первого регистра 6 (код А) записывается в второй регистр 8. Далее через время, определяемое величиной времени задержки элемента 5 задержки, выходной код блока 3 памяти записывается в первый регистр 6. На первый вход схемы 10 сравнения кодов, а также на второй вход второго цифро-аналогового преобразователя 12, с выхода второго регистра 8 поступит код (код В). Величина этого кода будет равна "нулю", так как выходной код первого регистра 6 от действия сигнала RESET равен "нулю". Величина аналогового сигнала на выходе второго цифро-аналогового преобразователя 12 определяется как C=Uион*В/2n, где Uион - величина выходного напряжения источника 11 опорного напряжения; В - величина кода В; n - число разрядов второго цифро-аналогового преобразователя 12. В данный момент времени величина этого аналогового сигнала равна "нулю". На вторые входы второго регистра 8, первого цифро-аналогового преобразователя 7 и схемы 10 сравнения кодов с выхода первого регистра 6 поступит код А, по величине, например, больше "нуля", в результате чего на втором выходе схемы 10 сравнения кодов и, соответственно, на первом входе первого логического элемента 19 2И-НЕ будет сформирована логическая единица, а на выходе первого цифро-аналогового преобразователя 7 будет сформирован аналоговый сигнал, величина которого будет равна D=Uион*A/2n, где Uион - величина выходного напряжения источника 11 опорного напряжения; А - величина кода А и n - число разрядов первого цифро-аналогового преобразователя 7. Этот аналоговый сигнал поступит на первый вход аналогового вычитателя 13, а также на первый вход компаратора 17, в результате чего на выходе аналогового вычитателя 13 и, соответственно, на 4 аналоговом входе первого аналогового ключа 15 будет сформирован разностный сигнал, по величине равный разности аналоговых сигналов D и С, т.е. D-C, а так как величина логического сигнала на втором входе компаратора 17 равна "нулю" (от воздействия сигнала RESET на выходе интегратора 16 будет установлена "нулевая" величина логического сигнала), то на прямом выходе компаратора 17 и, соответственно, на втором входе первого логического элемента 19 2И-НЕ будет установлена логическая "единица". Наличие на первом и втором входах первого логического элемента 19 2И-НЕ логических "единиц" приведет к формированию логической "единицы" на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15. Это, в свою очередь, обеспечит прохождение аналогового сигнала D-C положительной полярности с выхода аналогового вычитателя 13 через первый аналоговый ключ 15 на первый вход блока 14 времязадающих резисторов. В зависимости от величины кода периода следования меток времени, поступившего на вход блока 9 цифровых ключей из ЭВМ через блок 1 связи, в блоке 14 времязадающих резисторов устанавливается такая величина времязадающего резистора, при которой формирующейся на выходе интегратора 16 и, соответственно, на втором входе компаратора 17 линейно увеличивающейся аналоговый сигнал к приходу очередной метки времени достигнет величины аналогового сигнала на выходе первого цифро-аналогового преобразователя 7. Как только величина аналогового сигнала на втором входе компаратора 17 достигнет величины аналогового сигнала на его первом входе, на прямом выходе этого компаратора и, соответственно, на втором входе первого логического элемента 19 2И-НЕ будет сформирован логический "ноль", что приведет к установке логического "нуля" на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15. Если при последующих метках времени коды А будут больше кодов В, процесс формирования на выходе интегратора 16 будет аналогичен вышеописанному. В случае когда величина кода А будет меньше величины кода В, на выходе аналогового вычитателя 13 будет сформирован сигнал D-C отрицательной полярности, а на выходе схемы 10 сравнения кодов и, соответственно, на первом входе второго логического элемента 20 2И-НЕ будет установлена логическая "единица". Так как в данный момент времени величина аналогового сигнала на первом входе компаратора 17 будет меньше величины аналогового сигнала на его втором входе, то на инверсном выходе компаратора 17 и, соответственно, на втором входе второго логического элемента 20 2И-НЕ будет сформирована логическая "единица". Наличие логических "единиц" на первом и втором входах второго логического элемента 20 2И-НЕ приведет к формированию на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15 логической "единицы", а это, в свою очередь, обеспечит прохождение аналогового сигнала D-C отрицательной полярности с выхода аналогового вычитателя 13 через первый аналоговый ключ 15 на первый вход блока 14 времязадающих резисторов. На выходе интегратора 16 и, соответственно, на выходной шине 25 и втором входе компаратора 17 будет формироваться линейно уменьшающийся аналоговый сигнал и, как только его величина станет меньше величины аналогового сигнала на первом входе компаратора 17, на инверсном выходе этого компаратора и, соответственно, на втором входе второго логического элемента 20 будет сформирован логический "ноль". Это, в свою очередь, приведет к формированию логического "нуля" на выходе третьего логического элемента 23 2И-НЕ и, соответственно, на цифровом входе первого аналогового ключа 15, что запретит прохождение аналогового сигнала D-C с выхода аналогового вычитателя 13 через этот ключ на первый вход блока 14 времязадающих резисторов и остановит процесс формирования аналогового сигнала на выходе интегратора 16. В случае равенства кода А и кода В, на первом выходе схемы 10 сравнения кодов и, соответственно, на первом входе логического элемента 18 2И будет сформирована логическая "единица". В процессе индентирования применяется режим удержания постоянной величины силы на время от нескольких секунд до нескольких часов, т.е. величина аналогового сигнала на выходе интегратора 16 в течение этого времени должна быть неизменной. Конденсатор, входящий в состав интегратора 16, из-за утечки накопленного заряда, имеет свойство саморазряда, т.е. величина аналогового сигнала на выходе этого интегратора будет уменьшаться - что недопустимо. Уменьшение величины аналогового сигнала на выходе интегратора 16 и, соответственно, на втором входе компаратора 17, вызванное саморазрядом вышеупомянутого конденсатора, приведет к формированию логической "единицы" на прямом выходе этого компаратора и, соответственно, на втором входе логического элемента 18 2И. Наличие логических "единиц" на первом и втором входах логического элемента 18 2И приведет к формированию логической "единицы" на выходе этого элемента и, соответственно, на цифровом входе второго аналогового ключа 22, а это, в свою очередь, обеспечит прохождение выходного напряжения источника 11 опорного напряжения через второй аналоговый ключ 22 и далее через резистор 21 на вход интегратора 16. Выходное напряжение источника 11 опорного напряжения имеет положительную полярность, поэтому величина выходного аналогового сигнала интегратора 16 начнет увеличиваться. При достижении на выходе интегратора 16 и, соответственно, на втором входе компаратора 17 величины аналогового сигнала, превышающей величину аналогового сигнала на первом входе этого компаратора, на прямом выходе того же компаратора и, соответственно, на втором входе логического элемента 18 2И будет сформирован логический "ноль". Установка логического "нуля" на втором входе логического элемента 18 2И приведет к формированию на выходе этого логического элемента и, соответственно, на цифровом входе второго аналогового ключа 22 логического "нуля", а это, в свою очередь, запретит прохождение выходного напряжения источника 11 опорного напряжения через второй аналоговый ключ 22 и далее через резистор 21 на вход интегратора 16. После этого величина аналогового сигнала на выходе интегратора 16 начнет уменьшаться из-за саморазряда вышеупомянутого конденсатора. Далее алгоритм поддержания величины аналогового сигнала при равенстве кода А и кода В на неизменном уровне на выходе интегратора 16 и, соответственно, на выходной шине 25 аналогичен вышеописанному. Таким образом, совокупность элементов устройства с их взаимосвязями обеспечивает вывод данных из устройства в аналоговой форме.At the beginning of the indentation cycle, the computer program controlling this cycle writes through the communication unit 1 to the digital controlled generator 4 and the digital key block 9 the code of the time stamp period, and also through the data memory register 2 to the memory block 3 an array of data codes representing digital codes of the magnitude of the indenter impact on the material under study for each time stamp during the indentation cycle. After completing the recording of the array of data codes in the memory block 3 from the computer, by the command of the control program, the code for the start of the indentation cycle itself will be sent to the communication block 1. With the arrival of this code, the communication unit 1 issues a signal to the input of the digital controlled generator 4, allowing this generator to generate a pulse sequence at its output as a time stamp with a repetition period determined by the value of the previously recorded code. The first pulse at the output of the digital controlled generator 4 initiates the formation of the first word of the code of the magnitude of the force at the output of the memory block 3. At the same time, the output code of the first register 6 (code A) is recorded in the second register 8. Then, after a time determined by the delay time of the delay element 5, the output code of the memory unit 3 is written in the first register 6. At the first input of the code comparison circuit 10, and also, at the second input of the second digital-to-analog converter 12, a code (code B) will be received from the output of the second register 8. The value of this code will be "zero", since the output code of the first register 6 from the action of the RESET signal is "zero". The value of the analog signal at the output of the second digital-to-analog converter 12 is defined as C = U ion * B / 2 n , where U ion is the value of the output voltage of the reference voltage source 11; B is the value of code B; n is the number of bits of the second digital-to-analog converter 12. At this point in time, the value of this analog signal is “zero”. The second inputs of the second register 8, the first digital-to-analog converter 7 and the circuit 10 for comparing codes from the output of the first register 6 will receive code A, for example, larger than "zero", resulting in the second output of the circuit 10 for comparing codes and, accordingly , a logical unit will be formed at the first input of the first logical element 19 2I-NOT, and an analog signal will be generated at the output of the first digital-to-analog converter 7, the value of which will be D = U ion * A / 2 n , where U ion is the value of the output voltage source 11 opo -frequency voltage; A is the value of code A and n is the number of bits of the first digital-to-analog converter 7. This analog signal will go to the first input of the analog subtractor 13, as well as to the first input of the comparator 17, resulting in an output of the analog subtractor 13 and, accordingly, 4 the analog input of the first analog key 15 will be generated differential signal, the value equal to the difference of the analog signals D and C, i.e. DC, and since the value of the logical signal at the second input of the comparator 17 is "zero" (from the influence of the RESET signal at the output of the integrator 16, the "zero" value of the logical signal will be set), then at the direct output of the comparator 17 and, accordingly, at the second input of the first logical element 19 2I will NOT be set to logical "unit". The presence on the first and second inputs of the first logical element 19 of 2I-NOT logical "units" will lead to the formation of a logical "unit" at the output of the third logical element 23 2I-NOT and, accordingly, at the digital input of the first analog key 15. This, in turn , will ensure the passage of the analog signal DC positive polarity from the output of the analog subtractor 13 through the first analog switch 15 to the first input of the block 14 of the timing resistors. Depending on the size of the code for the period of the time stamps received at the input of the digital key block 9 from the computer through the communication unit 1, the time-setting resistor is set in block 14 of the timing resistors at which the integrator 16 is formed at the output of the integrator and, accordingly, at the second input of the comparator 17 linearly increasing analog signal to the arrival of the next time stamp reaches the value of the analog signal at the output of the first digital-to-analog converter 7. As soon as the value of the analog signal at the second input of the comparator 17 will reach the value of the analog signal at its first input, at the direct output of this comparator and, accordingly, at the second input of the first logical element 19 2I-NOT will be formed logical "zero", which will lead to a logical "zero" at the output of the third logic element 23 2I-NOT and, accordingly, at the digital input of the first analog key 15. If, with subsequent time stamps, codes A are larger than codes B, the process of forming the output of the integrator 16 will be similar to the above. In the case when the value of code A will be less than the value of code B, a negative DC polarity signal will be generated at the output of analog subtractor 13, and at the output of code comparison circuit 10 and, accordingly, at the first input of the second logic element 20, the logical unit will be set " Since at the given time the value of the analog signal at the first input of the comparator 17 will be less than the value of the analog signal at its second input, then a logical "unit" will be formed at the inverse output of the comparator 17 and, accordingly, at the second input of the second logic element 20 2I-NOT . The presence of logical "units" at the first and second inputs of the second logical element 20 2I-NOT will lead to the formation of the output of the third logical element 23 2I-NOT and, accordingly, at the digital input of the first analog key 15 of the logical "unit", and this, in its in turn, it will ensure that the analog signal DC of negative polarity passes from the output of the analog subtractor 13 through the first analog switch 15 to the first input of the block 14 of the timing resistors. At the output of the integrator 16 and, accordingly, on the output bus 25 and the second input of the comparator 17, a linearly decreasing analog signal will be generated and, as soon as its value is less than the value of the analog signal at the first input of the comparator 17, at the inverse output of this comparator and, accordingly, the second input of the second logic element 20 will be formed by a logical "zero". This, in turn, will lead to the formation of a logical “zero” at the output of the third logical element 23 2I-NOT and, accordingly, at the digital input of the first analog key 15, which will prohibit the passage of the analog DC signal from the output of the analog subtractor 13 through this key to the first the input of block 14 of the timing resistors will stop the process of generating an analog signal at the output of the integrator 16. In case of equality of code A and code B, the first output of circuit 10 comparing the codes and, accordingly, the first input of logic element 18 2I will rmirovana logical "one". In the process of indentation, the regime of holding a constant value of force for a time from several seconds to several hours, i.e. the value of the analog signal at the output of the integrator 16 during this time should be unchanged. The capacitor, which is part of the integrator 16, due to leakage of the accumulated charge, has the property of self-discharge, i.e. the value of the analog signal at the output of this integrator will decrease - which is unacceptable. A decrease in the value of the analog signal at the output of the integrator 16 and, accordingly, at the second input of the comparator 17, caused by the self-discharge of the aforementioned capacitor, will lead to the formation of a logical "unit" at the direct output of this comparator and, accordingly, at the second input of the logic element 18 2I. The presence of logical "units" at the first and second inputs of the logic element 18 2I will lead to the formation of a logical "unit" at the output of this element and, accordingly, at the digital input of the second analog switch 22, and this, in turn, will ensure the passage of the output voltage of the source 11 the reference voltage through the second analog switch 22 and then through the resistor 21 to the input of the integrator 16. The output voltage of the source 11 of the reference voltage has a positive polarity, so the value of the output analog signal of the integrator 16 starts t increase. When the output of the integrator 16 and, accordingly, at the second input of the comparator 17, the analog signal exceeds the value of the analog signal at the first input of this comparator, at the direct output of the same comparator and, accordingly, at the second input of the logical element 18 2I will be formed logical zero". Setting the logic “zero” at the second input of the logic element 18 2I will lead to the formation of the output of this logic element and, correspondingly, at the digital input of the second analog key 22 logical “zero”, and this, in turn, will prevent the passage of the output voltage of the reference source 11 voltage through the second analog switch 22 and then through the resistor 21 to the input of the integrator 16. After that, the value of the analog signal at the output of the integrator 16 will begin to decrease due to self-discharge of the aforementioned capacitor. Further, the algorithm for maintaining the value of the analog signal with the equality of code A and code B at a constant level at the output of the integrator 16 and, accordingly, on the output bus 25 is similar to the above. Thus, a set of device elements with their relationships provides data output from the device in analog form.
Источники информацииInformation sources
[1] Авторское свидетельство СССР, кл. G06F 3/04, №583423, 1976.[1] Copyright certificate of the USSR, cl. G06F 3/04, No. 583423, 1976.
[2] Авторское свидетельство СССР, кл. G06F 3/04, №586452, 1976.[2] Copyright certificate of the USSR, cl. G06F 3/04, No. 5686452, 1976.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010146603/08A RU2445673C1 (en) | 2010-11-17 | 2010-11-17 | Device to control data output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010146603/08A RU2445673C1 (en) | 2010-11-17 | 2010-11-17 | Device to control data output |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2445673C1 true RU2445673C1 (en) | 2012-03-20 |
Family
ID=46030275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010146603/08A RU2445673C1 (en) | 2010-11-17 | 2010-11-17 | Device to control data output |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2445673C1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2503990C1 (en) * | 2012-11-14 | 2014-01-10 | Леонид Павлович Коршунов | System for controlling data output with dynamic zero balancing |
| RU2522025C1 (en) * | 2012-12-06 | 2014-07-10 | Тимофей Леонидович Коршунов | Data output control system |
| RU2547620C1 (en) * | 2013-10-04 | 2015-04-10 | Леонид Павлович Коршунов | Data output control system |
| RU2549513C1 (en) * | 2013-12-30 | 2015-04-27 | Леонид Павлович Коршунов | Data output control device |
| RU2551807C2 (en) * | 2012-12-18 | 2015-05-27 | Леонид Павлович Коршунов | Data output control device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1264096A (en) * | 1970-06-27 | 1972-02-16 | ||
| SU583423A1 (en) * | 1976-02-16 | 1977-12-05 | Московское Радиомонтажное Управление | Device for data output monitoring in start-stop mode |
| SU586452A1 (en) * | 1976-04-02 | 1977-12-30 | Московское Радиомонтажное Управление | Input-output control device |
| SU1762310A1 (en) * | 1989-04-11 | 1992-09-15 | Научно-производственное объединение "Кибернетика" | Device for information output |
-
2010
- 2010-11-17 RU RU2010146603/08A patent/RU2445673C1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1264096A (en) * | 1970-06-27 | 1972-02-16 | ||
| SU583423A1 (en) * | 1976-02-16 | 1977-12-05 | Московское Радиомонтажное Управление | Device for data output monitoring in start-stop mode |
| SU586452A1 (en) * | 1976-04-02 | 1977-12-30 | Московское Радиомонтажное Управление | Input-output control device |
| SU1762310A1 (en) * | 1989-04-11 | 1992-09-15 | Научно-производственное объединение "Кибернетика" | Device for information output |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2503990C1 (en) * | 2012-11-14 | 2014-01-10 | Леонид Павлович Коршунов | System for controlling data output with dynamic zero balancing |
| RU2522025C1 (en) * | 2012-12-06 | 2014-07-10 | Тимофей Леонидович Коршунов | Data output control system |
| RU2551807C2 (en) * | 2012-12-18 | 2015-05-27 | Леонид Павлович Коршунов | Data output control device |
| RU2547620C1 (en) * | 2013-10-04 | 2015-04-10 | Леонид Павлович Коршунов | Data output control system |
| RU2549513C1 (en) * | 2013-12-30 | 2015-04-27 | Леонид Павлович Коршунов | Data output control device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2445673C1 (en) | Device to control data output | |
| TWI637183B (en) | Clock gating circuits and scan chain circuits using the same | |
| EP3125430B1 (en) | Double sampling state retention flip-flop | |
| US11657006B2 (en) | Low latency memory access | |
| KR20140113271A (en) | Integrated clock gater using clock cascode complementary switch logic | |
| CN104205052A (en) | Cycle accurate and cycle reproducible memory for an FPGA based hardware accelerator | |
| KR101045070B1 (en) | Semiconductor memory device and semiconductor system including semiconductor memory device and operating method for the same | |
| RU2618495C1 (en) | Digital frequency relay with function of reconstructive diagnostics | |
| US5842006A (en) | Counter circuit with multiple registers for seamless signal switching | |
| CN105892350B (en) | The electronic equipment and its method communicated between micro controller unit and primary processor | |
| RU2445675C1 (en) | System to control data output | |
| WO2018072439A1 (en) | Test data generation method and device, and computer storage medium | |
| RU2420788C1 (en) | Data output control system | |
| US20130058178A1 (en) | System and method for testing integrated circuits by determining the solid timing window | |
| JP2001051744A (en) | Clock control circuit | |
| RU2549513C1 (en) | Data output control device | |
| KR101912905B1 (en) | Cas latency setting circuit and semiconductor memory apparatus including the same | |
| CN113741678A (en) | Power management and interleaved switching from idle mode to operating mode | |
| CN107968649B (en) | High-precision digital time converter and control method thereof | |
| RU2671545C1 (en) | Digital five-channel relay with self-diagnostic function | |
| CN105718402B (en) | Programmable timing generator | |
| CN117634385B (en) | Method, system and storage medium for simulating IC design on FPGA | |
| RU2406111C1 (en) | Execution unit | |
| RU2464702C1 (en) | Ramp-type pulse-number analogue-to-digital converter | |
| KR102535182B1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20161118 |