RU2280956C1 - Device for synchronization by cycles - Google Patents
Device for synchronization by cycles Download PDFInfo
- Publication number
- RU2280956C1 RU2280956C1 RU2005103006/09A RU2005103006A RU2280956C1 RU 2280956 C1 RU2280956 C1 RU 2280956C1 RU 2005103006/09 A RU2005103006/09 A RU 2005103006/09A RU 2005103006 A RU2005103006 A RU 2005103006A RU 2280956 C1 RU2280956 C1 RU 2280956C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- counter
- block
- clock
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений.The invention relates to telecommunications and can be used in synchronization receivers on cycles of discrete message transmission systems.
Известно устройство для синхронизации по циклам по а.с. СССР 436393 класса G 11 С 19/00, опубл. 15.07.1974, Бюл. №46, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, причем выход опознавателя синхросигнала подключен к первому входу сумматора, выход которого соединен с сигнальным входом блока регистров сдвига, основной выход которого подключен ко второму входу сумматора. Кроме того, в известном устройстве основной выход блока регистров сдвига соединен и с сигнальным входом решающего узла. При этом сумматор выполнен в виде n-разрядного реверсивного счетчика, который выполняет функцию счета откликов опознавателя синхросигнала на каждой из импульсных позиций циклов интервала наблюдения, а n регистров сдвига блока регистров сдвига осуществляют запоминание результатов счета в течение длительности цикла. В тактовых интервалах, задаваемых тактовыми импульсами с генератора тактовых импульсов, осуществляется списывание значений разрядов n-разрядного счетчика в первые ячейки соответствующих регистров сдвига и запись в этот же счетчик значений последних ячеек регистров сдвига. Если в тактовом интервале имеет место отклик опознавателя синхросигнала, то в n-разрядный счетчик добавляется единица, и таким образом значение двоичного числа, соответствующего числу откликов, накопленных ранее на данной позиции цикла, увеличивается на единицу. Если же на позиции цикла нет отклика опознавателя, то число, записанное в параллельном двоичном коде в n-разрядный счетчик с последних ячеек регистров, уменьшается на единицу. По истечении цикла в ячейках регистров в параллельном двоичном коде оказываются записанными результаты счета откликов опознавателя на всех N импульсных позициях. На основе анализа этих результатов решающий узел определяет номер позиции, которой соответствует наибольшее двоичное число откликов опознавателя синхросигнала, и таким образом принимает решение о положении синхронизма. Выход решающего узла является выходом устройства. Недостатком известного устройства является низкая надежность работы, обусловленная возможностью переполнения блока регистров сдвига, приводящее к нарушению правильной работы решающего узла и всего устройства в целом. Это обусловливается тем, что сигнал синхронизации с выхода решающего узла не обнуляет блок регистров сдвига. При этом блок регистров сдвига продолжает накапливать отклики опознавателя синхросигнала. Поэтому через определенное количество циклов поиска во многих ячейках блока регистров сдвига (не только на позиции истинного синхросигнала) будет наблюдаться установка максимально возможных значений накопления, что приведет к нарушению правильной работы решающего узла и всего устройства в целом, т.к. решающий узел после переполнения не может определить позицию синхросигнала.A device for synchronization in cycles by AS USSR 436393 Class G 11 C 19/00, publ. 07/15/1974, Bull. No. 46, containing, like the proposed device, a clock identifier, an adder, a block of shift registers, a decision node, the output of a clock identifier connected to the first input of the adder, the output of which is connected to the signal input of a block of shift registers, the main output of which is connected to the second input of the adder . In addition, in the known device, the main output of the block of shift registers is connected to the signal input of the decision node. In this case, the adder is made in the form of an n-bit reversible counter, which performs the function of counting the responses of the synchronization identifier at each of the pulse positions of the observation interval cycles, and n shift registers of the shift register block store the counting results for the duration of the cycle. In the clock intervals specified by the clock pulses from the clock generator, the bits of the n-bit counter are written off to the first cells of the corresponding shift registers and the values of the last cells of the shift registers are written to the same counter. If in the clock interval there is a response of the clock identifier, then one is added to the n-bit counter, and thus the value of the binary number corresponding to the number of responses accumulated earlier at this position of the cycle is increased by one. If at the position of the loop there is no identity response, then the number written in the parallel binary code to the n-bit counter from the last register cells is reduced by one. After a cycle in the register cells in parallel binary code, the results of the counting of the responses of the identifier at all N pulse positions are recorded. Based on the analysis of these results, the decisive node determines the position number, which corresponds to the largest binary number of responses of the clock identifier, and thus makes a decision on the position of synchronism. The output of the decider is the output of the device. A disadvantage of the known device is the low reliability of operation, due to the possibility of overflow of the block of shift registers, leading to a violation of the correct operation of the decisive node and the entire device as a whole. This is due to the fact that the synchronization signal from the output of the decision node does not zero out the block of shift registers. At the same time, the block of shift registers continues to accumulate the responses of the synchronization identifier. Therefore, after a certain number of search cycles in many cells of the block of shift registers (not only at the position of the true clock signal), the setting of the maximum possible accumulation values will be observed, which will lead to disruption of the correct operation of the decision node and the entire device as a whole, because the decider after overflow cannot determine the position of the clock.
Наиболее близким к предлагаемому является устройство для синхронизации по циклам по патенту РФ № 2231228 класса Н 04 L 7/08, опубл. 20.06.2004, Бюл. № 17, прототип, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, элемент запрета, первый элемент И, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, элемент ИЛИ, счетчик циклов, счетчик искаженных синхросигналов, блок выбора допустимого числа неискаженных синхросигналов, блок выбора порога, блок выбора коэффициента счета, счетчик по выходу из синхронизма. Причем решающий узел содержит первый блок сравнения, блок памяти, блок вычитания, второй блок сравнения, счетчик сравнения и второй элемент И. Выход опознавателя синхросигнала совместно соединен со вторым входом элемента запрета, вторым входом первого элемента И, а также с первым входом сумматора, выход которого подключен к сигнальному входу блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход - к сигнальному входу решающего узла. Сигнальным входом решающего узла является первый вход первого блока сравнения. При этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения, выход которого соединен с входом сброса счетчика сравнения, выход которого соединен с вторым входом второго элемента И. При этом управляющим и тактовым входами решающего узла являются соответственно первый вход второго блока сравнения и тактовый вход счетчика сравнения. Дополнительным управляющим входом решающего узла является первый вход второго элемента И. При этом выход решающего узла совместно подключен к входам сброса формирователя цикловых импульсов, блока регистров сдвига, а также ко второму входу элемента ИЛИ. Выход формирователя цикловых импульсов совместно подключен к первому входу первого элемента И, первому входу элемента запрета и входу счетчика циклов. Выход счетчика циклов подключен к входу управления счетчика искаженных синхросигналов. Выход счетчика искаженных синхросигналов совместно подключен к адресным входам блока выбора допустимого числа неискаженных синхросимволов, блока выбора порога и блока выбора коэффициента счета. Выход блока выбора допустимого числа неискаженных синхросимволов подключен к входу управления опознавателя синхросигнала. Выход элемента запрета совместно подключен к счетным входам счетчика по выходу из синхронизма и счетчика искаженных синхросигналов. Выход первого элемента И подключен к первому входу элемента ИЛИ, выход которого подключен к входу сброса счетчика по выходу из синхронизма. К входу данных счетчика по выходу из синхронизма подключен выход блока выбора коэффициента счета. Тактовый вход формирователя цикловых импульсов объединен с тактовыми входами опознавателя синхросигнала, блока регистров сдвига и решающего узла. Управляющий вход решающего узла соединен с выходом блока выбора порога, а дополнительный управляющий вход решающего узла соединен с выходом счетчика по выходу из синхронизма. При этом сигнальный вход опознавателя синхросигнала, тактовый вход формирователя цикловых импульсов и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства. Кроме того, в известном устройстве выходом решающего узла является выход второго элемента И, который соединен с входом сброса блока памяти. Недостатком прототипа является низкая надежность работы, обусловленная возможностью переполнения блока регистров сдвига в синхронном режиме, приводящего к нарушению правильной работы решающего узла и всего устройства в целом. Это обусловливается тем, что сигнал синхронизации решающего узла, обнуляющий блок регистров сдвига может быть сформирован только при условии обнаружения счетчиком по выходу из синхронизма сбоя синхронизма и обнаружении решающим узлом синхросигнала. В синхронном режиме счетчик по выходу из синхронизма обнулен. Поэтому даже при обнаружении решающим узлом истинного синхросигнала на его выходе сигнал синхронизации не формируется. При этом блок регистров сдвига не обнуляется, а продолжает накапливать отклики. Поэтому через определенное количество циклов поиска во многих ячейках блока регистров сдвига (не только на позиции истинного синхросигнала) будет наблюдаться установка максимально возможных значений накопления, что приведет к нарушению правильной работы решающего узла и всего устройства в целом, т.к. решающий узел после переполнения не может определить позицию истинного синхросигнала, как в синхронном режиме, так и после сбоя синхронизма.Closest to the proposed is a device for synchronization in cycles according to the patent of the Russian Federation No. 2231228 class H 04 L 7/08, publ. 06/20/2004, Bull. No. 17, a prototype containing, like the proposed device, a clock identifier, a prohibition element, a first AND element, an adder, a block of shift registers, a decision node, a pulse shaper, an OR element, a cycle counter, a counter of distorted clock signals, a block for selecting the allowable number of undistorted clock signals, threshold selection unit, account coefficient selection unit, counter for synchronism output. Moreover, the decisive node contains a first comparison unit, a memory unit, a subtraction unit, a second comparison unit, a comparison counter and a second element I. The output of the synchronization identifier is jointly connected to the second input of the inhibit element, the second input of the first element And, as well as the first input of the adder, the output which is connected to the signal input of the block of shift registers. The main output of the block of shift registers is connected to the second input of the adder, and the additional output is connected to the signal input of the decision node. The signal input of the decision node is the first input of the first comparison unit. The output of the first comparison unit is connected to the control input of the memory unit, the output of which is connected to the second input of the first comparison unit and the first input of the subtraction unit. The second input of the subtraction block is combined with the data input of the memory block, the first input of the first comparison block and is the signal input of the decision node. The output of the subtraction block is connected to the second input of the second comparison block, the output of which is connected to the reset input of the comparison counter, the output of which is connected to the second input of the second element I. In this case, the control and clock inputs of the deciding node are the first input of the second comparison block and the clock input of the comparison counter . An additional control input of the decisive node is the first input of the second element I. In this case, the output of the decisive node is jointly connected to the reset inputs of the cyclic pulse shaper, the block of shift registers, and also to the second input of the OR element. The output of the cyclic pulse shaper is jointly connected to the first input of the first AND element, the first input of the inhibit element and the input of the loop counter. The output of the cycle counter is connected to the control input of the counter of distorted clock signals. The output of the counter of distorted clock signals is jointly connected to the address inputs of the block for selecting the allowable number of undistorted clock symbols, the threshold selection block and the account coefficient selection block. The output of the block for selecting the allowable number of undistorted clock symbols is connected to the control input of the clock identifier. The output of the inhibit element is jointly connected to the counting inputs of the counter for exiting synchronism and the counter of distorted clock signals. The output of the first AND element is connected to the first input of the OR element, the output of which is connected to the counter reset input to exit synchronism. The output of the counter coefficient selection block is connected to the input of the counter data for the exit from synchronism. The clock input of the cyclic pulse shaper is combined with the clock inputs of the clock identifier, the block of shift registers, and the decision node. The control input of the decisive node is connected to the output of the threshold selection unit, and the additional control input of the decisive node is connected to the output of the counter for synchronism output. In this case, the signal input of the clock identifier, the clock input of the cyclic pulse shaper and the output of the cyclic pulse shaper are respectively the signal input, clock input and output of the device. In addition, in the known device, the output of the decisive node is the output of the second element And, which is connected to the reset input of the memory block. The disadvantage of the prototype is the low reliability due to the possibility of overflow of the block of shift registers in synchronous mode, leading to a violation of the correct operation of the decisive node and the entire device as a whole. This is due to the fact that the synchronization signal of the decisive node, resetting the block of shift registers, can only be generated if the counter detects a synchronism failure and the decisive node detects the synchronization signal upon exiting the synchronism. In synchronous mode, the counter for exiting synchronism is reset to zero. Therefore, even when the crucial node detects the true clock signal at its output, the synchronization signal is not formed. In this case, the block of shift registers is not reset, but continues to accumulate responses. Therefore, after a certain number of search cycles in many cells of the block of shift registers (not only at the position of the true clock signal), the setting of the maximum possible accumulation values will be observed, which will lead to disruption of the correct operation of the decision node and the entire device as a whole, because the decider after overflow cannot determine the position of the true clock signal, both in synchronous mode and after synchronism failure.
Особенностью передачи детерминированного циклового синхросигнала является периодичность его повторения на одних и тех же позициях цикла передачи группового сигнала. При этом опознаватель синхросигнала может распознавать в принимаемом групповом сигнале не только истинные синхрогруппы, но и ложные, случайно сформированные на информационных позициях цикла. При формировании на выходе опознавателя синхросигнала откликов в виде единиц (на опознанную синхрогруппу) и нулей (на неопознанную синхрогруппу) требуемая достоверность принятия решения решающим узлом достигается за счет накопления откликов в блоке регистров сдвига. Распознание опознавателем синхросигнала кодовых групп на позиции синхросигнала приводит к накоплению откликов в ячейке блока регистров сдвига, соответствующей истинной синхрогруппе. При этом распознание опознавателем синхросигнала кодовых групп на информационных позициях цикла приводит к накоплению откликов в ячейках блока регистров сдвига, соответствующих ложным синхрогруппам. Решающий узел определяет ячейку с максимальным накоплением откликов. Этой ячейке соответствует позиция в цикле, которая принимается решающим узлом за позицию синхросигнала с наибольшей вероятностью. Решающий узел может определить позицию истинного циклового синхросигнала только при условии превышения накопления на определенную величину в одной из ячеек блока регистров сдвига над накоплениями во всех остальных ячейках. Для правильной работы решающего узла необходимо, чтобы при определении истинного синхросигнала блок регистров сдвига сбрасывался (обнулялся), а процесс накопления откликов опознавателя начинался заново. При этом при сбое синхронизма сброс блока регистров сдвига может произойти только после обнаружения выхода устройства из синхронизма. Необходимо отметить, что для надежной работы устройства сброс блока регистров сдвига в синхронном режиме работы также должен осуществляться. Невыполнение этой процедуры может привести к переполнению ячеек блока регистров сдвига, что приведет к нарушению правильной работы решающего узла и всего устройства в целом. Указанные факторы предъявляют повышенные требования к надежному функционированию блока регистров сдвига и недопущению его переполнения в синхронном режиме работы, что, в конечном счете, способствует надежной работе всего устройства для синхронизации по циклам.A feature of the transmission of a deterministic cyclic clock signal is the frequency of its repetition at the same positions of the group signal transmission cycle. In this case, the clock identifier can recognize in the received group signal not only true sync groups, but also false ones randomly generated at the information positions of the cycle. When generating responses of the synchronized signal at the output of the identifier in the form of units (to the identified synchronization group) and zeros (to the unidentified synchronization group), the required reliability of decision making by the decisive node is achieved due to the accumulation of responses in the block of shift registers. Recognition by the identifier of the clock signal of the code groups at the position of the clock signal leads to the accumulation of responses in the cell of the block of shift registers corresponding to the true sync group. In this case, the recognition by the identifier of the synchronization signal of the code groups at the information positions of the cycle leads to the accumulation of responses in the cells of the block of shift registers corresponding to the false synchronization groups. The decisive node defines the cell with the maximum accumulation of responses. This cell corresponds to the position in the cycle, which is taken by the deciding node as the position of the clock signal with the greatest probability. The decisive node can determine the position of the true cyclic clock signal only if the accumulation is exceeded by a certain value in one of the cells of the block of shift registers over the accumulations in all other cells. For the correct operation of the decisive node, it is necessary that, when determining the true clock signal, the block of shift registers is reset (zeroed), and the process of accumulating the responses of the identifier begins again. In this case, when synchronism fails, the reset of the block of shift registers can occur only after the detection of the device's output from synchronism. It should be noted that for reliable operation of the device, the reset of the block of shift registers in synchronous operation should also be carried out. Failure to perform this procedure may lead to overflow of the cells of the block of shift registers, which will lead to disruption of the correct operation of the decisive node and the entire device as a whole. These factors impose increased requirements for the reliable operation of the block of shift registers and to prevent its overflow in synchronous operation, which ultimately contributes to the reliable operation of the entire device for synchronization in cycles.
Устройство для синхронизации по циклам содержит опознаватель синхросигнала, элемент запрета, первый элемент И, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, элемент ИЛИ, счетчик циклов, счетчик искаженных синхросигналов, блок выбора допустимого числа неискаженных синхросимволов, блок выбора порога, блок выбора коэффициента счета, счетчик по выходу из синхронизма. Причем решающий узел содержит первый блок сравнения, блок памяти, блок вычитания, второй блок сравнения, счетчик сравнения и второй элемент И. Выход опознавателя синхросигнала совместно соединен со вторым входом элемента запрета, вторым входом первого элемента И, а также с первым входом сумматора, выход которого подключен к сигнальному входу блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход - к сигнальному входу решающего узла. Сигнальным входом решающего узла является первый вход первого блока сравнения. При этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения, выход которого соединен с входом сброса счетчика сравнения, выход которого соединен с вторым входом второго элемента И. При этом управляющим и тактовым входами решающего узла являются соответственно первый вход второго блока сравнения и тактовый вход счетчика сравнения. Дополнительным управляющим входом решающего узла является первый вход второго элемента И. При этом выход решающего узла совместно подключен к входам сброса формирователя цикловых импульсов, блока регистров сдвига, а также ко второму входу элемента ИЛИ. Выход формирователя цикловых импульсов совместно подключен к первому входу первого элемента И, первому входу элемента запрета, и входу счетчика циклов. Выход счетчика циклов подключен к входу управления счетчика искаженных синхросигналов. Выход счетчика искаженных синхросигналов совместно подключен к адресным входам блока выбора допустимого числа неискаженных синхросимволов, блока выбора порога и блока выбора коэффициента счета. Выход блока выбора допустимого числа неискаженных синхросимволов подключен к входу управления опознавателя синхросигнала. Выход элемента запрета совместно подключен к счетным входам счетчика по выходу из синхронизма и счетчика искаженных синхросигналов. Выход первого элемента И подключен к первому входу элемента ИЛИ, выход которого подключен к входу сброса счетчика по выходу из синхронизма. К входу данных счетчика по выходу из синхронизма подключен выход блока выбора коэффициента счета. Тактовый вход формирователя цикловых импульсов объединен с тактовыми входами опознавателя синхросигнала, блока регистров сдвига и решающего узла. Управляющий вход решающего узла соединен с выходом блока выбора порога, а дополнительный вход управления решающего узла соединен с выходом счетчика по выходу из синхронизма. При этом сигнальный вход опознавателя синхросигнала, тактовый вход формирователя цикловых импульсов и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства.The device for synchronizing in cycles contains a clock identifier, a prohibition element, an AND element, an adder, a block of shift registers, a decision unit, a cyclic pulse shaper, an OR element, a cycle counter, a counter of distorted clock signals, a block for selecting the allowable number of undistorted clock symbols, a threshold selection unit, block selection of the coefficient of the account, the counter to exit synchronism. Moreover, the decisive node contains a first comparison unit, a memory unit, a subtraction unit, a second comparison unit, a comparison counter and a second element I. The output of the synchronization identifier is jointly connected to the second input of the inhibit element, the second input of the first element And, as well as the first input of the adder, the output which is connected to the signal input of the block of shift registers. The main output of the block of shift registers is connected to the second input of the adder, and the additional output is connected to the signal input of the decision node. The signal input of the decision node is the first input of the first comparison unit. The output of the first comparison unit is connected to the control input of the memory unit, the output of which is connected to the second input of the first comparison unit and the first input of the subtraction unit. The second input of the subtraction block is combined with the data input of the memory block, the first input of the first comparison block and is the signal input of the decision node. The output of the subtraction block is connected to the second input of the second comparison block, the output of which is connected to the reset input of the comparison counter, the output of which is connected to the second input of the second element I. In this case, the control and clock inputs of the deciding node are the first input of the second comparison block and the clock input of the comparison counter . An additional control input of the decisive node is the first input of the second element I. In this case, the output of the decisive node is jointly connected to the reset inputs of the cyclic pulse shaper, the block of shift registers, and also to the second input of the OR element. The output of the cyclic pulse shaper is jointly connected to the first input of the first AND element, the first input of the inhibit element, and the input of the loop counter. The output of the cycle counter is connected to the control input of the counter of distorted clock signals. The output of the counter of distorted clock signals is jointly connected to the address inputs of the block for selecting the allowable number of undistorted clock symbols, the threshold selection block and the account coefficient selection block. The output of the block for selecting the allowable number of undistorted clock symbols is connected to the control input of the clock identifier. The output of the inhibit element is jointly connected to the counting inputs of the counter for exiting synchronism and the counter of distorted clock signals. The output of the first AND element is connected to the first input of the OR element, the output of which is connected to the counter reset input to exit synchronism. The output of the counter coefficient selection block is connected to the input of the counter data for the exit from synchronism. The clock input of the cyclic pulse shaper is combined with the clock inputs of the clock identifier, the block of shift registers and the decision node. The control input of the decisive node is connected to the output of the threshold selection unit, and the additional control input of the decisive node is connected to the output of the counter for synchronism output. In this case, the signal input of the clock identifier, the clock input of the cyclic pulse shaper and the output of the cyclic pulse shaper are respectively the signal input, clock input and output of the device.
Технический результат при осуществлении изобретения - повышение надежности работы устройства для синхронизации по циклам - достигается введением в решающий узел третьего элемента И, а также второго элемента ИЛИ. При этом выход счетчика сравнения подключен также к первому входу третьего элемента И, а второй вход третьего элемента И подключен к выходу устройства. Выход третьего элемента И подключен ко второму входу второго элемента ИЛИ, к первому входу которого подключен выход второго элемента И. Выход второго элемента ИЛИ подключен ко входу сброса блока памяти. Выход второго элемента ИЛИ является выходом решающего узла. Благодаря введению в решающий узел третьего элемента И, а также второго элемента ИЛИ повышается надежность работы устройства для синхронизации по циклам, т.к. в синхронном режиме работы при обнаружении истинного синхросигнала не происходит переполнения блока регистров сдвига. Сброс блока регистров сдвига осуществляется сигналом синхронизации, сформированным на выходе второго элемента ИЛИ. Факт обнаружения решающим узлом в режиме синхронизма именно истинного синхросигнала определяется с помощью третьего элемента И. При одновременном поступлении сигналов с выхода счетчика сравнения и с выхода устройства синхронизации по циклам на входы третьего элемента И на его выходе формируется сигнал синхронизации. При этом с помощью второго элемента ИЛИ осуществляется операция проключения на выход решающего узла сигнала синхронизации, сформированного или в режиме сбоя синхронизма (с выхода второго элемента И), или в синхронном режиме работы (с выхода третьего элемента И).The technical result in the implementation of the invention is to increase the reliability of the device for synchronization in cycles - is achieved by introducing the third element AND, as well as the second element OR, into the decisive node. The output of the comparison counter is also connected to the first input of the third element And, and the second input of the third element And is connected to the output of the device. The output of the third AND element is connected to the second input of the second OR element, to the first input of which the output of the second element is connected I. The output of the second OR element is connected to the reset input of the memory unit. The output of the second OR element is the output of the decisive node. Thanks to the introduction of the third AND element, as well as the second OR element, into the decisive node, the reliability of the device for synchronization in cycles is increased, in synchronous operation, when a true clock signal is detected, the block of shift registers does not overflow. The block of shift registers is reset by a synchronization signal generated at the output of the second OR element. The fact that the critical node detects precisely the true clock signal in the synchronism mode is determined using the third element I. When signals are simultaneously received from the output of the comparison counter and from the output of the synchronization device in cycles to the inputs of the third element And at its output a synchronization signal is generated. In this case, with the help of the second OR element, the operation of switching on the synchronization signal output, which is generated either in the synchronism failure mode (from the output of the second AND element), or in synchronous operation mode (from the output of the third AND element), is performed.
Проведенный заявителем анализ уровня техники, включающий поиск по патентным и научно-техническим источникам информации, и выявление источников, содержащих сведения об аналогах заявленного изобретения, позволили установить, что заявитель не обнаружил аналог, характеризующийся признаками, тождественными всем существенным признакам заявленного изобретения. Выбор из перечня выявленных аналогов прототипа, как наиболее близкого по совокупности существенных признаков аналога, позволил выявить совокупность существенных по отношению к усматриваемому заявителем техническому результату отличительных признаков в заявленном устройстве, изложенных в формуле изобретения. Следовательно, заявленное изобретение соответствует критерию "новизна".The analysis of the prior art by the applicant, including a search by patent and scientific and technical sources of information, and the identification of sources containing information about analogues of the claimed invention, allowed to establish that the applicant did not find an analogue characterized by features identical to all essential features of the claimed invention. The selection from the list of identified analogues of the prototype, as the closest in the set of essential features of the analogue, allowed to identify the set of essential distinguishing features in relation to the applicant's technical result in the claimed device set forth in the claims. Therefore, the claimed invention meets the criterion of "novelty."
Для проверки соответствия заявленного изобретения критерию "изобретательский уровень" заявитель провел дополнительный поиск известных решений, чтобы выявить признаки, совпадающие с отличительными от прототипа признаками заявленного устройства. Результаты поиска показали, что заявленное изобретение не вытекает для специалиста явным образом из известного уровня техники, определенного заявителем. Не выявлено влияние преобразований, предусматриваемых существенными признаками заявленного изобретения, на достижение технического результата. В частности, заявленным изобретением не предусматриваются следующие преобразования: дополнение известного средства какой-либо известной частью, присоединяемой к нему по известным правилам, для достижения технического результата, в отношении которого установлено влияние именно таких дополнений; замену какой-либо части известного средства другой известной частью для достижения технического результата, в отношении которого установлено влияние именно такой замены; исключение какой-либо части средства с одновременным исключением обусловленной ее наличием функции и достижением при этом обычного для такого исключения результата; увеличение однотипных элементов для усиления технического результата, обусловленного наличием в средстве именно таких элементов; выполнение известного средства или его части из известного материала для достижения технического результата, обусловленного известными свойствами материала; создание средства, состоящего из известных частей, выбор которых и связь между которыми осуществлены на основании известных правил, рекомендаций и достигаемый при этом технический результат обусловлен только известными свойствами частей этого объекта и связей между ними; изменение количественных признаков или взаимосвязи признаков, если известен факт влияния каждого из них на технический результат и новые значения признаков или их взаимосвязь могли быть получены из известных зависимостей. Следовательно, заявленное изобретение соответствует критерию "изобретательский уровень".To verify the compliance of the claimed invention with the criterion of "inventive step", the applicant conducted an additional search for known solutions to identify signs that match the distinctive features of the claimed device from the prototype. The search results showed that the claimed invention does not follow for a specialist explicitly from the prior art determined by the applicant. The effect of the transformations provided for by the essential features of the claimed invention on the achievement of a technical result is not revealed. In particular, the claimed invention does not provide for the following transformations: the addition of a known product with any known part, attached to it according to known rules, to achieve a technical result in respect of which the effect of such additions is established; the replacement of any part of a known product with another known part to achieve a technical result in respect of which the effect of such a replacement is established; the exclusion of any part of the funds with the simultaneous exclusion of the function due to its presence and the achievement of the usual result for such exclusion; the increase in the same type of elements to enhance the technical result due to the presence in the tool of just such elements; the implementation of a known tool or part of a known material to achieve a technical result due to the known properties of the material; the creation of a tool consisting of known parts, the choice of which and the connection between them are based on known rules, recommendations and the technical result achieved in this case is due only to the known properties of the parts of this object and the relationships between them; a change in the quantitative features or the relationship of the features, if the fact of the influence of each of them on the technical result is known and new values of the features or their relationship could be obtained from known dependencies. Therefore, the claimed invention meets the criterion of "inventive step".
Изобретение поясняется чертежом, на котором представлена структурная схема устройства для синхронизации по циклам. Сведения, подтверждающие возможность осуществления изобретения с получением вышеуказанного технического результата, заключаются в следующем.The invention is illustrated in the drawing, which shows a structural diagram of a device for synchronization in cycles. Information confirming the possibility of carrying out the invention with obtaining the above technical result are as follows.
Устройство для синхронизации по циклам содержит опознаватель 1 синхросигнала, элемент 2 запрета, элемент 3 И, сумматор 4, блок 5 регистров сдвига, решающий узел 6, формирователь 7 цикловых импульсов, элемент 8 ИЛИ, счетчик 9 циклов, счетчик 10 искаженных синхросигналов, блок 11 выбора допустимого числа неискаженных синхросимволов, блок 12 выбора порога, блок 13 выбора коэффициента счета, счетчик 14 по выходу из синхронизма, вход 15 сигнальный, вход 16 тактовый, выход 17 устройства. Решающий узел 6 содержит блок 18 сравнения, блок 19 памяти, блок 20 вычитания, блок 21 сравнения, счетчик 22 сравнения, элемент 23 И, элемент 24 И, а также элемент 25 ИЛИ. Выход опознавателя 1 синхросигнала совместно соединен со вторым входом элемента 2 запрета, вторым входом элемента 3 И, а также с первым входом сумматора 4, выход которого подключен к сигнальному входу блока 5 регистров сдвига. Основной выход блока 5 регистров сдвига подключен ко второму входу сумматора 4, а дополнительный выход - к сигнальному входу решающего узла 6. Сигнальным входом решающего узла 6 является первый вход блока 18 сравнения. При этом выход блока 18 сравнения подключен к входу управления блока 19 памяти, выход которого подключен ко второму входу блока 18 сравнения и первому входу блока 20 вычитания. Второй вход блока 20 вычитания объединен с входом данных блока 19 памяти, первым входом блока 18 сравнения и является сигнальным входом решающего узла 6. Выход блока 20 вычитания подключен ко второму входу блока 21 сравнения, выход которого соединен с входом сброса счетчика 22 сравнения. Выход счетчика 22 сравнения совместно подключен ко второму входу элемента 23 И, а также к первому входу элемента 24 И. Выход элемента 23 И подключен к первому входу элемента 25 ИЛИ, ко второму входу которого подключен выход элемента 24 И. Выход элемента 25 ИЛИ подключен к входу сброса блока 19 памяти. При этом управляющим и тактовым входами решающего узла 6 являются соответственно первый вход блока 21 сравнения и тактовый вход счетчика 22 сравнения. Первым дополнительным входом управления решающего узла 6 является первый вход элемента 23 И. Вторым дополнительным входом управления решающего узла 6 является второй вход элемента 24 И. Выходом решающего узла 6 является выход элемента ИЛИ, который подключен к входам сброса формирователя 7 цикловых импульсов, блока 5 регистров сдвига, а также ко второму входу элемента 8 ИЛИ. Выход формирователя 7 цикловых импульсов совместно подключен к первому входу элемента 3 И, первому входу элемента 2 запрета, входу счетчика 9 циклов, и второму дополнительному входу управления решающего узла 6. Выход счетчика 9 циклов подключен к входу управления счетчика 10 искаженных синхросигналов. Выход счетчика 10 искаженных синхросигналов совместно подключен к адресным входам блока 11 выбора допустимого числа неискаженных синхросимволов, блока 12 выбора порога и блока 13 выбора коэффициента счета. Выход блока 11 выбора допустимого числа неискаженных синхросимволов подключен к входу управления опознавателя 1 синхросигнала. Выход элемента 2 запрета совместно подключен к счетным входам счетчика 14 по выходу из синхронизма и счетчика 10 искаженных синхросигналов. Выход элемента 3 И подключен к первому входу элемента 8 ИЛИ, выход которого подключен к входу сброса счетчика 14 по выходу из синхронизма. К входу данных счетчика 14 по выходу из синхронизма подключен выход блока 13 выбора коэффициента счета. Тактовый вход формирователя 7 цикловых импульсов объединен с тактовыми входами опознавателя 1 синхросигнала, блока 5 регистров сдвига и решающего узла 6. Управляющий вход решающего узла 6 соединен с выходом блока 12 выбора порога, а первый дополнительный управляющий вход решающего узла 6 соединен с выходом счетчика 14 по выходу из синхронизма. При этом сигнальный вход опознавателя 1 синхросигнала, тактовый вход формирователя 7 цикловых импульсов и выход формирователя 7 цикловых импульсов являются соответственно сигнальным входом 15, тактовым входом 16 и выходом 17 устройства.The device for synchronizing in cycles contains a clock identifier 1, a prohibition element 2, an AND element 3, an adder 4, a shift register unit 5, a decision unit 6, a cyclic pulse shaper 7, an OR element 8, a 9 cycle counter, a distorted clock counter 10, block 11 the selection of the permissible number of undistorted sync symbols, the threshold selection unit 12, the account coefficient selection unit 13, the counter 14 for synchronism output, input 15 is signal, input 16 is clock, output 17 of the device. The decision node 6 comprises a comparison unit 18, a memory unit 19, a subtraction unit 20, a comparison unit 21, a comparison counter 22, an AND element 23, an AND element 24, and an OR element 25. The output of the clock identifier 1 is jointly connected to the second input of the inhibit element 2, the second input of the And 3 element, and also to the first input of the adder 4, the output of which is connected to the signal input of the shift register unit 5. The main output of block 5 of the shift registers is connected to the second input of the adder 4, and the additional output is connected to the signal input of the decision node 6. The signal input of the decision node 6 is the first input of the comparison unit 18. The output of the comparison unit 18 is connected to the control input of the memory unit 19, the output of which is connected to the second input of the comparison unit 18 and the first input of the subtraction unit 20. The second input of the subtraction unit 20 is combined with the data input of the memory unit 19, the first input of the comparison unit 18 and is the signal input of the decision unit 6. The output of the subtraction unit 20 is connected to the second input of the comparison unit 21, the output of which is connected to the reset input of the comparison counter 22. The output of the comparison counter 22 is jointly connected to the second input of the element 23 AND, as well as to the first input of the element 24 I. The output of the element 23 AND is connected to the first input of the element 25 OR, to the second input of which the output of the element 24 I. is connected. The output of the element 25 OR is connected to the reset input of the memory block 19. In this case, the control and clock inputs of the decision node 6 are, respectively, the first input of the comparison unit 21 and the clock input of the comparison counter 22. The first additional control input of the decision node 6 is the first input of the element 23 I. The second additional control input of the decision node 6 is the second input of the element 24 I. The output of the decision node 6 is the output of the OR element, which is connected to the reset inputs of the shaper 7 cyclic pulses, block 5 registers shift, as well as to the second input of element 8 OR. The output of the shaper 7 cyclic pulses is jointly connected to the first input of the 3 And element, the first input of the inhibit element 2, the input of the counter 9 cycles, and the second additional control input of the decision node 6. The output of the 9 cycles counter is connected to the control input of the counter 10 distorted clock signals. The output of the counter 10 distorted clock signals is jointly connected to the address inputs of the block 11 of the selection of the allowable number of undistorted clock symbols, block 12 of the selection of the threshold and block 13 of the selection of the account coefficient. The output of block 11 for selecting the permissible number of undistorted sync symbols is connected to the control input of the sync identifier 1. The output of the prohibition element 2 is jointly connected to the counting inputs of the counter 14 for exiting synchronism and the counter 10 of distorted clock signals. The output of element 3 AND is connected to the first input of element 8 OR, the output of which is connected to the reset input of counter 14 to exit synchronism. To the input of the data of the counter 14 at the exit from the synchronism is connected the output of the block 13 of the selection of the account coefficient. The clock input of the generator 7 cyclic pulses is combined with the clock inputs of the identifier 1 of the clock signal, block 5 of the shift registers and the decision node 6. The control input of the decision node 6 is connected to the output of the threshold selection unit 12, and the first additional control input of the decision node 6 is connected to the output of the counter 14 exit from synchronism. In this case, the signal input of the identifier 1 of the clock signal, the clock input of the driver 7 cyclic pulses and the output of the driver 7 cyclic pulses are respectively the signal input 15, the clock input 16 and the output 17 of the device.
Устройство синхронизации по циклам работает следующим образом. На сигнальный вход опознавателя 1 синхросигнала поступает групповой цифровой сигнал, содержащий детерминированные группы синхросигнала, повторяющиеся с частотой следования циклов. На информационных позициях группового сигнала кодовые группы информационных символов, идентичные синхрогруппе, формируются случайно. При поступлении на вход опознавателя 1 синхросигнала комбинации со структурой синхрогруппы на его выходе формируется отклик в виде "единичного" импульса, поступающего далее на первый вход сумматора 4, второй вход элемента 2 запрета и второй вход элемента 3 И. На вход управления опознавателя 1 синхросигнала с выхода блока 11 подается допустимое число k неискаженных синхросимволов. Опознаватель 1 синхросигнала состоит из регистра сдвига, дешифратора синхросигнала, кодера и устройства сравнения. Регистр сдвига осуществляет операцию преобразования группового цифрового сигнала, поступающего на информационный вход регистра сдвига, из последовательности в параллельный код. В течение каждого тактового интервала в регистр сдвига записывается один символ принимаемого сигнала, причем с приходом очередного символа предыдущий продвигается в следующую ячейку регистра сдвига. Таким образом, за m тактовых интервалов в регистр записывается m-символьная кодовая комбинация (где m - количество символов в синхрогруппе). С выхода регистра сдвига групповой сигнал в параллельном коде подается на вход дешифратора синхросигнала. Дешифратор настроен на распознание синхросигнала. К выходу дешифратора подключен кодер. Кодер предназначен для формирования двоичного кода числа безошибочно обнаруженных синхросимволов. Сравнивающее устройство осуществляет операцию сравнения числа безошибочно обнаруженных синхросимволов в синхрогруппе с допустимым числом k неискаженных синхросимволов. Если число безошибочно обнаруженных синхросимволов больше или равно допустимого числа k неискаженных синхросимволов, то на выходе опознавателя 1 синхросигнала формируется "единичный" сигнал (отклик). В противном случае на выходе опознавателя 1 формируется "нулевой" сигнал. Опознаватель 1 синхросигнала может быть реализован, например, как описано в описании изобретения к патенту РФ № 2231228 класса Н 04 L 7/08, опубл. 20.06.2004, Бюл. № 17, фиг.2.The device synchronization cycles works as follows. The signal input of the identifier 1 of the clock signal receives a group digital signal containing deterministic groups of the clock signal repeating with the frequency of the cycles. At the information positions of the group signal, code groups of information symbols identical to the sync group are formed randomly. When a synchronization signal is combined with the structure of the synchronization group at the input of the identifier 1, a response is generated in the form of a “single” pulse, which then goes to the first input of the adder 4, the second input of the inhibit element 2 and the second input of the 3 I element. The sync signal identifier 1 the output of block 11 is the allowable number k of undistorted sync symbols. The clock identifier 1 consists of a shift register, a clock decoder, an encoder and a comparison device. The shift register performs the operation of converting a group digital signal received at the information input of the shift register from a sequence to a parallel code. During each clock interval, one character of the received signal is recorded in the shift register, and with the arrival of the next character, the previous one moves to the next cell of the shift register. Thus, for m clock intervals, an m-character code combination is written to the register (where m is the number of characters in the sync group). From the output of the shift register, the group signal in parallel code is fed to the input of the clock decoder. The decoder is set to recognize the clock. An encoder is connected to the decoder output. The encoder is designed to generate a binary code of the number of correctly detected sync symbols. The comparing device performs the operation of comparing the number of correctly detected synchro-symbols in the synchro-group with the permissible number k of undistorted synchro-symbols. If the number of correctly detected synchronization symbols is greater than or equal to the allowable number k of undistorted synchronization symbols, then a “single” signal (response) is generated at the output of the synchronization identifier 1. Otherwise, a “zero” signal is generated at the output of the identifier 1. The clock identifier 1 can be implemented, for example, as described in the description of the invention to the patent of the Russian Federation No. 2231228 class H 04 L 7/08, publ. 06/20/2004, Bull. No. 17, figure 2.
Сумматор 4 представляет собой параллельный комбинационный сумматор, у которого младший разрядный вход первого слагаемого (младшие разряды n-разрядного входа) и n-разрядных входов второго слагаемого являются соответственно первым и вторым входом сумматора, при этом другие (n-1)-разрядные входы первого слагаемого подключены к источнику "нулевого" уровня.The adder 4 is a parallel combiner in which the least significant input of the first term (the least significant bits of the n-bit input) and the n-bit inputs of the second component are the first and second inputs of the adder, while the other (n-1) -digit inputs of the first term are connected to the source of "zero" level.
Блок 5 регистров сдвига включает в себя n N-разрядных (n=[log2N]+1, N - число позиций в одном цикле) регистров сдвига. При этом объединенные тактовые входы и объединенные входы сброса регистров сдвига являются соответственно тактовым входом и входом сброса блока 5 регистров сдвига, а сигнальные входы, выходы последних разрядов и выходы первых разрядов всех регистров сдвига являются соответственно сигнальным входом, основным выходом и дополнительным выходом бока 5 регистров сдвига. Таким образом, отклик опознавателя 1 синхросигнала, имеющий место в i-м тактовом интервале, складывается в сумматоре 4 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с основного выхода блока 5 регистров сдвига. Новый результат счета откликов, больший на единицу прежнего, записывается в виде n-разрядного двоичного числа в соответствующие первые ячейки (разряды) регистров сдвига блока 5 регистров сдвига. При этом двоичное число, записанное до этого в первые ячейки блока 5 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, параллельно сдвигаются на один разряд, и с основного выхода блока 5 регистров сдвига на второй вход сумматора 4 поступает результат счета откликов - на (i+1)-м тактовом интервале. Если отклик опознавателя 1 синхросигнала на (i+1)-м тактовом интервале отсутствует, то прежний результат счета откликов на (i+1)-й позиции цикла переписывается в первые ячейки блока 5 регистров сдвига, а остальные числа, хранящиеся в однотипных ячейках блока 5 регистров сдвига, сдвигаются на один разряд и т.д. Блок 5 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина n определяет емкость памяти результатов счета. Одновременно результаты счета откликов на каждой из позиций цикла с дополнительного выхода блока 5 регистров сдвига последовательно поступают на сигнальный вход решающего узла 6. В решающем узле 6, например в i-м тактовом интервале, входное двоичное число в параллельном коде, представляющее текущий результат счета откликов на i-й позиции цикла, одновременно подается на первый вход блока 18 сравнения, вход данных блока 19 памяти и второй вход блока 20 вычитания. В блоке 18 сравнения входное число сравнивается с двоичным числом, хранящимся в блоке 19 памяти, и если оно превышает число блока 19 памяти, то на выходе блока 18 сравнения формируется импульс, который, поступая на вход управления блока 19 памяти, обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах блока 18 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в блоке 19 памяти, то содержимое последнего не изменяется. Таким образом, в блок 19 памяти переписывается наибольший текущий результат счета откликов на какой-либо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла. Получающаяся разность (между числом блока 19 памяти и входным числом) на выходе блока 20 вычитания в виде двоичного числа в параллельном коде сравнивается в блоке 21 сравнения с пороговым числом d, поступающим на первый его вход (являющийся управляющим входом решающего узла 6) с выхода блока 12 выбора порога. При этом если число с выхода блока 20 вычитания меньше порогового числа d, то с выхода второго блока 21 сравнения на вход сброса счетчика 22 сравнения подается "единичный" (запрещающий) потенциал, который устанавливает и удерживает его в "нулевом" состоянии. Когда в i-м тактовом интервале число с выхода блока 20 вычитания равно или больше числа d, с выхода второго блока 21 сравнения поступает "нулевой" (разрешающий) потенциал, и счетчик 22 сравнения производит счет одного тактового импульса, поступающего на его тактовый вход, являющийся тактовым входом решающего узла 6. Если наибольшее двоичное число, записанное в блок 19 памяти, будет превышать каждое из N-1 последующих чисел, поступающих друг за другом с дополнительного выхода блока 5 регистров сдвига, на величину, равную или большую порогового числа d, то счетчик 22 сравнения произведет счет следующих подряд N тактовых импульсов. После чего на его выходе формируется "единичный" импульсный сигнал, который поступает на второй вход элемента 23 И, а также на первый вход элемента 24 И. При этом, если счетчик 14 по выходу из синхронизма произвел подсчет α раз подряд "неопознание" истинной синхрогруппы, то на его выходе формируется сигнал логической "единицы", который поступает на первый вход элемента 23 И, разрешая прохождение "единичного" импульсного сигнала с выхода счетчика сравнения на выход элемента 23 И. Прохождение "единичного" импульсного сигнала с выхода счетчика сравнения на выход элемента 24 И осуществляется при поступлении с выхода формирователя 7 цикловых импульсов сигнала цикловой синхронизации. Элемент 25 ИЛИ осуществляет проключение "единичного" импульсного сигнала на выход решающего узла 6 или с выхода элемента 23 И, или с выхода элемента 24 И. Сигнал на выходе решающего узла 6 является выходным сигналом синхронизации. При этом в первом случае сигнал синхронизации на выходе решающего узла 6 формируется при потере состояния синхронизма (потеря состояния синхронизма определяется счетчиком 14 по выходу из синхронизма). Во втором случае выходной сигнал синхронизации формируется в синхронном режиме работы. Сигнал синхронизации с выхода решающего узла 6 поступает на входы сброса блока 19 памяти, блока 5 регистров сдвига и формирователя 7 цикловых импульсов, а также на второй вход элемента 8 ИЛИ. В результате блок 19 памяти, блок 5 регистров сдвига и счетчик 14 по выходу из синхронизма сбрасываются в "нуль". После чего с выхода блока 21 сравнения начинает поступать запрещающий "единичный" потенциал и счетчик 22 сравнения также сбрасывается в "нуль". Выходным сигналом синхронизации решающего узла 6 производится фазирование формирователя 7 цикловых импульсов таким образом, что на выход 17 устройства начинают поступать регулярно следующие цикловые импульсы, по времени совпадающие с откликами опознавателя 1 синхросигнала на истинные синхрогруппы. Далее процесс поиска временного положения циклового синхросигнала в двоичном потоке группового сигнала начинается заново. При этом следующий сигнал синхронизации решающего узла 6 будет сформирован при условии обнаружения синхросигнала после потери состояния синхронизма ("единичный" импульс на выходе элемента 23 И) или в синхронном состоянии ("единичный" импульс на выходе элемента 24 И). В первом случае сигналы синхронизации решающего узла 6 будут изменять фазу начальной установки формирователя 7 цикловых импульсов. Во втором случае фаза начальной установки формирователя 7 цикловых импульсов изменяться не будет. Сбой состояния синхронизма может произойти если временное положение циклового синхросигнала изменилось или синхросигнал α раз подряд искажен (более чем на k синхросимволов). Таким образом, счетчик 14 по выходу из синхронизма подсчитывает количество следующих подряд импульсов сбоя синхросигнала, формируемых элементом 2 запрета. При достижении состояния счета α на выходе счетчика 14 по выходу из синхронизма появляется сигнал разрешения формирования решающим узлом 6 сигнала синхронизации. При этом при обнаружении истинного синхросигнала или формировании на выходе решающего узла 6 сигнала синхронизации счетчик 14 по выходу из синхронизма сбрасывается в "нуль". Блоки 18 и 21 сравнения могут быть выполнены, например, в виде n-разрядных компараторов двоичных кодов, формирующих признак "больше", "меньше" при соответствующем знаке разницы значений входных операндов, а также признак их равенства, подаваемых на первый и второй входы блоков. Блок 19 памяти может быть выполнен в виде n-разрядного регистра с параллельным входом. При этом входом данных, входом управления, входом сброса и выходом блока 19 памяти является соответственно вход данных, тактовый вход, вход сброса и выход данных n-разрядного регистра. Блок 20 вычитания может быть выполнен в виде полного n-разрядного параллельного сумматора. Разрядность сумматора обеспечивается последовательным соединением выхода переноса сумматора младших разрядов с входом переноса сумматора старших разрядов. Для выполнения сумматором операции вычитания число с блока 20 памяти, поступающее на первый вход блока вычитания, подвергается инверсии, а число, поступающее с дополнительного выхода блока 3 регистров сдвига на второй вход блока вычитания, инверсии не подвергается. Формирователь 7 цикловых импульсов и счетчик 22 сравнения и могут быть выполнены в виде последовательно соединенных двоично-десятичного синхронного счетчика и дешифратора (см., например, как описано в описании изобретения к патенту РФ № 2231228 класса Н 04 L 7/08, опубл. 20.06.2004, Бюл. № 17, фиг.3).Block 5 of shift registers includes n N-bit (n = [log 2 N] +1, N is the number of positions in one cycle) shift registers. In this case, the combined clock inputs and the combined reset input of the shift registers are respectively the clock input and reset input of the block 5 of the shift registers, and the signal inputs, outputs of the last bits and the outputs of the first bits of all shift registers are respectively the signal input, the main output and the additional output of the side of 5 registers shear. Thus, the response of the identifier 1 of the clock signal, which occurs in the i-th clock interval, is added to the adder 4 with the result of the previous count of responses at the i-th position of the cycle coming from the main output of the block 5 shift registers. A new result of the response count, greater by one unit of the former, is written as an n-bit binary number in the corresponding first cells (bits) of the shift registers of the block 5 of shift registers. In this case, the binary number previously recorded in the first cells of block 5 of shift registers, as well as all other numbers stored in subsequent cells of the same type, are simultaneously shifted by one bit, and from the main output of block 5 of shift registers to the second input of adder 4, the counting result responses - on the (i + 1) -th clock interval. If the response of the identifier 1 of the clock signal at the (i + 1) -th clock interval is absent, then the previous result of counting the responses at the (i + 1) -th position of the cycle is written to the first cells of the block 5 shift registers, and the remaining numbers stored in the same cells of the block 5 shift registers, are shifted by one bit, etc. Block 5 shift registers provides storage of the results of counting responses at each position of the cycle for the duration of the cycle. The value of n determines the memory capacity of the counting results. At the same time, the results of the response count at each position of the cycle from the additional output of block 5 of the shift registers are sequentially fed to the signal input of the decision node 6. In the decision node 6, for example, in the i-th clock interval, the input binary number in parallel code representing the current result of the response count at the i-th position of the cycle, simultaneously fed to the first input of the comparison unit 18, the data input of the memory unit 19 and the second input of the subtraction unit 20. In the comparison unit 18, the input number is compared with the binary number stored in the memory unit 19, and if it exceeds the number of the memory unit 19, an output is generated at the output of the comparison unit 18, which, when fed to the control input of the memory unit 19, erases the old one and writes new (input) number. After that, at the inputs of block 18 comparison are equal binary numbers. If the input number is equal to or less than the number stored in the memory unit 19, then the contents of the latter does not change. Thus, the largest current result of the response counting at any position of the cycle is copied to the memory unit 19, which is then compared with the counting results at subsequent positions of the cycle. The resulting difference (between the number of the memory block 19 and the input number) at the output of the subtraction block 20 as a binary number in the parallel code is compared in the comparison block 21 with the threshold number d supplied to its first input (which is the control input of the decision node 6) from the output of the block 12 threshold choices. Moreover, if the number from the output of the subtraction unit 20 is less than the threshold number d, then from the output of the second comparison unit 21, a “single” (inhibitory) potential is supplied to the reset input of the comparison counter 22, which sets and holds it in the “zero” state. When in the i-th clock interval the number from the output of the subtraction unit 20 is equal to or greater than the number d, the “zero” (resolving) potential comes from the output of the second comparison unit 21, and the comparison counter 22 calculates one clock pulse arriving at its clock input, which is the clock input of the decision node 6. If the largest binary number recorded in the memory block 19 will exceed each of the N-1 subsequent numbers coming one after another from the additional output of the block 5 shift registers by an amount equal to or greater than the threshold number d, then the counter 22 comparison will produce the following successive N clock pulses. After that, a “single” pulse signal is generated at its output, which goes to the second input of element 23 AND, as well as to the first input of element 24 I. Moreover, if counter 14 exits synchronism, it counts α non-identification of the true sync group once in a row then a logical “unit” signal is generated at its output, which is fed to the first input of element 23 AND, allowing the passage of a “single” pulse signal from the output of the comparison counter to the output of element 23 I. The passage of a “single” pulse signal from the output of the counter is comparable Ia to the output member 24 and carried at receipt output from generator 7 framer frame synchronization signal. The OR element 25 carries out the switching of the “single” pulse signal to the output of the decisive node 6 either from the output of the 23 And element, or from the output of the element 24 I. The signal at the output of the decisive node 6 is the synchronization output signal. In this case, in the first case, the synchronization signal at the output of the decision node 6 is formed when the synchronism state is lost (the loss of the synchronism state is determined by the counter 14 after the synchronism exit). In the second case, the synchronization output signal is generated in synchronous operation mode. The synchronization signal from the output of the decision node 6 is fed to the reset inputs of the memory block 19, the block 5 of the shift registers and the shaper 7 cyclic pulses, as well as to the second input of the element 8 OR. As a result, the memory block 19, the block 5 of the shift registers, and the counter 14, upon exit from the synchronism, are reset to zero. After that, the inhibitory “single” potential starts to arrive from the output of the comparison unit 21, and the comparison counter 22 is also reset to “zero”. The output synchronization signal of the decisive node 6 is the phasing of the shaper 7 cyclic pulses in such a way that the next cyclic pulses begin to arrive at the output 17 of the device, coinciding in time with the responses of the identifier 1 of the clock signal to the true clock groups. Further, the process of searching for the temporary position of the cyclic clock signal in the binary stream of the group signal starts again. In this case, the next synchronization signal of the decision node 6 will be generated under the condition that the sync signal is detected after the loss of the synchronism state (“single” pulse at the output of the 23 And element) or in the synchronous state (“single” pulse at the output of the 24 And element). In the first case, the synchronization signals of the decision node 6 will change the phase of the initial installation of the shaper 7 cyclic pulses. In the second case, the phase of the initial installation of the shaper 7 cyclic pulses will not change. The synchronism state failure can occur if the temporary position of the cyclic clock signal has changed or the clock signal α is distorted once in a row (by more than k clock symbols). Thus, the counter 14 at the exit from the synchronism counts the number of consecutive sync signal failure pulses generated by the prohibition element 2. Upon reaching the state of the account α at the output of the counter 14 to exit the synchronism, a signal appears allowing the formation of the deciding node 6 of the synchronization signal. In this case, when a true clock signal is detected or when a synchronization signal is generated at the output of the decision node 6, the counter 14 is reset to “zero” upon exit from the synchronism. Blocks 18 and 21 of the comparison can be performed, for example, in the form of n-bit binary code comparators, forming the sign "more", "less" with the corresponding sign of the difference in the values of the input operands, as well as a sign of their equality, applied to the first and second inputs of the blocks . The memory unit 19 can be made in the form of an n-bit register with a parallel input. In this case, the data input, control input, reset input, and output of the memory unit 19 is a data input, a clock input, a reset input, and an n-bit register data output, respectively. The subtraction unit 20 can be made in the form of a full n-bit parallel adder. The adder capacity is ensured by the serial connection of the transfer output of the low-order adder to the transfer input of the high-order adder. In order for the adder to perform the subtraction operation, the number from the memory unit 20 arriving at the first input of the subtraction unit is inverted, and the number received from the additional output of the shift register unit 3 to the second input of the subtraction unit is not inverted. The generator 7 cyclic pulses and counter 22 comparison and can be made in the form of series-connected binary decimal synchronous counter and decoder (see, for example, as described in the description of the invention to the patent of the Russian Federation No. 2231228 class H 04 L 7/08, publ. 20.06 .2004, Bull. No. 17, figure 3).
Счетчик 14 по выходу из синхронизма представляет собой двоично-десятичный синхронный счетчик импульсов, к выходу которого подключен первый вход компаратора двоичных чисел. Счетчик предназначен для подсчета следующих подряд импульсов сбоя синхросигнала, которые поступают с выхода элемента 2 запрета на тактовый вход счетчика. Компаратор предназначен для распознания достижения счетчиком состояния максимального счета, равного коэффициенту счета α, который с блока 13 выбора коэффициента счета подается в двоичном коде на второй вход компаратора. На вход сброса счетчика с выхода элемента 8 ИЛИ поступают импульсы опознания истинного синхросигнала или импульс синхронизации. Для запоминания сигнала состояния максимального накопления счетчиком 14 по выходу из синхронизма к выходу компаратора установочным входом должен быть подключен триггер. Сброс счетчика и триггера в "нулевое" состояние осуществляется при поступлении на вход сброса счетчика 14 по выходу из синхронизма сигнала "сброс". Выход триггера является выходом счетчика 14 по выходу из синхронизма. Счетчик 14 по выходу из синхронизма может быть реализован, например, как описано в описании изобретения к патенту РФ № 2231228 класса Н 04 L 7/08, опубл. 20.06.2004, Бюл. № 17, фиг.4.The counter 14 for the exit from synchronism is a binary-decimal synchronous pulse counter, the output of which is connected to the first input of the binary number comparator. The counter is designed to count the next consecutive pulses of a clock failure that come from the output of element 2 of the ban on the clock input of the counter. The comparator is designed to recognize when the counter reaches the maximum count state equal to the count coefficient α, which is supplied from the block 13 for selecting the count coefficient in binary code to the second input of the comparator. The counter reset input from the output of element 8 OR receives pulses for identifying the true clock signal or a synchronization pulse. To memorize the state signal of maximum accumulation by the counter 14, the trigger must be connected to the output of the comparator by the counter 14 to exit the synchronism. The counter and the trigger are reset to the “zero” state when the counter 14 is received at the reset input upon exiting the synchronism of the “reset” signal. The trigger output is the output of the counter 14 to exit synchronism. The counter 14 to exit synchronism can be implemented, for example, as described in the description of the invention to the patent of the Russian Federation No. 2231228 class H 04 L 7/08, publ. 06/20/2004, Bull. No. 17, Fig. 4.
Процесс формирования пороговых чисел d для решающего узла 6, допустимого числа k неискаженных синхросимволов для опознавателя 1 синхросигнала и коэффициента счета α для счетчика 14 по выходу из синхронизма производится следующим образом. На первый вход элемента 3 запрета поступают импульсы формирователя 7 цикловых импульсов, а на второй его вход - импульсы (отклики) опознавателя 1 синхросигнала. В результате на выход элемента 2 запрета пройдут только те импульсы формирователя 7 цикловых импульсов, которые соответствуют искаженным синхросигналам принимаемой двоичной информационной последовательности. Подсчитывая число R искаженных синхросимволов в течение времени счета довольно большого числа цикловых импульсов, можно с определенной степенью точности периодически определять вероятность (частость) ошибочного приема синхросигнала по формуле Poc≈R/Q, т.е. производить текущую оценку степени искажений принимаемого сигнала. При этом счетчик 10 искаженных синхросигналов производит подсчет искаженных синхросигналов, а счетчик 9 циклов - общее число Q синхросигналов, переданных за определенный промежуток времени. Емкость счетчика 9 циклов выбирается равной величине Q. После отсчета каждых Q цикловых импульсов на его выходе формируется единичный импульс, который подается на вход управления счетчика 10 искаженных синхросигналов. Счетчик 10 искаженных синхросигналов, предназначен для подсчета ошибочно принятых синхросигналов. Счетчик 10 искаженных синхросигналов состоит из счетного устройства и запоминающего устройства. При этом на счетный вход счетчика 10 искаженных синхросигналов с выхода элемента 2 запрета подаются сигналы логической "единицы" или "нуля". При этом сигнал логической "единицы" соответствует обнаружению сбоя (искажения) синхросигнала, а сигнал логического "нуля" - обнаружению неискаженного синхросигнала. Поэтому счетчик 10 искаженных синхросигналов обеспечивает подсчет только искаженных синхросигналов, соответствующих истинным синхрогруппам. Эти сигналы подсчитываются с помощью счетного устройства. Запоминающее устройство предназначено для записи и хранения результата (количества искаженных синхросигналов R) за период наблюдения (количества циклов Q). Счетчик 10 искаженных синхросигналов может быть реализован, например, как описано в описании изобретения к патенту РФ № 2231228 класса Н 04 L 7/08, опубл. 20.06.2004, Бюл. № 17, фиг.5. Элемент 2 запрета может быть выполнен из последовательно соединенных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И. При этом на первый вход ИСКЛЮЧАЮЩЕЕ ИЛИ подаются цикловые импульсы. Он соединен с первым входом элемента И. На второй вход ИСКЛЮЧАЮЩЕЕ ИЛИ подаются импульсы (отклики) с опознавателя 1 синхросигнала. Выход ИСКЛЮЧАЮЩЕЕ ИЛИ подключен ко второму входу элемента И. Выход элемента И является выходом элемента 2 запрета.The process of generating threshold numbers d for the decision node 6, the permissible number k of undistorted synchronization symbols for the identification 1 of the clock signal and the count coefficient α for the counter 14 to exit synchronism is as follows. The pulses of a shaper of 7 cyclic pulses are received at the first input of the inhibit element 3, and the pulses (responses) of the sync signal identifier 1 are received at its second input. As a result, only those pulses of the shaper of 7 cyclic pulses that correspond to the distorted clock signals of the received binary information sequence will go to the output of the inhibit element 2. By counting the number R of distorted sync symbols during the counting time of a rather large number of cyclic pulses, it is possible to periodically determine with a certain degree of accuracy the probability (frequency) of erroneous reception of the clock signal by the formula P oc ≈ R / Q, i.e. make a current assessment of the degree of distortion of the received signal. In this case, the counter 10 distorted clocks counts the distorted clocks, and the counter 9 cycles - the total number Q of clocks transmitted over a certain period of time. The capacity of the 9-cycle counter is chosen equal to the value of Q. After counting every Q cycle pulses, a single pulse is generated at its output, which is fed to the control input of the counter 10 of distorted clock signals. Counter 10 distorted clock signals, designed to count erroneously received clock signals. Counter 10 distorted clock consists of a counting device and a storage device. In this case, the logical counter of signals “1” or “zero” is sent to the counting input of the counter 10 distorted clock signals from the output of the prohibition element 2. In this case, the logical “unity” signal corresponds to the detection of a failure (distortion) of the clock signal, and the logical “zero” signal corresponds to the detection of an undistorted clock signal. Therefore, the counter 10 distorted clock signals provides a count only distorted clock signals corresponding to the true clock groups. These signals are counted using a counting device. The storage device is designed to record and store the result (the number of distorted clock signals R) for the observation period (number of Q cycles). Counter 10 distorted clock signals can be implemented, for example, as described in the description of the invention to the patent of the Russian Federation No. 2231228 class H 04 L 7/08, publ. 06/20/2004, Bull. No. 17, Fig. 5. The inhibit element 2 can be made of series-connected EXCLUSIVE OR elements and element I. In this case, cyclic pulses are applied to the first input of the EXCLUSIVE OR. It is connected to the first input of element I. The second input EXCLUSIVES OR impulses (responses) from the identifier 1 of the clock signal. The EXCLUSIVE OR output is connected to the second input of the AND element. The output of the AND element is the output of the inhibit element 2.
Счетчик 9 циклов состоит из счетного устройства и дешифратора. Счетное устройство предназначено для подсчета Q циклов. Дешифратор предназначен для распознания достижения счетным устройством состояния счета, равного Q, и формирования сигнала сброса счетного устройства, сброс которого осуществляется синхронно (по положительному фронту циклового импульса на тактовом входе счетного устройства). Сигнал достижения окончания периода наблюдения Q с выхода счетчика 9 циклов поступает на вход управления счетчика 10 искаженных синхросигналов. Счетчик 9 циклов может быть реализован, например, как описано в описании изобретения к патенту РФ № 2231228 класса Н 04 L 7/08, опубл. 20.06.2004, Бюл. № 17, фиг.6.The 9-cycle counter consists of a counting device and a decoder. The counting device is designed to count Q cycles. The decoder is designed to recognize that the counting device has reached the counting state equal to Q and generate a reset signal for the counting device, which is reset synchronously (on the positive edge of the cyclic pulse at the clock input of the counting device). The signal to reach the end of the observation period Q from the output of the 9-cycle counter is fed to the control input of the counter 10 distorted clock signals. The counter 9 cycles can be implemented, for example, as described in the description of the invention to the patent of the Russian Federation No. 2231228 class H 04 L 7/08, publ. 06/20/2004, Bull. No. 17, Fig.6.
Блок 11 выбора допустимого числа неискаженных синхросигналов, блок 12 выбора порога и блок 13 выбора коэффициента счета в зависимости от значения числа R, записанного в счетчике 10 искаженных синхросигналов, производят выбор соответственно определенного допустимого числа k неискаженных синхросигналов, порогового числа d и коэффициента α счетчика по выходу из синхронизма. Выбранные числа k, d и α с выходов блоков 11, 12 и 13 в параллельном коде подаются соответственно на вход управления опознавателя 1 синхросигнала, на управляющий вход решающего узла 6 и на вход данных счетчика 14 по выходу из синхронизма. Блок 11 выбора допустимого числа неискаженных синхросигналов, блок 12 выбора порога и блок 13 выбора коэффициента счета могут быть выполнены в виде постоянных запоминающих устройств (например, на микросхемах К573РФ13), в элементы памяти которых записаны результаты расчетов допустимых чисел неискаженных синхросимволов k, пороговых чисел d и коэффициента α счетчика по выходу из синхронизма в зависимости от вероятности ошибочного приема синхросигнала (см. Кальников В.В., Ташлинский А.Г. Методики нахождения внутренних параметров систем цикловой синхронизации с параллельным и рециркулярным поиском. - Ульяновск: УФВУС, 2002. 35 с. - Деп. в ЦВНИ МО РФ 23.09.02. № Б4898, опубл. СРДР, сер.Б., вып.61, 2002). При этом величина измеренной вероятности ошибочного приема синхросигнала Рос с выхода счетчика 10 искаженных синхросигналов подается на адресные входы постоянных запоминающих устройств блоков 11, 12 и 13, с выходов которых осуществляется вывод чисел k, d и α. Таким образом, в течение времени счета Q в опознаватель 1 синхросигнала подается определенное допустимое число неискаженных синхросимволов, в решающий узел 6 - пороговое число d, а в счетчик 14 по выходу из синхронизма - коэффициент счета α, которые могут принимать в каждом конкретном случае одно из h дискретных значений (градаций) в зависимости от качества принимаемого сигнала. Необходимое число градаций h чисел k, d и α выбирается из расчета поддержания вероятности обнаружения ложного синхросигнала в требуемых пределах при различных изменениях величины Рос. При этом законы формирования конкретных значений допустимых чисел kr неискаженных синхросимволов блоком 11, пороговых чисел dr блоком 12 и коэффициента αr счетчика по выходу из синхронизма блоком 13 можно записать в виде:Block 11 selects the permissible number of undistorted clock signals, block 12 selects the threshold and block 13 selects the account coefficient depending on the value of the number R recorded in the counter 10 of distorted clock signals, selects, respectively, a certain allowable number k of undistorted clock signals, threshold number d, and coefficient α of the counter exit from synchronism. The selected numbers k, d, and α from the outputs of blocks 11, 12, and 13 in a parallel code are respectively supplied to the control input of the synchronization identifier 1, to the control input of the decision node 6, and to the input of the counter 14 for synchronism output. The block 11 for selecting the permissible number of undistorted clock signals, the block 12 for selecting the threshold and the block 13 for selecting the account coefficient can be made in the form of read-only memory devices (for example, on K573RF13 microcircuits), in the memory elements of which are recorded the results of calculations of the permissible numbers of undistorted clock symbols k, threshold numbers d and the coefficient α of the counter for exiting synchronism, depending on the probability of erroneous reception of the clock signal (see Kalnikov V.V., Tashlinsky A.G. Methods for finding the internal parameters of cyclic synchronization with parallel and recircular search. - Ulyanovsk: UFVUS, 2002. 35 pp. - Dep. at TsVNI MO RF September 23, 02. No. B4898, publ. SRDR, ser. B., issue 61, 2002). In this case, the value of the measured probability of erroneous reception of the clock signal P OS from the output of the counter 10 of distorted clock signals is supplied to the address inputs of the permanent storage devices of blocks 11, 12 and 13, from the outputs of which the numbers k, d and α are output. Thus, during the Q counting time, a certain allowable number of undistorted sync symbols is supplied to the identifier 1 of the clock signal, the threshold number d is sent to the decision node 6, and the count coefficient α, which can take one of h of discrete values (gradations) depending on the quality of the received signal. The required number of gradations h of the numbers k, d, and α is selected from the calculation of maintaining the probability of detecting a false clock within the required limits for various changes in the value of P OS . In this case, the laws of the formation of specific values of allowable numbers k r of undistorted synchronization symbols by block 11, threshold numbers d r by block 12 and coefficient α r of the counter for exiting synchronism by block 13 can be written in the form:
kr=F1(Ar≤Poc<Br),k r = F 1 (A r ≤P oc <B r ),
dr=F2(Ar≤Poc<Br),d r = F 2 (A r ≤P oc <B r ),
αr=F3(Аr≤Рос<Вr),α r = F 3 (A r ≤R oc <B r),
где F1, F2, F3 - заранее выбранные правила соответственно для блока 11 выбора допустимого числа неискаженных синхросимволов, блока 12 выбора порога и блока 13 выбора коэффициента счета, по которым величина Pос=R/Q, принимающая значение в пределах r-го интервала (r может изменяться от 1 до h) измерений, приводится в соответствие значениям допустимого числа kr неискаженных синхросимволов, порогового числа dr и коэффициента αr счетчика по выходу из синхронизма; Аr и Вr - соответственно нижняя и верхняя границы величины Рос для r-го интервала.where F 1 , F 2 , F 3 are pre-selected rules, respectively, for block 11 for selecting the allowable number of undistorted sync symbols, block 12 for selecting a threshold and block 13 for selecting an account coefficient, according to which the value of P OS = R / Q, taking a value within r- of the interval (r can vary from 1 to h) of measurements, it is brought into correspondence with the values of the permissible number k r of undistorted sync symbols, the threshold number d r and the coefficient α r of the counter for the exit from synchronism; And r and B r - respectively, the lower and upper boundaries of the value of P OS for the r-th interval.
Требуемая помехоустойчивость устройства, которая определяется вероятностью обнаружения ложного синхросигнала, обеспечивается выбором закона формирования чисел kr для блока 11 выбора допустимого числа неискаженных синхросимволов, чисел dr для блока 12 выбора порога и чисел αr для блока 13 выбора коэффициента счета по соответствующим измеренным значениям величины Рос, попадающей в пределы какого-либо r-го интервала с границами Аr и Вr, по принципу: чем больше величина Рос, тем больше должны быть числа kr, dr и αr.The required noise immunity of the device, which is determined by the probability of detecting a false sync signal, is ensured by the choice of the law of formation of numbers k r for block 11 for selecting the allowable number of undistorted sync symbols, numbers d r for block 12 for selecting a threshold and numbers α r for block 13 for choosing a count coefficient from the corresponding measured values of P os falling within the limits of any rth interval with the boundaries of A r and B r , according to the principle: the larger the value of P os , the greater the numbers k r , d r and α r should be.
Временной интервал наблюдения откликов опознавателя 1 синхросигнала, в конце которого принимается решение о фазе циклового синхросигнала, адаптивно изменяется в зависимости от величины Рос и в каждом конкретном случае (при определенном значении Рос) приближается к минимально возможному, при котором еще обеспечивается требуемая помехоустойчивость. Величина Q, определяющая коэффициент счета счетчика 9 циклов, должна выбираться, с одной стороны, достаточно большой для того, чтобы обеспечить требуемую точность оценки вероятности ошибки Рос одиночного символа, с другой стороны - достаточно малой, чтобы обеспечить измерение величины Рос в пределах между двумя сбоями синхронизма по циклам и слежение за изменениями условий связи. Если считать, что сбои синхронизма по циклам происходят относительно редко, т.е. через интервалы времени, намного превышающие время счета Q цикловых синхросигналов, то на практике величина Q может выбираться как:The time interval for observing the responses of the identifier 1 of the clock signal, at the end of which a decision is made on the phase of the cyclic clock signal, adaptively varies depending on the value of P OS and in each case (at a certain value of P OS ) approaches the minimum possible for which the required noise immunity is still provided. The value of Q, which determines the counting coefficient of the counter of 9 cycles, should be selected, on the one hand, large enough to provide the required accuracy of estimating the probability of error P os of a single character, and on the other hand, small enough to ensure the measurement of P os between two failures of synchronism in cycles and tracking changes in communication conditions. If we assume that synchronism failures in cycles occur relatively rarely, i.e. at time intervals far exceeding the counting time Q of the cyclic clock signals, in practice, the value of Q can be chosen as:
где B1 - верхняя граница величины Рос в пределах первого интервала измерений, который соответствует наименьшим значениям чисел k1, d1 и α1; [ ] - означает округление до целого числа.where B 1 - the upper limit of the value of P OS within the first measurement interval, which corresponds to the smallest values of the numbers k 1 , d 1 and α 1 ; [] - means rounding to an integer.
Вышеизложенные сведения свидетельствуют о выполнении при использовании заявленного устройства следующей совокупности условий:The above information indicates the following conditions are met when using the claimed device:
- средство, воплощающее заявленное устройство при его осуществлении, предназначено для использования в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений;- a tool embodying the claimed device in its implementation, is intended for use in receiving devices synchronization cycles of systems for transmitting discrete messages;
- для заявленного устройства в том виде, как оно охарактеризовано в формуле изобретения, подтверждена возможность его осуществления с помощью описанных в заявке или известных до даты приоритета средств и методов;- for the claimed device in the form described in the claims, the possibility of its implementation using the means and methods described in the application or known prior to the priority date is confirmed;
- средство, воплощающее заявленное изобретение при его осуществлении, способно обеспечить достижение усматриваемого заявителем технического результата.- a tool embodying the claimed invention in its implementation, is able to ensure the achievement of the perceived by the applicant technical result.
Таким образом, заявленное изобретение соответствует критерию "промышленная применимость".Thus, the claimed invention meets the criterion of "industrial applicability".
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2005103006/09A RU2280956C1 (en) | 2005-02-07 | 2005-02-07 | Device for synchronization by cycles |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2005103006/09A RU2280956C1 (en) | 2005-02-07 | 2005-02-07 | Device for synchronization by cycles |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2280956C1 true RU2280956C1 (en) | 2006-07-27 |
Family
ID=37057921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2005103006/09A RU2280956C1 (en) | 2005-02-07 | 2005-02-07 | Device for synchronization by cycles |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2280956C1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2780048C1 (en) * | 2021-12-17 | 2022-09-19 | Акционерное общество "Омский научно-исследовательский институт приборостроения" (АО "ОНИИП") | Cycle synchronization method for signals with a cycle concentrated or distributed synchrogroup |
-
2005
- 2005-02-07 RU RU2005103006/09A patent/RU2280956C1/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2780048C1 (en) * | 2021-12-17 | 2022-09-19 | Акционерное общество "Омский научно-исследовательский институт приборостроения" (АО "ОНИИП") | Cycle synchronization method for signals with a cycle concentrated or distributed synchrogroup |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0405761B1 (en) | System for synchronizing data frames in a serial bit stream | |
EP0405760B1 (en) | System for synchronizing data frame groups in a serial bit stream | |
RU2012122943A (en) | METHOD FOR SYNCHRONIZING TRANSFERRED MESSAGES | |
EP0265080A1 (en) | Device for detecting bit phase difference | |
RU2280956C1 (en) | Device for synchronization by cycles | |
US10511464B2 (en) | Baud rate tracking and compensation apparatus and method | |
RU2284665C1 (en) | Device for cyclic synchronization | |
EP0880248A1 (en) | Circuit for detecting synchronizing signal in frame synchronization data transmission | |
JP5508922B2 (en) | System and method for frame synchronization | |
RU2239953C2 (en) | Frame alignment device | |
RU2348117C1 (en) | Device for cyclic synchronisation | |
RU2231228C1 (en) | Frame synchronization device | |
RU2782473C1 (en) | Cyclic synchronization device | |
RU2591565C1 (en) | Method of synchronising transmitted messages and device therefor | |
RU2780048C1 (en) | Cycle synchronization method for signals with a cycle concentrated or distributed synchrogroup | |
RU2571584C2 (en) | Method of transmission of telemetric information, adapted to different situations, arising during tests of rocket and space equipment, and system for its realisation | |
US4244052A (en) | Receiver word alignment for digital transmission systems using a redundant ternary line code | |
US5504761A (en) | Apparatus for detecting error in a communications line | |
US3419679A (en) | Start-stop synchronization checking circuit for long trains, short trains and single start-stop characters | |
RU2542900C2 (en) | Method of establishing synchronisation of pseudorandom sequences | |
RU2580806C2 (en) | DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS | |
RU2812335C1 (en) | Code pattern synchronization device | |
RU2133501C1 (en) | Method and device to identify classes of signals | |
RU2115248C1 (en) | Phase-starting device | |
KR850006804A (en) | Data synchronization device and detection method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PD4A | Correction of name of patent owner | ||
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20210208 |