RU2273045C1 - Device for recognizing distortion of digital information stream - Google Patents
Device for recognizing distortion of digital information stream Download PDFInfo
- Publication number
- RU2273045C1 RU2273045C1 RU2004128665/09A RU2004128665A RU2273045C1 RU 2273045 C1 RU2273045 C1 RU 2273045C1 RU 2004128665/09 A RU2004128665/09 A RU 2004128665/09A RU 2004128665 A RU2004128665 A RU 2004128665A RU 2273045 C1 RU2273045 C1 RU 2273045C1
- Authority
- RU
- Russia
- Prior art keywords
- control
- register
- information
- input
- inputs
- Prior art date
Links
Images
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Closed-Circuit Television Systems (AREA)
Abstract
Description
Изобретение относится к электросвязи и может быть использовано для распознавания искажения информационного цифрового потока, циркулирующего в цифровых сетях связи, в частности, в сети передачи данных (СПД) типа "Internet", основанных на семействе коммуникационных протоколов TCP/IP (Transmission Control Protocol/Internet Protocol) и описанных в книге Кульгин М. Технологии корпоративных сетей. Энциклопедия. - СПб.: Издательство "Питер", 1999. - 704 с.: ил.The invention relates to telecommunications and can be used to recognize distortion of the digital information stream circulating in digital communication networks, in particular, in the Internet data transmission network (SPD), based on the TCP / IP (Transmission Control Protocol / Internet) family of communication protocols Protocol) and described in the book Kulgin M. Technology corporate networks. Encyclopedia. - St. Petersburg: Publishing House "Peter", 1999. - 704 p.: Ill.
Известно устройство распознавания искажения информационного цифрового потока (см., например, патент РФ № 2094845, МПК G 06 F 15/40 от 27.10.97), содержащее коммутатор, формирователь сигналов сброса, блоки селекции, дешифраторы, суммирующие счетчики, регистр стратегии поиска, блок индикации, позволяющие осуществлять распознавание информационного цифрового потока.A device for recognizing distortion of an information digital stream is known (see, for example, RF patent No. 2094845, IPC G 06 F 15/40 of 10.27.97), comprising a switch, a shaper of reset signals, selection units, decoders, summing counters, a search strategy register, an indication unit allowing recognition of the digital information stream.
Известный аналог осуществляет распознавание по протокольным правилам канала связи. Однако указанный аналог имеет недостатки. Устройство имеет относительно невысокую вероятность правильного распознавания искажения злоумышленником информационного цифрового потока1 (1Вероятность правильного распознавания информационного цифрового потока - это численная мера степени объективной возможности распознавания, определяемая как отношение числа успешно найденных необходимых цифровых потоков в общем информационном потоке к общему числу попыток распознавания.), так как применяется ограниченная совокупность признакового пространства - не используются данные по текущему состоянию защищаемого объекта, что ограничивает область его применения.A known analogue performs recognition according to the protocol rules of the communication channel. However, this analogue has disadvantages. The device has a relatively low probability of correct recognition of information digital stream 1 by an intruder ( 1 The probability of correct recognition of an information digital stream is a numerical measure of the degree of objective recognition, defined as the ratio of the number of required digital streams successfully found in the total information stream to the total number of recognition attempts.) , since a limited set of attribute space is used - data on those the current state of the protected object, which limits its scope.
Также, известно устройство распознавания искажения информационного цифрового потока по патенту РФ № 2100839, МПК G 06 F 17/30 от 27.12.97. Данное устройство состоит из коммутатора, первого, второго и третьего регистров, блока сравнения, блока коррекции, регистра стратегии поиска, блока дешифрации.Also, a device for recognizing distortion of an information digital stream according to the patent of the Russian Federation No. 2100839, IPC G 06 F 17/30 of 12/27/97 is known. This device consists of a switch, first, second and third registers, a comparison unit, a correction unit, a search strategy register, a decryption unit.
Устройство распознавания искажения информационного цифрового потока распознает типы передаваемых кадров коммуникационных протоколов подмножества процедур HDLC, что обеспечивает принятие решения о присутствии (отсутствии) кадров определенного типа в общем информационном цифровом потоке.A digital information stream distortion recognition device recognizes the types of transmitted frames of communication protocols of a subset of HDLC procedures, which ensures the decision on the presence (absence) of a certain type of frames in the overall digital information stream.
Недостатком аналога является относительно невысокая вероятность правильного распознавания искажения информационного цифрового потока, так как распознавание протоколов производится только по одному управляющему элементу структуры пакетов данных.The disadvantage of the analogue is the relatively low probability of correct recognition of the distortion of the digital information stream, since the recognition of the protocols is carried out only on one control element of the structure of the data packets.
Наиболее близким по технической сущности к заявленному является устройство распознавания искажения информационного цифрового потока по патенту РФ № 2199148, МПК G 06 F 17/30 от 20.07.2001. Устройство-прототип содержит коммутатор, первый, второй и третий регистры, первый блок сравнения, блок коррекции, первый регистр стратегии поиска, первый дешифратор, формирователь управляющих сигналов, второй регистр стратегии и поиска, четвертый и пятый регистры, второй и третий дешифраторы, первый и второй счетчики, шифратор, второй блок сравнения, блок индикации.The closest in technical essence to the claimed is a device for recognizing distortion of the digital information stream according to the patent of the Russian Federation No. 2199148, IPC G 06 F 17/30 from 07.20.2001. The prototype device comprises a switch, first, second and third registers, a first comparison block, a correction block, a first search strategy register, a first decoder, control signal generator, a second strategy and search register, a fourth and fifth register, a second and third decoders, the first and second counters, encoder, second comparison unit, display unit.
Тактовый вход блока коррекции соединен с тактовыми входами первого регистра и первого блока сравнения и является тактовым входом устройства. Информационный вход первого регистра соединен с информационными входами коммутатора и блока коррекции и является информационным входом устройства. Выход коммутатора соединен с информационным входом третьего регистра. Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы первого регистра соединены с соответствующими информационными входами первого блока сравнения. Выход первого блока сравнения соединен с управляющим входом первого регистра стратегии поиска. Выход блока коррекции соединен с тактовыми входами первого регистра стратегии поиска, второго и третьего регистров. Выход первого регистра стратегии поиска соединен с управляющими входами второго регистра и первого дешифратора. Выход второго регистра соединен с управляющим входом третьего регистра.The clock input of the correction block is connected to the clock inputs of the first register and the first comparison block and is the clock input of the device. The information input of the first register is connected to the information inputs of the switch and the correction unit and is the information input of the device. The output of the switch is connected to the information input of the third register. The first, second, third, fourth, fifth, sixth, seventh and eighth information outputs of the first register are connected to the corresponding information inputs of the first comparison unit. The output of the first comparison unit is connected to the control input of the first register of the search strategy. The output of the correction block is connected to the clock inputs of the first register of the search strategy, the second and third registers. The output of the first register of the search strategy is connected to the control inputs of the second register and the first decoder. The output of the second register is connected to the control input of the third register.
Первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый информационные выходы третьего регистра соединены с соответствующими информационными входами первого дешифратора. Выход первого дешифратора соединен с управляющим входом второго регистра стратегии поиска и четвертым управляющим входом формирователя управляющих сигналов. Выход первого регистра стратегии поиска соединен с первым управляющим входом формирователя управляющих сигналов. Выход первого блока сравнения соединен с третьим управляющим входом формирователя управляющих сигналов. Первый выход формирователя управляющих сигналов соединен с первым управляющим входом коммутатора. Второй выход формирователя управляющих сигналов соединен со вторым управляющим входом коммутатора. Выход блока коррекции соединен с тактовыми входами второго регистра стратегии поиска, четвертого и пятого регистров. Выход второго регистра стратегии поиска соединен с управляющими входами четвертого регистра и второго дешифратора, вторым управляющим входом формирователя управляющих сигналов и информационным входом первого счетчика. Выход четвертого регистра соединен с управляющим входом пятого регистра. Информационный вход пятого регистра соединен с выходом коммутатора. Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы пятого регистра соединены с соответствующими входами второго дешифратора. Первый, второй, третий, четвертый и пятый выходы второго дешифратора соединены с соответствующими входами шифратора. Первый, второй и третий выходы шифратора соединены соответственно с четвертым, пятым, шестым входами второго блока сравнения. Первый, второй и третий выходы первого счетчика соединены соответственно с первым, вторым и третьим входами второго блока сравнения. Управляющий выход второго блока сравнения подключен к первым управляющим входом первого и второго счетчиков и блока индикации. Информационный выход второго блока сравнения подключен к информационному входу второго счетчика. Первый, второй и третий выходы второго счетчика соединены соответственно с первым, вторым и третьим входами третьего дешифратора. Выход третьего шифратора подключен ко второму управляющему входу блока индикации.The first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh, twelfth information outputs of the third register are connected to the corresponding information inputs of the first decoder. The output of the first decoder is connected to the control input of the second register of the search strategy and the fourth control input of the driver of control signals. The output of the first register of the search strategy is connected to the first control input of the driver of control signals. The output of the first comparison unit is connected to the third control input of the driver of control signals. The first output of the control signal generator is connected to the first control input of the switch. The second output of the control signal generator is connected to the second control input of the switch. The output of the correction block is connected to the clock inputs of the second register of the search strategy, the fourth and fifth registers. The output of the second register of the search strategy is connected to the control inputs of the fourth register and the second decoder, the second control input of the driver of control signals and the information input of the first counter. The output of the fourth register is connected to the control input of the fifth register. The information input of the fifth register is connected to the output of the switch. The first, second, third, fourth, fifth, sixth, seventh and eighth outputs of the fifth register are connected to the corresponding inputs of the second decoder. The first, second, third, fourth and fifth outputs of the second decoder are connected to the corresponding inputs of the encoder. The first, second and third outputs of the encoder are connected respectively to the fourth, fifth, sixth inputs of the second comparison unit. The first, second and third outputs of the first counter are connected respectively to the first, second and third inputs of the second comparison unit. The control output of the second comparison unit is connected to the first control input of the first and second counters and the display unit. The information output of the second comparison unit is connected to the information input of the second counter. The first, second and third outputs of the second counter are connected respectively to the first, second and third inputs of the third decoder. The output of the third encoder is connected to the second control input of the display unit.
Устройство распознавания искажения информационного цифрового потока - прототип, при поиске информации в общем информационном цифровом потоке определяет соответствие или несоответствие принятых сообщений протокольным правилам системы сигнализации ОКС 7, в зависимости от различных условий, устройство использует служебные сообщения выделенного канала системы сигнализации ОКС 7.A digital information stream distortion recognition device is a prototype. When searching for information in a common digital information stream, it determines the correspondence or discrepancy of received messages to the protocol rules of the OKS 7 alarm system, depending on various conditions, the device uses service messages of the allocated channel of the OKS 7 alarm system.
Недостатком прототипа является относительно узкая область применения, это объясняется тем, что прототип обеспечивает распознавание информационных потоков, циркулирующих только в выделенном канале системы сигнализации ОКС 7, а также он не позволяет выявлять несанкционированные деструктивные воздействия, вносимые злоумышленником, в распознанные прототипом информационные потоки.The disadvantage of the prototype is the relatively narrow scope, this is because the prototype provides recognition of information flows circulating only in the dedicated channel of the ACS 7 alarm system, and it does not allow to detect unauthorized destructive influences introduced by an attacker into the information flows recognized by the prototype.
Целью изобретения является разработка устройства распознавания искажения информационного цифрового потока, обладающего более широкой областью применения, т.е. позволяющего распознавать информационные потоки, циркулирующие не только в выделенных каналах сигнализации ОКС 7, но и распознавание искажения информационных цифровых потоков, циркулирующих в цифровых сетях связи, в частности, в сети передачи данных типа "Internet", основанных на семействе коммуникационных протоколов TCP/IP, а также выявления несанкционированных деструктивных воздействий, вносимых злоумышленником в служебную информацию распознанных информационных цифровых потоков.The aim of the invention is to develop a device for recognizing distortion of an information digital stream having a wider scope, i.e. which makes it possible to recognize information flows circulating not only in dedicated OKS 7 signaling channels, but also to recognize distortion of information digital streams circulating in digital communication networks, in particular, in the Internet data transmission network based on the TCP / IP communication protocol family, as well as identifying unauthorized destructive influences introduced by an attacker into the service information of recognized digital information streams.
Для достижения сформулированной цели в известное устройство распознавания искажения информационного цифрового потока, содержащее блок индикации, коммутатор, первый и второй управляющие входы которого подключены соответственно к первому и второму управляющим выходам формирователя управляющих сигналов, а информационный вход коммутатора подключен к информационному входу первого регистра и является информационным входом устройства, первый, третий и четвертый управляющий входы формирователя управляющих сигналов подключены к управляющим выходам соответственно первого регистра стратегии поиска, первого блока сравнения, и первого дешифратора, управляющий выход которого подключен к управляющему входу второго регистра стратегии поиска, управляющий выход второго регистра стратегии поиска подключен к управляющему входу четвертого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы первого регистра подключены к соответствующим информационным входам первого блока сравнения, управляющий выход которого подключен к управляющему входу первого регистра стратегии поиска, управляющий выход которого подключен к управляющему входу второго регистра, управляющий выход второго регистра подключен к управляющему входу третьего регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы которого подключены к соответствующим информационным входам первого дешифратора, второй управляющий выход первого регистра стратегии поиска подключен к управляющему входу первого дешифратора, информационный выход коммутатора подключен к информационным входам третьего и пятого регистров, а второй управляющий вход формирователя управляющих сигналов подключен к управляющим входам четвертого регистра и второго дешифратора, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены к соответствующим информационным входам первого запоминающего устройства, первый, второй, третий, четвертый, пятый и шестой информационные входы второго дешифратора подключены к соответствующим информационным выходам пятого регистра, управляющий вход которого подключен к управляющему выходу четвертого регистра, дополнительно введены первое и второе запоминающие устройства, второй блок сравнения и шифратор. Управляющий вход второго дешифратора подключен к первому управляющему выходу шифратора, второй управляющий выход которого подключен ко второму управляющему входу второго запоминающего устройства, первый управляющий вход которого подключен к управляющему выходу второго дешифратора. Первый, второй, третий, четвертый, пятый и шестой информационные выходы второго дешифратора подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным входам первого запоминающего устройства, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены к первому, второму, третьему, четвертому, пятому и шестому информационным входам второго блока сравнения, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый информационные входы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным выходам второго запоминающего устройства. Первый, второй и третий информационные выходы второго блока сравнения подключены соответственно к первому, второму и третьему информационным входам шифратора, первый, второй и третий информационные выходы которого подключены к первому, второму и третьему входу блока индикации соответственно. Тактовые входы первого, второго, третьего, четвертого и пятого регистров, первого и второго блока сравнения, первого и второго регистров стратегии поиска, первого и второго запоминающего устройства, второго блока сравнения и шифратора объединены и являются тактовым входом устройства.To achieve the stated goal, in a known device for recognizing distortion of an information digital stream containing an indicating unit, a switch, the first and second control inputs of which are connected respectively to the first and second control outputs of the driver of control signals, and the information input of the switch is connected to the information input of the first register and is information the input of the device, the first, third and fourth control inputs of the driver of the control signals are connected to the control respectively, the first output of the search strategy register, the first comparison unit, and the first decoder, whose control output is connected to the control input of the second search strategy register, the control output of the second search strategy register is connected to the control input of the fourth register, first, second, third, fourth, fifth , the sixth, seventh and eighth information outputs of the first register are connected to the corresponding information inputs of the first comparison unit, the control output of which is connected to the control the input of the first register of the search strategy, the control output of which is connected to the control input of the second register, the control output of the second register is connected to the control input of the third register, the first, second, third, fourth, fifth, sixth, seventh and eighth information outputs of which are connected to the corresponding information the inputs of the first decoder, the second control output of the first register of the search strategy is connected to the control input of the first decoder, the information output of the switch is connected to the formation inputs of the third and fifth registers, and the second control input of the driver of the control signals is connected to the control inputs of the fourth register and the second decoder, the first, second, third, fourth, fifth and sixth information outputs of which are connected to the corresponding information inputs of the first storage device, the first, second , the third, fourth, fifth and sixth information inputs of the second decoder are connected to the corresponding information outputs of the fifth register, the control input of which By connecting the control output of the fourth register, additionally introduced first and second memories, the second comparison unit and the encoder. The control input of the second decoder is connected to the first control output of the encoder, the second control output of which is connected to the second control input of the second storage device, the first control input of which is connected to the control output of the second decoder. The first, second, third, fourth, fifth and sixth information outputs of the second decoder are connected respectively to the first, second, third, fourth, fifth and sixth information inputs of the first storage device, the first, second, third, fourth, fifth and sixth information outputs of which are connected to the first, second, third, fourth, fifth and sixth information inputs of the second comparison unit, the seventh, eighth, ninth, tenth, eleventh and twelfth information inputs of which are connected respectively GOVERNMENTAL to first, second, third, fourth, fifth and sixth outputs of the second information storage device. The first, second and third information outputs of the second comparison unit are connected respectively to the first, second and third information inputs of the encoder, the first, second and third information outputs of which are connected to the first, second and third input of the display unit, respectively. The clock inputs of the first, second, third, fourth and fifth registers, the first and second comparison blocks, the first and second registers of the search strategy, the first and second storage devices, the second comparison block and the encoder are combined and are the clock input of the device.
Благодаря новой совокупности существенных признаков устройства распознавания искажения информационного цифрового потока, циркулирующего в СПД, в которое дополнительно введены элементы, обеспечивающие распознавание искажения информационных цифровых потоков, циркулирующих в цифровых сетях связи, в частности, в сети передачи данных типа "Internet", основанных на семействе коммуникационных протоколов TCP/IP, а также выявления НДВ, вносимых злоумышленником в служебную информацию распознанных информационных цифровых потоков.Owing to a new set of essential features of a distortion recognition device for informational digital stream circulating in an SPD, into which elements are added that provide distortion recognition for informational digital streams circulating in digital communication networks, in particular, in the Internet-based data transmission network based on the family TCP / IP communication protocols, as well as the detection of NDV, introduced by an attacker in the service information of recognized information digital streams.
Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественными всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного устройства условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень".The analysis of the prior art made it possible to establish that analogues that are characterized by a combination of features that are identical to all the features of the claimed technical solution are absent, which indicates the compliance of the claimed device with the patentability condition "novelty". Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed object from the prototype showed that they do not follow explicitly from the prior art. The prior art also did not reveal the popularity of the impact provided by the essential features of the claimed invention, the transformations on the achievement of the specified technical result. Therefore, the claimed invention meets the condition of patentability "inventive step".
Заявленное устройство поясняется чертежами, на которыхThe claimed device is illustrated by drawings, in which
на фиг.1 представлена функциональная схема устройства;figure 1 presents the functional diagram of the device;
на фиг.2 - функциональная схема формирователя управляющих сигналов;figure 2 is a functional diagram of a driver of control signals;
на фиг.3 - заголовок кадра СПД технологии Ethernet 802.3/LLC.figure 3 - frame header SPD technology Ethernet 802.3 / LLC.
Устройство распознавания искажения информационного цифрового потока, показанное на фиг.1, содержит блок индикации 17, коммутатор 1, первый и второй управляющие входы которого подключены соответственно к первому и второму управляющим выходам формирователя управляющих сигналов 8. Информационный вход коммутатора 1 подключен к информационному входу первого регистра 2 и является информационным входом устройства. Первый, третий и четвертый управляющий входы формирователя управляющих сигналов 8 подключены к управляющим выходам соответственно первого регистра стратегии поиска 4, первого блока сравнения 3, и первого дешифратора 7, управляющий выход которого подключен к управляющему входу второго регистра стратегии поиска 9. Управляющий выход второго регистра стратегии поиска 9 подключен к управляющему входу четвертого регистра 10. Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы первого регистра 2 подключены к соответствующим информационным входам первого блока сравнения 3, управляющий выход которого подключен к управляющему входу первого регистра стратегии поиска 4, управляющий выход которого подключен к управляющему входу второго регистра 5. Управляющий выход второго регистра 5 подключен к управляющему входу третьего регистра 6, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой информационные выходы которого подключены к соответствующим информационным входам первого дешифратора 7. Второй управляющий выход первого регистра стратегии поиска 4 подключен к управляющему входу первого дешифратора 7. Информационный выход коммутатора 1 подключен к информационным входам третьего 6 и пятого 11 регистров, а второй управляющий вход формирователя управляющих сигналов 8 подключен к управляющим входам четвертого регистра 10 и второго дешифратора 12, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены к соответствующим информационным входам первого запоминающего устройства 13. Первый, второй, третий, четвертый, пятый и шестой информационные входы второго дешифратора 12 подключены к соответствующим информационным выходам пятого регистра 11, управляющий вход которого подключен к управляющему выходу четвертого регистра 10. Управляющий вход второго дешифратора 12 подключен к первому управляющему выходу шифратора 16, второй управляющий выход которого подключен ко второму управляющему входу второго запоминающего устройства 14, первый управляющий вход которого подключен к управляющему выходу второго дешифратора 12, первый, второй, третий, четвертый, пятый и шестой информационные выходы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным входам первого запоминающего устройства 13. Первый, второй, третий, четвертый, пятый и шестой информационные выходы первого запоминающего устройства 13 подключены к первому, второму, третьему, четвертому, пятому и шестому информационным входам второго блока сравнения 15, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый информационные входы которого подключены соответственно к первому, второму, третьему, четвертому, пятому и шестому информационным выходам второго запоминающего устройства 14. Первый, второй и третий информационные выходы второго блока сравнения 15 подключены соответственно к первому, второму и третьему информационным входам шифратора 16, первый, второй и третий информационные выходы которого подключены к первому, второму и третьему входу блока индикации 17 соответственно, тактовые входы первого 2, второго 5, третьего 6, четвертого 10 и пятого 11 регистров, первого 3 и второго 15 блока сравнения, первого 4 и второго 9 регистров стратегии поиска, первого 13 и второго 14 запоминающего устройства, первого 3 и второго 15 блока сравнения и шифратора 16 объединены и являются тактовым входом устройства.The distortion recognition device of the digital information stream shown in Fig. 1 contains an indication unit 17, a switch 1, the first and second control inputs of which are connected respectively to the first and second control outputs of the control signal generator 8. The information input of the switch 1 is connected to the information input of the first register 2 and is the information input of the device. The first, third and fourth control inputs of the driver of the control signals 8 are connected to the control outputs of the first search strategy register 4, the first comparison unit 3, and the first decoder 7, the control output of which is connected to the control input of the second search strategy register 9. The control output of the second strategy register search 9 is connected to the control input of the fourth register 10. The first, second, third, fourth, fifth, sixth, seventh and eighth information outputs of the first register 2 are connected to the corresponding information inputs of the first comparison unit 3, the control output of which is connected to the control input of the first register of the search strategy 4, the control output of which is connected to the control input of the second register 5. The control output of the second register 5 is connected to the control input of the third register 6, first, second, third , the fourth, fifth, sixth, seventh and eighth information outputs of which are connected to the corresponding information inputs of the first decoder 7. The second control output of the first register search strategy 4 is connected to the control input of the first decoder 7. The information output of switch 1 is connected to the information inputs of the third 6 and fifth 11 registers, and the second control input of the driver of control signals 8 is connected to the control inputs of the fourth register 10 and second decoder 12, the first, second, the third, fourth, fifth and sixth information outputs of which are connected to the corresponding information inputs of the first storage device 13. The first, second, third, fourth, fifth and sixth information The inputs of the second decoder 12 are connected to the corresponding information outputs of the fifth register 11, the control input of which is connected to the control output of the fourth register 10. The control input of the second decoder 12 is connected to the first control output of the encoder 16, the second control output of which is connected to the second control input of the second storage device 14, the first control input of which is connected to the control output of the second decoder 12, the first, second, third, fourth, fifth and sixth information the outputs of which are connected respectively to the first, second, third, fourth, fifth and sixth information inputs of the first memory device 13. The first, second, third, fourth, fifth and sixth information outputs of the first memory device 13 are connected to the first, second, third, fourth , the fifth and sixth information inputs of the second comparison unit 15, the seventh, eighth, ninth, tenth, eleventh and twelfth information inputs of which are connected respectively to the first, second, third, fourth the first, second and third information outputs of the second storage device 14. The first, second and third information outputs of the second comparison unit 15 are connected respectively to the first, second and third information inputs of the encoder 16, the first, second and third information outputs of which are connected to the first, second and the third input of the display unit 17, respectively, the clock inputs of the first 2, second 5, third 6, fourth 10 and fifth 11 registers, the first 3 and second 15 comparison blocks, the first 4 and second 9 strategy registers OISCA, first 13 and second memory 14, the first 3 and the second comparator unit 15 and the encoder 16 are combined and the clock input device.
Коммутатор 1 служит для коммутации входной цифровой последовательности на вход третьего 6 и пятого 11 регистров. При поступлении на второй управляющий вход коммутатора 1 сигнала со второго выхода формирователя управляющих сигналов 8 осуществляется коммутация входного потока, поступающего на информационный вход коммутатора 1, к его выходу. При подаче сигнала с первого выхода формирователя управляющих сигналов 8 на первый управляющий вход коммутатора 1 происходит отключение информационного входа коммутатора 1 от его выхода. Вариант построения коммутатора представлен в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. - М.: Радио и связь, 1987. - 352 с.: ил. - (Массовая радиобиблиотека. Вып.1111) стр.226, рис 2.27 и может быть реализован на микросхемах серии К555ИП7.Switch 1 serves for switching the input digital sequence to the input of the third 6 and fifth 11 registers. When a signal is received at the second control input of the switch 1 from the second output of the control signal generator 8, the input stream comming to the information input of the switch 1 is switched to its output. When a signal is supplied from the first output of the shaper of control signals 8 to the first control input of the switch 1, the information input of the switch 1 is disconnected from its output. A variant of the construction of the switch is presented in the book Shilo V.L. Popular Digital Chips: A Guide. - M.: Radio and Communications, 1987. - 352 p.: Ill. - (Mass radio library. Issue 1111) p. 226, Fig. 2.27 and can be implemented on the K555IP7 series microcircuits.
Первый регистр 2 представляет собой восьмиразрядный последовательный регистр. Он предназначен для последовательного выделения восьми элементов входного цифрового потока, поступающего на его информационный вход.The first register 2 is an eight-bit sequential register. It is intended for the sequential selection of eight elements of the input digital stream supplied to its information input.
Первый регистр стратегии поиска 4 представляет собой 96-ти разрядный последовательный регистр, в котором при поступлении на его управляющий вход управляющего импульса производится запись разрешающего импульса в первую ячейку и обнуление содержания других ячеек. Перемещение разрешающего управляющего импульса, поступившего с первого блока сравнения 3, осуществляется под воздействием Ft, поступивших по тактовому входу. После прохождения девяносто шести тактовых импульсов Ft управляющий импульс появляется на выходе первого регистра стратегии поиска 4.The first register of the search strategy 4 is a 96-bit sequential register, in which, when a control pulse is received at its control input, a resolution pulse is recorded in the first cell and the contents of other cells are zeroed. The movement of the enabling control pulse received from the first block of comparison 3 is carried out under the influence of F t received at the clock input. After the passage of ninety-six clock pulses F t, the control pulse appears at the output of the first register of the search strategy 4.
Третий регистр 6 предназначен для последовательного выделения восьми элементов входного цифрового потока, поступающего на его информационный вход. При наличии управляющего импульса на его управляющем входе происходит обнуление содержания ячеек третьего регистра 6.The third register 6 is intended for the sequential allocation of eight elements of the input digital stream received at its information input. In the presence of a control pulse at its control input, the content of the cells of the third register 6 is zeroed.
Второй регистр стратегии поиска 9 предназначен для определения момента времени, в течение которого на ячейках пятого регистра 11 находятся биты пакета данных, принадлежащих входному цифровому потоку, соответствующие битам, обозначающим поля данных "URG", "АСК", "PSH", "RST", "SYN", "FIN" (см. фиг.3), а так же для обеспечения синхронизации работы второго дешифратора 12. Второй регистр стратегии поиска 9 представляет собой 224-х разрядный последовательный регистр, в котором при поступлении с выхода первого дешифратора 7 на его первый вход импульса производится запись единицы в первую ячейку и обнуление содержания других ячеек. Перемещение импульса, поступившего с первого дешифратора 7, осуществляется под воздействием Ft, поступающего на тактовый вход второго регистра стратегии поиска 9. После прохождения двухсот двадцати четырех тактовых импульсов Ft, управляющий импульс появляется на выходе второго регистра стратегии поиска 9, соединенным со вторым управляющим входом формирователя управляющих сигналов 9, управляющим входом второго дешифратора 12 и четвертого регистра 10.The second register of the search strategy 9 is designed to determine the time during which the cells of the fifth register 11 contain bits of the data packet belonging to the input digital stream corresponding to the bits denoting the data fields "URG", "ACK", "PSH", "RST" , "SYN", "FIN" (see figure 3), as well as to ensure the synchronization of the second decoder 12. The second register of the search strategy 9 is a 224-bit sequential register, in which when received from the output of the first decoder 7 at its first pulse input is made writing a unit to the first cell and zeroing the contents of other cells. The movement of the pulse received from the first decoder 7 is carried out under the influence of F t entering the clock input of the second register of the search strategy 9. After passing two hundred twenty-four clock pulses F t , the control pulse appears at the output of the second register of the search strategy 9, connected to the second control the input of the shaper control signals 9, the control input of the second decoder 12 and the fourth register 10.
Пятый регистр 11 предназначен для последовательного выделения на 1-6 выходах шести элементов входного цифрового потока, поступающего на его информационный вход с выхода коммутатора 1. При наличии импульса на управляющем входе происходит обнуление содержания ячеек пятого регистра 11. Тактирование работы пятого регистра 11 осуществляется подачей на его тактовый вход тактовых импульсов Ft. Схемы регистров известны и описаны, например, в а.с. 1591072 СССР, МПК6 G 11 С 19/00, заявл. 23.11.88, опубл. 07.09.90 и могут быть реализованы на микросхемах серии К555ИР8.The fifth register 11 is designed for sequentially allocating six elements of the input digital stream at 1-6 outputs coming to its information input from the output of the switch 1. If there is a pulse at the control input, the contents of the cells of the fifth register 11 are reset. The operation of the fifth register 11 is performed by applying its clock input of clock pulses F t . Register schemes are known and described, for example, in A.S. 1591072 USSR, IPC 6 G 11 C 19/00, declared 11.23.88, publ. 09/07/90 and can be implemented on chips of the K555IR8 series.
Формирователь управляющих сигналов 8, показанный на фиг.2, предназначен для выработки управляющих сигналов на коммутатор 1 в моменты прихода управляющих сигналов от соответствующих блоков. При поступлении сигнала на первый или на второй управляющие входы формирователя управляющих сигналов 8 на первом выходе формирователя управляющих сигналов 8 вырабатывается сигнал, поступающий на первый управляющий вход коммутатора 1. При поступлении сигнала на третий или на четвертый управляющий входы формирователя управляющих сигналов 8 на втором выходе формирователя управляющих сигналов 8 вырабатывается сигнал, поступающий на второй управляющий вход коммутатора 1. Формирователь управляющих сигналов 8 состоит из первого 8.1 и второго 8.2 элементов ИЛИ. Первый и второй входы первого элемента ИЛИ 8.1 являются соответственно первым и вторым управляющими входами формирователя управляющих сигналов 8. Первый и второй входы второго элемента ИЛИ 8.2 являются соответственно третьим и четвертым управляющими входами формирователя управляющих сигналов 8. Выходы первого и второго элементов ИЛИ являются соответственно первым и вторым управляющими выходами формирователя управляющих сигналов 8. Первый 8.1 и второй 8.2 элементы ИЛИ предназначены для логической развязки сигналов между входами и выходами микросхем. Вариант построения элементов ИЛИ известен и описан, например, в книге Интегральные микросхемы: Справочник/Б.В.Тарабрин, Л.Ф.Лунин, Ю.Н.Смирнов и др.; Под ред. Б.В.Тарабрина. - 2-е изд., испр. - М.: Энергоатомиздат, 1985. - 528 с., ил., стр 282 и может быть реализован на микросхемах серии К555ЛЛ1.Shaper control signals 8, shown in figure 2, is designed to generate control signals to the switch 1 at the time of arrival of control signals from the respective blocks. Upon receipt of a signal at the first or second control inputs of the driver of control signals 8 at the first output of the driver of control signals 8, a signal is generated that is transmitted to the first control input of the switch 1. When a signal is received at the third or fourth control inputs of the driver of control signals 8 at the second output of the driver control signals 8, a signal is generated that is transmitted to the second control input of switch 1. The driver of control signals 8 consists of the first 8.1 and second 8. 2 elements OR. The first and second inputs of the first element OR 8.1 are respectively the first and second control inputs of the driver of the control signals 8. The first and second inputs of the second element OR 8.2 are the third and fourth control inputs of the driver of the control signals 8. The outputs of the first and second elements OR are respectively the first and the second control outputs of the driver of control signals 8. The first 8.1 and second 8.2 elements OR are designed for logical isolation of signals between inputs and outputs ikroskhem. A variant of constructing OR elements is known and described, for example, in the book Integrated Circuits: Reference Book / B.V. Tarabrin, L.F. Lunin, Yu.N. Smirnov, and others; Ed. B.V. Tarabrina. - 2nd ed., Rev. - M.: Energoatomizdat, 1985. - 528 p., Ill., P. 282 and can be implemented on K555LL1 series microcircuits.
Первый блок сравнения 3 предназначен для определения наличия на его первом-восьмом информационных входах кодовой комбинации 10101011, обозначающей начальный ограничитель кадра. Появление этой комбинации является указанием на то, что следующий байт принадлежит заголовку кадра, принадлежащего входному цифровому потоку. В случае получения положительного решения на выходе первого блока сравнения 3 формируется сигнал, поступающий на управляющий вход первого регистра стратегии поиска 4 и на третий управляющий вход формирователя управляющих сигналов 8. Тактовая синхронизация работы устройства обеспечивается с помощью Ft.The first comparison unit 3 is designed to determine the presence on its first to eighth information inputs of a code combination 10101011, indicating the initial frame limiter. The appearance of this combination is an indication that the next byte belongs to the header of the frame belonging to the input digital stream. In the case of a positive decision, the signal is generated at the output of the first comparison unit 3 and fed to the control input of the first register of the search strategy 4 and to the third control input of the driver of control signals 8. Clock synchronization of the device is provided using F t .
Второй блок сравнения 15 предназначен для сравнения кодовых комбинаций, поступивших на его 1-6 и 7-12 информационные входы. В случае совпадения сообщений с первого запоминающего устройства 13 и второго запоминающего устройства 14 с выхода второго блока сравнения 15 передается соответствующее сообщение на вход шифратора 16. В случае не совпадения принятого сообщения от первого запоминающего устройства 13 ни с одним из сообщений, хранящимся во втором запоминающем устройстве 14 на входе второго шифратора 16, поступает соответствующее сообщение. Вариант построения блоков сравнения представлен в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. - М.: Радио и связь, 1987. - 352 с.: ил. - (массовая радиобиблиотека. Вып.1111) стр.273, рис.2.68 и может быть реализован на микросхемах серии К555СП1.The second comparison unit 15 is intended for comparing code combinations received at its 1-6 and 7-12 information inputs. If the messages from the first memory 13 and the second memory 14 coincide, the corresponding message is transmitted to the input of the encoder 16 from the output of the second comparison unit 15. If the received message from the first memory 13 does not coincide with any of the messages stored in the second memory 14 at the input of the second encoder 16, a corresponding message is received. A variant of constructing comparison blocks is presented in the book Shilo V.L. Popular Digital Chips: A Guide. - M.: Radio and Communications, 1987. - 352 p.: Ill. - (mass radio library. Vol. 1111) p. 273, Fig. 2.68 and can be implemented on chips of the K555SP1 series.
Второй регистр 5 предназначен для выработки управляющего импульса на обнуление содержания ячеек третьего регистра 6 после считывания с него информации. Он представляет собой двухразрядный последовательный регистр. С выхода второго разряда которого, являющегося выходом второго регистра 5, управляющий сигнал поступает на управляющий вход третьего регистра 6.The second register 5 is designed to generate a control pulse to zero the contents of the cells of the third register 6 after reading information from it. It is a two-bit serial register. From the output of the second discharge of which, which is the output of the second register 5, the control signal is supplied to the control input of the third register 6.
Четвертый регистр 10 предназначен для выработки управляющего импульса на обнуление содержания ячеек пятого регистра 11 после считывания с него информации. Он представляет собой двухразрядный последовательный регистр. С выхода второго разряда которого, являющегося выходом четвертого регистра 10, управляющий сигнал поступает на управляющий вход пятого регистра 11. Второй 5 и четвертый 10 регистры идентичны. Вариант построения регистров представлен в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. - М.: Радио и связь, 1987. - 352 с.: ил. - (Массовая радиобиблиотека. Вып.1111) стр.78, рис.1.57 и может быть реализован на микросхемах серии К555ТМ9.The fourth register 10 is designed to generate a control pulse to zero the contents of the cells of the fifth register 11 after reading information from it. It is a two-bit serial register. From the output of the second discharge of which, which is the output of the fourth register 10, the control signal is supplied to the control input of the fifth register 11. The second 5 and fourth 10 registers are identical. A variant of building registers is presented in the book Shilo V.L. Popular Digital Chips: A Guide. - M.: Radio and Communications, 1987. - 352 p.: Ill. - (Mass Radio Library. Issue 1111) p. 78, Fig. 1.57 and can be implemented on the K555TM9 series microcircuits.
Первый дешифратор 7 предназначен для преобразования восьми элементов пакета данных, поступающих с третьего регистра 6, в информацию о "вложенном" в пакет протоколе более высокого уровня. Управляющий сигнал на управляющем выходе первого дешифратора 7 появляется в том случае, если принятая последовательность соответствует значению 00000110, означающая, что поле данных "Протокол" несет в себе информацию о транспортном протоколе TCP. Срабатывание первого дешифратора 7 осуществляется в момент прихода управляющего сигнала с выхода первого регистра стратегии поиска 4 на управляющий вход первого дешифратора 7.The first decoder 7 is designed to convert eight elements of the data packet coming from the third register 6 into information about a higher-level protocol "embedded" in the packet. The control signal at the control output of the first decoder 7 appears if the received sequence corresponds to the value 00000110, meaning that the Protocol data field carries information about the TCP transport protocol. The operation of the first decoder 7 is carried out at the time of the arrival of the control signal from the output of the first register of the search strategy 4 to the control input of the first decoder 7.
Второй дешифратор 12 предназначен для преобразования информации, хранимой в полях данных "URG" (поле срочного указателя), "АСК" (поле подтверждения), "PSH" (функция проталкивания), "RST" (перезагрузка данного соединения), "SYN" (синхронизация номеров очереди), "FIN" (нет больше данных для передачи) заголовка кадра, поступивших на его информационные входы с выходов пятого 11 регистра, в соответствующую кодовую. Срабатывание второго дешифратора 12 осуществляется в момент прихода сигнала с выхода второго регистра стратегии поиска 9 на управляющий вход второго дешифратора 12. Вариант построения дешифраторов известен и описан, например, в книге Шлямберский В.И. Основы техники передачи дискретных сообщений. - М.: Связь, 1973, стр.146, рис.3.36 и может быть реализован на микросхемах серии К555ИД7.The second decoder 12 is designed to convert information stored in the data fields "URG" (urgent pointer field), "ACK" (confirmation field), "PSH" (push function), "RST" (reboot of this connection), "SYN" ( synchronization of queue numbers), "FIN" (there is no more data to transmit) the frame header received at its information inputs from the outputs of the fifth 11 register, in the corresponding code. The second decoder 12 is triggered when the signal from the output of the second search strategy register 9 to the control input of the second decoder 12 arrives. Fundamentals of discrete messaging technology. - M .: Communication, 1973, p. 146, Fig. 3.36 and can be implemented on the K555ID7 series microcircuits.
Первое запоминающее устройство 14 представляет собой оперативное запоминающее устройство, хранящее кодовую комбинацию, соответствующую определенной комбинации ТСР-флагов, поступающую с выхода второго дешифратора 12 и при подаче тактового импульса Ft, передающейся на второй блок сравнения 15.The first memory device 14 is a random access memory device that stores a code pattern corresponding to a specific combination of TCP flags coming from the output of the second decoder 12 and when a clock pulse F t is transmitted to the second comparison unit 15.
Второе запоминающее устройство 15 представляет собой постоянное запоминающее устройство, хранящее все допустимые (разрешенные) кодовые комбинации, которые описывают санкционированные комбинации ТСР-флагов. Кодовые комбинации последовательно считываются и передаются во второй блок сравнения 15 при наличии разрешенного сигнала, поступающего со второго дешифратора 12, и перестающие считываться по завершении списка допустимых кодовых комбинаций или при поступлении запрещающей кодовой комбинации с выхода шифратора 16. Схемы запоминающих устройств известны и описаны, например, в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. - М.: Радио и связь, 1987. - 352 с.: ил. - (Массовая радиобиблиотека. Вып.1111) стр.169 и 171. В частности такие схемы могут быть реализованы на микросхемах серии К555ИР26, К555ПР6.The second storage device 15 is a permanent storage device that stores all valid (permitted) code combinations that describe authorized combinations of TCP flags. Code combinations are sequentially read and transmitted to the second comparison unit 15 if there is an allowed signal coming from the second decoder 12, and they cease to be read when the list of valid code combinations is completed or when a forbidden code combination arrives from the output of the encoder 16. The memory circuits are known and described, for example , in the book Shilo V.L. Popular Digital Chips: A Guide. - M.: Radio and Communications, 1987. - 352 p.: Ill. - (Mass Radio Library. Issue 1111) p. 169 and 171. In particular, such schemes can be implemented on microchips of the K555IR26, K555PR6 series.
Шифратор 17 предназначен для преобразования кодовых комбинаций, поступивших на его информационные входы в соответствующие служебные сообщения. В случае, если принята кодовая комбинация, говорящая о соответствии анализируемой комбинации ТСР-флагов, принятой из цифрового потока, одной из комбинаций, хранимых во втором запоминающем устройстве 14, шифратор 16 передает управляющий сигнал на второе запоминающее устройство 14 для его постановки в исходное положение и готовности к сравниванию с другой принимаемой кодовой комбинацией, а принятая информация преобразуется в сообщение о том, что происходит процесс установления соединения, передачи данных или разрыва соединения по протокольным правилам TCP/IP и цифровой поток не несет в себе несанкционированных деструктивных воздействий. В случае, если принят сигнал о несоответствии принятой комбинации ТСР-флагов ни одной из запомненных во втором запоминающем устройстве 14, передается на блок индикации 17 сообщение о несанкционированном деструктивном воздействии, внесенным злоумышленником при установлении, обмене или разрыве соединения с использованием транспортного протокола TCP и передается управляющий сигнал на второй управляющий вход формирователя управляющих сигналов 8. Схема шифратора известна и описана, например, в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. - М.: Радио и связь, 1987. - 352 с.: ил. - (Массовая радиобиблиотека. Вып.1111) стр.140, рис.1.100. В частности такие схемы могут быть реализованы на микросхемах серии К555ИВ3, К555ИВ1.The encoder 17 is designed to convert code combinations received at its information inputs into the corresponding service messages. If a code combination is accepted, which indicates the correspondence of the analyzed combination of TCP flags received from the digital stream to one of the combinations stored in the second memory 14, the encoder 16 transmits a control signal to the second memory 14 for initialization and readiness for comparison with another received code combination, and the received information is converted into a message that there is a process of establishing a connection, transferring data or disconnecting a protocol nym TCP / IP rules and the digital stream does not carry unauthorized destructive actions. If a signal is received about the mismatch of the received combination of TCP flags to none of the ones stored in the second memory 14, a message is sent to the display unit 17 about the unauthorized destructive impact introduced by the attacker when establishing, exchanging or breaking the connection using the TCP transport protocol and is transmitted a control signal to the second control input of the shaper control signals 8. The encoder circuit is known and described, for example, in the book Shilo V.L. Popular Digital Chips: A Guide. - M.: Radio and Communications, 1987. - 352 p.: Ill. - (Mass Radio Library. Issue 1111) p. 140, Fig. 1.100. In particular, such schemes can be implemented on chips of the K555IV3, K555IV1 series.
Блок индикации 17 предназначен для визуального отображения информации о том, правильно или с наличием деструктивных воздействий происходит установление, обмен или разрыв соединения с использованием транспортного протокола TCP. Схема индикатора известна и описана, например, в книге Вениаминов В.Н. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1989, стр.197, рис.7.1.The display unit 17 is designed to visually display information about whether the connection is established, exchanged, or broken using the TCP transport protocol correctly or with the presence of destructive influences. The indicator diagram is known and described, for example, in the book of Veniaminov V.N. Chips and their application: a reference guide. - M.: Radio and Communications, 1989, p. 97, Fig. 7.1.
Устройство работает следующим образом.The device operates as follows.
Входными сигналами для устройства распознавания искажения информационного цифрового потока (фиг.1) является цифровая последовательность Fi и сигнал тактовой частоты Ft, поступающие из сети передачи данных.The input signals for the distortion recognition device of the digital information stream (Fig. 1) is a digital sequence F i and a clock signal F t coming from a data network.
С помощью первого регистра 2 осуществляется выделение восьми элементов цифрового потока, которые в первом блоке сравнения 3 сопоставляются с образом блока данных "Начальный ограничитель кадра" при совпадении восьми элементов кода и образа блока "Начальный ограничитель кадра" на управляющем выходе первого блока сравнения 3 формируется сигнал, под воздействием которого формирователь управляющих сигналов 8 вырабатывает управляющий сигнал коммутатору 1, а тот обеспечивает подключение входного цифрового потока на вход третьего регистра 6 и начинает функционировать первый регистр стратегии поиска 4. Тактовая синхронизация работы устройства осуществляется с помощью Ft, поступающей из сети передачи данных.Using the first register 2, eight elements of the digital stream are selected, which in the first comparison block 3 are compared with the image of the "Initial frame limiter" data block with the coincidence of eight code elements and the image of the "Initial frame limiter" block at the control output of the first comparison unit 3 under the influence of which the driver of the control signals 8 generates a control signal to the switch 1, and that provides the connection of the input digital stream to the input of the third register 6 and achinaet function search strategy first register 4. The clock synchronization operation of the device by means of F t, coming from a data network.
Первый регистр стратегии поиска 4, в соответствии с известной информацией о структуре кадров цифрового потока, после поступления на его вход управляющего сигнала производит отсчет девяносто шести тактовых импульсов с целью определения момента нахождения на ячейках третьего регистра 6 кодовой комбинации, соответствующей полю данных "Протокол" (см. фиг.3). С приходом девяносто шестого тактового импульса первый регистр стратегии поиска 4 генерирует управляющий сигнал, под воздействием которого первым дешифратором 7 производится дешифрация кодовой комбинации поля данных "Протокол", находящейся в данный момент времени на ячейках третьего регистра 6, с выделением информации о типе вложенного протокола верхнего уровня в пакет данных и отключение коммутатором 1 под воздействием управляющего импульса с формирователя управляющих сигналов 8 входного цифрового потока от входа третьего регистра 6, а также начало функционирования второго регистра 5, который с приходом следующего тактового импульса генерирует управляющий сигнал на обнуление содержания ячеек третьего регистра 6 после снятия с них информации.The first register of the search strategy 4, in accordance with the known information on the frame structure of the digital stream, after receiving a control signal at its input, counts ninety-six clock pulses in order to determine when the code combination corresponding to the Protocol data field is located on the cells of the third register 6 ( see figure 3). With the arrival of a ninety-sixth clock pulse, the first register of the search strategy 4 generates a control signal, under the influence of which the first decoder 7 decrypts the code combination of the Protocol data field, which is currently on the cells of the third register 6, highlighting the type of the embedded protocol of the upper level in the data packet and the switch 1 is turned off under the influence of a control pulse from the driver of control signals 8 of the input digital stream from the input of the third register 6, and also the beginning of the functioning of the second register 5, which with the arrival of the next clock pulse generates a control signal to zero the contents of the cells of the third register 6 after removing information from them.
С целью дальнейшей проверки принятых сообщений на соответствие порядка поступления служебных сообщений информационного цифрового потока правилам организации обмена данными транспортного протоколе TCP в случае, если пакет данных несет в себе информацию вложенного протокола TCP, первый дешифратор 7 генерирует управляющий сигнал, под воздействием которого формирователь управляющих сигналов 8 вырабатывает управляющий сигнал коммутатору 1, а тот обеспечивает подключение входного цифрового потока на вход пятого регистра 11 и начинает функционировать второй регистр стратегии поиска 9. Второй регистр стратегии поиска 9, в соответствии с известной информацией о структуре кадров цифрового потока, после поступления на его вход управляющего сигнала производит отсчет двести двадцати четырех тактовых импульсов с целью определения момента нахождения на ячейках пятого регистра 11 кодовой комбинации, соответствующей битам полей данных "URG", "АСК", "PSH", "RST", "SYN", "FIN". С приходим двести двадцать четвертого тактового импульса второй регистр стратегии поиска 9 генерирует управляющий сигнал, под воздействием которого вторым дешифратором 12 производится дешифрация битов полей данных "URG", "АСК", "PSH", "RST", "SYN", "FIN", находящихся в данный момент времени на ячейках пятого регистра 11, отключение коммутатором 1 под воздействием управляющего импульса с формирователя управляющих сигналов 8 входного цифрового потока от входа пятого регистра 11, а также начало функционирования четвертого регистра 10, который с приходом следующего тактового импульса генерирует управляющий сигнал на обнуление содержания ячеек пятого регистра 11 после снятия с них информации.In order to further check the received messages for compliance with the order of receiving service messages of the information digital stream, the rules for organizing data exchange with the TCP transport protocol, if the data packet carries information of the embedded TCP protocol, the first decoder 7 generates a control signal, under the influence of which the driver of control signals 8 generates a control signal to switch 1, and it provides the connection of the input digital stream to the input of the fifth register 11 and starts the function set the second register of the search strategy 9. The second register of the search strategy 9, in accordance with the known information on the frame structure of the digital stream, after receiving a control signal at its input, counts two hundred twenty-four clock pulses in order to determine when the code combination is located on the cells of the fifth register 11 corresponding to the bits of the data fields "URG", "ACK", "PSH", "RST", "SYN", "FIN". We arrive at two hundred and twenty-fourth clock pulses; the second register of the search strategy 9 generates a control signal, under the influence of which the second decoder 12 decrypts the bits of the data fields "URG", "ASK", "PSH", "RST", "SYN", "FIN" located at the moment of time on the cells of the fifth register 11, the switch 1 is turned off by the input pulse from the input of the fifth register 11 from the input of the fifth register 11 under the influence of a control pulse from the driver of the control signals 8, as well as the start of functioning of the fourth register 10, which blowing clock pulse generates a control signal to zero the contents of the cells of the fifth register 11 after removing information from them.
Далее цифровая комбинация с выхода второго дешифратора 12 поступает в первое запоминающее устройство 13. С передачей в оперативное запоминающее устройство цифровой комбинации о комбинации ТСР-флагов, на управляющий вход второго запоминающего устройства 14 поступает от второго дешифратора 12 управляющий сигнал, дающий команду на последовательное считывание из постоянного запоминающего устройства сохраненных цифровых комбинаций на второй блок сравнения 15.Next, the digital combination from the output of the second decoder 12 enters the first storage device 13. With the digital combination of the combination of TCP flags sent to the random access memory, the control signal from the second decoder 12 is transmitted to the control input of the second memory device 12 and gives a command for sequential reading from read-only memory of stored digital combinations to the second comparison unit 15.
Второй блок сравнения 15 осуществляет сравнение цифровых комбинаций, принятых от первого 13 и второго 14 запоминающих устройств. При совпадении принятой комбинации с одной из заранее сохраненных в постоянном запоминающем устройстве передается сообщение на вход шифратора 16, который производит преобразование типа сообщения в информацию о том, на каком этапе происходит работа транспортного протокола TCP и далее информация передается на блок индикации 17 для визуального отображения. Вместе с этим, шифратор 16 передает на второй управляющий вход второго запоминающего устройства 14 управляющий сигнал об остановке перебора цифровых комбинаций, постановке второго запоминающего устройства 14 в исходное положение и готовность к сравнению с другой принятой комбинацией. В случае, если был произведен перебор всех запомненных комбинаций и не было найдено соответствующей цифровой комбинации, в конце списка, хранящегося во втором запоминающем устройстве 14, хранится комбинация, при получении которой второй шифратор 16 будет генерировать сообщение, обозначающее наличие запрещенной комбинации ТСР-флагов в пакете данных, передающихся в информационном потоке. Данное сообщение будет выводиться на блок индикации 17, при этом на второй управляющий вход формирователя управляющих сигналов 8 будет подаваться управляющий сигнал, запрещающий подачу входной цифровой последовательности.The second comparison unit 15 compares the digital combinations received from the first 13 and second 14 storage devices. If the accepted combination coincides with one of the ones previously stored in the read-only memory, a message is transmitted to the input of the encoder 16, which converts the message type into information about at what stage the TCP transport protocol works and then the information is transmitted to the display unit 17 for visual display. At the same time, the encoder 16 transmits to the second control input of the second storage device 14 a control signal to stop enumerating digital combinations, setting the second storage device 14 to its initial position and readiness for comparison with another adopted combination. If all stored combinations were searched and no corresponding digital combination was found, the combination is stored at the end of the list stored in the second memory 14, upon receipt of which the second encoder 16 will generate a message indicating the presence of a prohibited combination of TCP flags in packet of data transmitted in the information stream. This message will be displayed on the display unit 17, while the second control input of the shaper control signals 8 will be fed a control signal that prohibits the supply of an input digital sequence.
Таким образом, преимущества данного устройства состоят в том, что благодаря новой совокупности существенных признаков устройства распознавания искажения информационного цифрового потока, существует возможность выявления несанкционированных деструктивных воздействий, вносимых злоумышленником в служебную информацию распознанных информационных цифровых потоков при установлении, обмене или разрыве соединения с использованием транспортного протокола TCP. Устройству присущи простота реализации и модификации.Thus, the advantages of this device are that, thanks to a new set of essential features of a digital information stream distortion recognition device, it is possible to detect unauthorized destructive influences introduced by an attacker into the service information of recognized digital information streams when establishing, exchanging, or disconnecting a connection using the transport protocol TCP The device is characterized by ease of implementation and modification.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004128665/09A RU2273045C1 (en) | 2004-09-27 | 2004-09-27 | Device for recognizing distortion of digital information stream |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004128665/09A RU2273045C1 (en) | 2004-09-27 | 2004-09-27 | Device for recognizing distortion of digital information stream |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2004128665A RU2004128665A (en) | 2006-03-10 |
| RU2273045C1 true RU2273045C1 (en) | 2006-03-27 |
Family
ID=36115769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004128665/09A RU2273045C1 (en) | 2004-09-27 | 2004-09-27 | Device for recognizing distortion of digital information stream |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2273045C1 (en) |
-
2004
- 2004-09-27 RU RU2004128665/09A patent/RU2273045C1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| RU2004128665A (en) | 2006-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4168400A (en) | Digital communication system | |
| US4500987A (en) | Loop transmission system | |
| KR100256939B1 (en) | Ethernet media access controller with external address detection interface and associated method | |
| US5768301A (en) | Apparatus and method for detecting and correcting pair swap, and implementing a link integrity function in a packet-based data communications system | |
| US4498082A (en) | Method and apparatus for locating a discontinuity in a data transmission ring | |
| CN107547300B (en) | Network quality detection method and device | |
| US7287176B2 (en) | Apparatus, method and storage medium for carrying out deskew among multiple lanes for use in division transmission of large-capacity data | |
| US9479277B2 (en) | Mechanism for channel synchronization | |
| JPH03102939A (en) | Cell synchronizing system | |
| RU2273045C1 (en) | Device for recognizing distortion of digital information stream | |
| JPH0143499B2 (en) | ||
| RU2133500C1 (en) | Information retrieval device | |
| US8594166B2 (en) | Method and system for the serial transmission of data | |
| RU2417537C1 (en) | Information search apparatus | |
| US5043989A (en) | Terminal adapter having a multiple HDLC communication channels receiver for processing control network management frames | |
| RU2179334C1 (en) | Data retrieval device | |
| RU2301443C2 (en) | Information searching device | |
| RU2103822C1 (en) | Process of transmission of packet information | |
| RU2213424C1 (en) | Data receiving and processing device | |
| KR19980703218A (en) | Synchronization method of block counters of Aldis radio receiver | |
| US9998278B2 (en) | Method and apparatus for synchronization of a decoding unit | |
| SU1312608A1 (en) | Device for simulating communication system | |
| SU1125617A1 (en) | Device for interfacing computer to data transmission equipment | |
| KR100461932B1 (en) | Method and apparatus for detecting unknown in packet transfer sync data | |
| RU2270478C1 (en) | Device for monitoring safety of automated systems |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060928 |