RU2246128C2 - Multilevel m-dimensional matrix adding structure for vertical arithmetic - Google Patents

Multilevel m-dimensional matrix adding structure for vertical arithmetic Download PDF

Info

Publication number
RU2246128C2
RU2246128C2 RU2003101782/09A RU2003101782A RU2246128C2 RU 2246128 C2 RU2246128 C2 RU 2246128C2 RU 2003101782/09 A RU2003101782/09 A RU 2003101782/09A RU 2003101782 A RU2003101782 A RU 2003101782A RU 2246128 C2 RU2246128 C2 RU 2246128C2
Authority
RU
Russia
Prior art keywords
level
dimensional matrix
nodes
bit
bit summation
Prior art date
Application number
RU2003101782/09A
Other languages
Russian (ru)
Other versions
RU2003101782A (en
Inventor
В.М. Тарануха (RU)
В.М. Тарануха
Original Assignee
Таганрогский государственный радиотехнический университет
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Таганрогский государственный радиотехнический университет filed Critical Таганрогский государственный радиотехнический университет
Priority to RU2003101782/09A priority Critical patent/RU2246128C2/en
Publication of RU2003101782A publication Critical patent/RU2003101782A/en
Application granted granted Critical
Publication of RU2246128C2 publication Critical patent/RU2246128C2/en

Links

Images

Landscapes

  • Complex Calculations (AREA)

Abstract

FIELD: computer science.
SUBSTANCE: into multilevel m-dimensional matrix adding structure, containing one-digit adding nodes of first, second and third levels, m-dimensional matrix structures for one-digit adding of second, third and fourth level are inserted, which form hierarchical multilevel adding structure of vertical arithmetic, representing a regular hierarchical logarithmical structure connected along vertical line, with inter-level links, along horizontal line - matrix structure, wherein matrix structures of previous levels, connected by links, form a matrix structure of next hierarchical level of multilevel m-dimensional matrix structure.
EFFECT: broader functional capabilities, higher speed of operation.
4 cl, 5 dwg

Description

Изобретение относится к области вычислительной техники, предназначено для параллельного суммирования разрядными срезами m-мерных массивов данных и может быть использовано для решения задач, связанных с обработкой m-мерных массивов данных (многомерные задачи матфизики, матстатистики, многомерные импульсные системы автоматического регулирования, многомерные преобразования Фурье, многомерные свертки, многомерные интегралы, многомерные дифференциалы и т.д.).The invention relates to the field of computer engineering, is intended for parallel summation by bit slices of m-dimensional data arrays and can be used to solve problems associated with the processing of m-dimensional data arrays (multidimensional problems of mathematics, statistics, multidimensional impulse systems of automatic control, multidimensional Fourier transforms , multidimensional convolutions, multidimensional integrals, multidimensional differentials, etc.).

Известна двумерная однородная сеть размером Nxm (Я.И. Фет. Параллельные процессоры для управляющих систем. - М: Издательство “Энергоиздат”, 1981, с.116 рис. 42), состоящая из ячеек, при этом каждая ячейка этой сети содержит три двоичных запоминающих элемента и комбинационный 3-входовый одноразрядный сумматор, ориентированный на сложение двух N-мерных векторов с m-разрядными двоичными компонентами.Known two-dimensional homogeneous network size Nxm (Ya. I. Fet. Parallel processors for control systems. - M: Publishing house "Energoizdat", 1981, p. 116 Fig. 42), consisting of cells, with each cell of this network contains three binary storage elements and a combinational 3-input single-bit adder, focused on the addition of two N-dimensional vectors with m-bit binary components.

Признаками аналога, совпадающими с существующими заявляемого изобретения, являются одноразрядные сумматоры.Signs of an analogue that coincide with the existing claimed invention are single-digit adders.

Недостатком является то, что в устройстве невозможно параллельно суммировать m-мерные массивы данных. Причинами, препятствующими получению требуемого технического результата, является низкая степень распараллеливания вычислительного процесса.The disadvantage is that it is impossible to summarize m-dimensional data arrays in a device in parallel. The reasons that impede the achievement of the required technical result is the low degree of parallelization of the computing process.

Известен также многовходовой сумматор (патент SU 1679484 A1, G 06 F 7/50, 1995 г.), содержащий блоки одноразрядного суммирования и накапливающий сумматор, каждый из блоков включает две группы узлов одноразрядного суммирования первой группы (первого уровня) и второй группы (второго уровня), входы узлов одноразрядного суммирования первой группы (первого уровня) соединены с соответствующими группами информационных входов сумматора, входы узлов одноразрядного суммирования второй группы соединены с выходами соответствующего веса узлов одноразрядного суммирования первого уровня.A multi-input adder is also known (patent SU 1679484 A1, G 06 F 7/50, 1995), which contains single-digit summation blocks and accumulates an adder, each of the blocks includes two groups of single-digit summation nodes of the first group (first level) and the second group (second level), the inputs of the single-bit summation nodes of the first group (first level) are connected to the corresponding groups of information inputs of the adder, the inputs of the single-bit summation nodes of the second group are connected to the outputs of the corresponding weight of the single-bit nodes with mmirovaniya first level.

Признаками аналога, совпадающими с существенными признаками заявляемого изобретения, являются узлы одноразрядного суммирования первого и второго уровня.Signs of an analogue that coincide with the essential features of the claimed invention are units of one-bit summation of the first and second levels.

Недостатком является то, что в устройстве невозможно параллельно суммировать разрядными срезами m-мерные массивы данных.The disadvantage is that in the device it is impossible to sum m-dimensional data arrays in parallel with bit slices.

Причинами, препятствующими получению требуемого технического результата, является низкая степень распараллеливания вычислительного процесса.The reasons that impede the achievement of the required technical result is the low degree of parallelization of the computing process.

Наиболее близким является многоуровневый преобразователь кодов (В.М. Тарануха. Теоретические основы и принципы построения вычислительных средств параллельной вертикальной арифметики. Таганрог. Издательство “Таганрог”, 1996, с.17, 18, рис. 5, 6), содержащий преобразователь кодов (узлы одноразрядного суммирования) первого, второго и третьего уровня, при этом входы преобразователей кодов первого уровня соединены со входами многоуровневого преобразователя кодов, выходы преобразователей кодов первого уровня соединены со входами соответствующего веса преобразователей второго уровня, выходы преобразователей второго уровня соединены со входами соответствующего веса преобразователей кодов третьего уровня, выходы преобразователей третьего уровня соединены с выходами многоуровневого преобразователя кодов.The closest is a multi-level code converter (V.M. Taranukha. Theoretical foundations and principles of constructing computing tools for parallel vertical arithmetic. Taganrog. Taganrog Publishing House, 1996, p.17, 18, Fig. 5, 6) containing the code converter ( nodes of single-bit summation) of the first, second and third levels, while the inputs of the codes of the first level are connected to the inputs of the multilevel code converter, the outputs of the codes of the first level are connected to the inputs weight of the second level converters, the outputs of the second level converters are connected to the inputs of respective inverters weight of the third layer codes, the outputs of the third level converters are connected to the outputs of the multilevel code converter.

Признаками прототипа, совпадающими с существующими заявляемого изобретения, являются узлы одноразрядного суммирования первого, второго, третьего уровня.Signs of the prototype, coinciding with the existing claimed invention, are units of one-bit summation of the first, second, third level.

Недостатком является ограничение функциональных возможностей, так как в известном многоуровневом преобразователе кодов невозможно параллельно суммировать разрядными срезами m-мерные массивы данных.The disadvantage is the limited functionality, since in the well-known multilevel code converter it is impossible to sum m-dimensional data arrays in parallel with bit slices.

Причинами, препятствующими получению требуемого технического результата, являются низкая степень распараллеливания вычислительного процесса трехуровневого преобразователя кодов, при m=3.The reasons that impede the achievement of the required technical result are the low degree of parallelization of the computational process of the three-level code converter, with m = 3.

Задача, на решение которой направлено заявляемое изобретение, заключается в создании многоуровневой m-мерной матричной суммирующей структуры вертикальной арифметики с регулярной наращиваемой архитектурой.The problem to which the invention is directed, is to create a multi-level m-dimensional matrix summing structure of vertical arithmetic with regular stackable architecture.

Технический результат, достигаемый при осуществлении изобретения, состоит в расширении функциональных возможностей, повышении быстродействия суммирования m-мерных массивов данных посредством образования иерархической многоуровневой матричной структуры.The technical result achieved by the implementation of the invention is to expand the functionality, increase the speed of summing m-dimensional data arrays through the formation of a hierarchical multi-level matrix structure.

Для достижения указанного технического результата в многоуровневую m-мерную матричную суммирующую структуру вертикальной арифметики, содержащую узлы одноразрядного суммирования первого, второго и третьего уровня, введены m-мерные матричные структуры одноразрядного суммирования второго, третьего, четвертого уровня. При этом m-мерные матричные структуры образуют иерархическую многоуровневую суммирующую структуру вертикальной арифметики, представляющую регулярную связанную по вертикали иерархическую логарифмическую структуру с межуровневыми связями, причем входы узлов первого уровня соединены с соответствующими группами информационных входов многоуровневой m-мерной суммирующей структуры, при этом равновесные ni-входы (ki+1) узлов каждого последующего уровня соединены соответственно с выходами соответствующего веса ni узлов предыдущего уровня по вертикали многоуровневой структуры, ki=log2ni, i∈{i1,i2,...,im}, по горизонтали иерархическую матричную структуру, в которой матричные структуры предыдущих уровней, объединенные связями, образуют матричную структуру следующего иерархического уровня многоуровневой m-мерной матричной структуры.To achieve the indicated technical result, m-dimensional matrix structures of one-bit summation of the second, third, fourth level are introduced into the multilevel m-dimensional matrix summing structure of vertical arithmetic containing nodes of one-bit summation of the first, second and third levels. Moreover, m-dimensional matrix structures form a hierarchical multi-level summing structure of vertical arithmetic, representing a regular vertically connected hierarchical logarithmic structure with inter-level connections, and the inputs of nodes of the first level are connected to the corresponding groups of information inputs of a multi-level m-dimensional summing structure, while the equilibrium n i -inputs (k i +1) of nodes of each subsequent level are connected respectively with outputs of the corresponding weight n i of nodes of the previous level vertically of a multilevel structure, k i = log 2 n i , i∈ {i 1 , i 2 , ..., i m }, horizontally a hierarchical matrix structure in which matrix structures of previous levels, combined by bonds, form a matrix structure of the following hierarchical level multilevel m-dimensional matrix structure.

Кроме того, одномерная матричная структура одноразрядного суммирования второго уровня содержит n1-входовых n2 узлов одноразрядного суммирования первого уровня, n2-входовых (k1+1) узлов одноразрядного суммирования второго уровня, k1=log2n1. При этом равновесные входы узлов первого уровня соединены с соответствующими группами (i1i2) информационных входов одномерной матричной структуры одноразрядного суммирования второго уровня

Figure 00000002
Figure 00000003
Равновесные входы n2-входовых (k1+1) узлов одноразрядного суммирования второго уровня соединены соответственно с выходами соответствующего веса n2 узлов одноразрядного суммирования первого уровня. Выходы (k1+1) узлов одноразрядного суммирования второго уровня являются выходами одномерной матричной структуры одноразрядного суммирования второго уровня.In addition, the one-dimensional matrix structure of one-bit summation of the second level contains n 1 -input n 2 nodes of one-bit summation of the first level, n 2 -input (k 1 +1) nodes of one-bit summation of the second level, k 1 = log 2 n 1 . In this case, the equilibrium inputs of the nodes of the first level are connected to the corresponding groups (i 1 i 2 ) of the information inputs of the one-dimensional matrix structure of one-bit summation of the second level
Figure 00000002
Figure 00000003
The equilibrium inputs of n 2 input (k 1 +1) nodes of one-bit summation of the second level are connected respectively to the outputs of the corresponding weight of n 2 nodes of one-bit summation of the first level. The outputs (k 1 +1) of the nodes of one-bit summation of the second level are the outputs of the one-dimensional matrix structure of one-bit summation of the second level.

Кроме того, двумерная матричная структура одноразрядного суммирования третьего уровня содержит n3 одномерных матричных структур одноразрядного суммирования второго уровня, (k1+1) группы n3-входовых (k2+1) узлов одноразрядного суммирования третьего уровня, k2=log2n2. При этом равновесные входы узлов первого уровня в n3 одномерных матричных структурах одноразрядного суммирования второго уровня соединены с соответствующими группами (i1i2i3) информационных входов двумерной матричной структуры одноразрядного суммирования третьего уровня,

Figure 00000004
In addition, the two-dimensional matrix structure of one-bit summation of the third level contains n 3 one-dimensional matrix structures of one-bit summation of the second level, (k 1 +1) groups of n 3 -input (k 2 +1) nodes of one-bit summation of the third level, k 2 = log 2 n 2 . In this case, the equilibrium inputs of the nodes of the first level in n 3 one-dimensional matrix structures of one-bit summation of the second level are connected to the corresponding groups (i 1 i 2 i 3 ) of the information inputs of the two-dimensional matrix structures of one-bit summation of the third level,
Figure 00000004

Равновесные входы n3-входовых (k2+1) узлов с первой до последней (k1+1) группы третьего уровня соединены соответственно с выходами соответствующего веса с первых до последних (k1+1) узлов одноразрядного суммирования второго уровня в n3 одномерных матричных структурах одноразрядного суммирования второго уровня, выходы (k2+1) узлов с первой до последней (k1+1) группы двумерной матричной структуры одноразрядного суммирования третьего уровня соединены с выходами двумерной матричной структуры одноразрядного суммирования третьего уровня.The equilibrium inputs of n 3 -input (k 2 +1) nodes from the first to the last (k 1 +1) groups of the third level are connected respectively to outputs of the corresponding weight from the first to the last (k 1 +1) nodes of one-bit summation of the second level in n 3 one-dimensional matrix structures of one-bit summation of the second level, the outputs (k 2 +1) of nodes from the first to the last (k 1 +1) groups of the two-dimensional matrix structure of one-bit summation of the third level are connected to the outputs of the two-dimensional matrix structure of one-bit summation of the third level.

Кроме того, трехмерная матричная структура одноразрядного суммирования четвертого уровня содержит n4 двумерные матричные структуры одноразрядного суммирования третьего уровня, (k1+1) группы, состоящие из (k2+1) подгрупп n4-входовых (k3+1) узлов одноразрядного суммирования, k3=log2n3. При этом равновесные входы узлов первого уровня в n4 двумерных матричных структурах одноразрядного суммирования третьего уровня соединены с соответствующими группами (i1i2i3i4) информационных входов трехмерной матричной структуры одноразрядного суммирования четвертого уровня,

Figure 00000005
Равновесные входы n4-входовых (k3+1) узлов с первых до последних (k2+1) подгрупп первой группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов первой группы в n4 двумерных матричных структурах одноразрядного суммирования третьего уровня. Равновесные входы n4-входовых (k3+1) узлов с первых до последних (k2+1) подгрупп последней (k1+1) группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов последней (k1+1) группы в n4 двумерных матричных структурах одноразрядного суммирования третьего уровня. Выходы (k3+1) узлов с первой до последней (k2+1) подгруппы первой и последней (k1+1) группы соединены с выходами трехмерной матричной структуры одноразрядного суммирования четвертого уровня.In addition, the three-dimensional matrix structure of one-bit summation of the fourth level contains n 4 two-dimensional matrix structures of one-bit summation of the third level, (k 1 +1) groups consisting of (k 2 +1) subgroups of n 4- input (k 3 +1) nodes of one-bit summation, k 3 = log 2 n 3 . In this case, the equilibrium inputs of the nodes of the first level in n 4 two-dimensional matrix structures of one-bit summation of the third level are connected with the corresponding groups (i 1 i 2 i 3 i 4 ) of the information inputs of the three-dimensional matrix structures of one-bit summation of the fourth level,
Figure 00000005
The equilibrium inputs of n 4- input (k 3 +1) nodes from the first to the last (k 2 +1) subgroups of the first group of the fourth level are connected respectively to the outputs of the corresponding weight of the nodes of the first group in n 4 two-dimensional matrix structures of one-bit summation of the third level. The equilibrium inputs of n 4- input (k 3 +1) nodes from the first to the last (k 2 +1) subgroups of the last (k 1 +1) group of the fourth level are connected respectively to the outputs of the corresponding weight of the nodes of the last (k 1 +1) group in n 4 two-dimensional matrix structures of one-bit summation of the third level. The outputs (k 3 +1) of the nodes from the first to the last (k 2 +1) subgroups of the first and last (k 1 +1) groups are connected to the outputs of the three-dimensional matrix structure of a one-bit summation of the fourth level.

Причинно-следственная связь между совокупностью признаков заявляемого изобретения и достигаемым техническим результатом заключается в следующем: введение m-мерных матричных структур одноразрядного суммирования второго, третьего, четвертого уровня, образующих однородную многоуровневую наращиваемую структуру вертикальной арифметики, позволяет расширить функциональные возможности, повысить быстродействие суммирования m-мерных массивов данных.A causal relationship between the totality of the features of the claimed invention and the achieved technical result is as follows: the introduction of m-dimensional matrix structures of one-bit summation of the second, third, fourth level, forming a homogeneous multi-level stackable structure of vertical arithmetic, allows you to expand the functionality, improve the performance of the summation m- dimensional data arrays.

В основу устройства положен алгоритм параллельного суммирования равновесных разрядов вертикальных разрядных срезов m-мерных массивов данных (универсальный оператор распараллеливания вычислительного процесса), который описывается, как:The device is based on an algorithm for parallel summation of equilibrium discharges of vertical discharge slices of m-dimensional data arrays (a universal operator for parallelizing a computing process), which is described as:

Figure 00000006
Figure 00000006

где

Figure 00000007
- элементы массива двоичных равновесных разрядов, представленных в виде столбцов подматриц, размерностей
Figure 00000008
а
Figure 00000009
- размер массива исходных данных.Where
Figure 00000007
- elements of an array of binary equilibrium discharges represented as columns of submatrices, dimensions
Figure 00000008
but
Figure 00000009
- the size of the array of source data.

На первом уровне многоуровневого сумматора параллельно вычисляются разрядные суммы равновесных разрядов столбцов подматриц размерностей ni, i∈{i1,i2,...,im}, m-мерной матрицы:At the first level of a multilevel adder, the bit sums of the equilibrium discharges of columns of submatrices of dimensions n i , i∈ {i 1 , i 2 , ..., i m }, m-dimensional matrix are calculated in parallel:

Figure 00000010
Figure 00000010

в виде цифр Z1,P1,

Figure 00000011
представленных в k1-ичной системе счисления с основанием
Figure 00000012
in the form of numbers Z 1 , P 1 ,
Figure 00000011
represented in the k 1 -ary number system with the base
Figure 00000012

(Параллельно вычисляются векторы).(In parallel, the vectors are computed).

На втором уровне параллельно вычисляются двойные разрядные суммы равновесных разрядов k1-ичных цифр:At the second level, double bit sums of equilibrium discharges of k 1- digit numbers are computed in parallel:

Figure 00000013
Figure 00000013

в виде цифр Z2P2:in the form of numbers Z 2 P 2 :

Figure 00000014
Figure 00000014

представленных в k12-ичной системе счисления с основанием

Figure 00000015
k12=log2n1n2, k2=log2n2.represented in the k 12 -th number system with the base
Figure 00000015
k 12 = log 2 n 1 n 2 , k 2 = log 2 n 2 .

(Параллельно вычисляются одномерные матрицы).(In parallel, one-dimensional matrices are calculated).

На третьем уровне параллельно вычисляются тройные разрядные суммы равновесных разрядов вертикальных срезов k12-ичных цифр:At the third level, triple bit sums of equilibrium discharges of vertical slices of k 12- digit numbers are computed in parallel:

Figure 00000016
Figure 00000016

в виде цифр Z3P3:in the form of numbers Z 3 P 3 :

Figure 00000017
Figure 00000017

представленных в k123-ичной системе счисления с основанием

Figure 00000018
k123=log2n1n2n3, k3=log2n3.represented in the k 123 -number system with the base
Figure 00000018
k 123 = log 2 n 1 n 2 n 3 , k 3 = log 2 n 3 .

(Параллельно вычисляются двумерные матрицы).(In parallel, two-dimensional matrices are calculated).

На четвертом уровне параллельно вычисляются учетверенные разрядные суммы равновесных разрядов вертикальных срезов k123-ичных цифр, согласно выражениюAt the fourth level, quadruple bit sums of equilibrium discharges of vertical slices of k 123- digits are calculated in parallel, according to the expression

Figure 00000019
Figure 00000019

в виде цифр Z4P4:in the form of numbers Z 4 P 4 :

Figure 00000020
представленных в
Figure 00000020
presented in

k1234-ичной системе счисления с основанием

Figure 00000021
k1234=log2n1n2n3n4, k4=log2n4.k 1234 -base number system with a base
Figure 00000021
k 1234 = log 2 n 1 n 2 n 3 n 4 , k 4 = log 2 n 4 .

(Параллельно вычисляются трехмерные матрицы)(In parallel, three-dimensional matrices are calculated)

и т.д.etc.

Таким образом, на каждом уровне суммирования переходим в новую ki-ичную систему счисления, причем от уровня к уровню увеличивается основание системы счисления в

Figure 00000022
раз, где
Figure 00000023
Thus, at each level of summation, we move to a new k i -ny number system, and the base of the number system in
Figure 00000022
times where
Figure 00000023

Сущность предлагаемого изобретения поясняется чертежами: где на фиг.1 - одномерная матричная структура одноразрядного суммирования второго уровня, на фиг.2 - одномерная матричная структура с наращиваемой архитектурой по горизонтали, т.е. наращивается по степени распараллеливания, на фиг.3 - двумерная матричная структура одноразрядного суммирования третьего уровня, на фиг.4 - трехмерная матричная структура одноразрядного суммирования четвертого уровня, на фиг.5 - узел одноразрядного суммирования.The essence of the invention is illustrated by the drawings: where in Fig. 1 is a one-dimensional matrix structure of one-bit summation of the second level, Fig. 2 is a one-dimensional matrix structure with stackable horizontal architecture, i.e. builds up according to the degree of parallelization, figure 3 - two-dimensional matrix structure of one-bit summation of the third level, figure 4 - three-dimensional matrix structure of one-bit summation of the fourth level, figure 5 - node single-bit summation.

Одномерная матричная структура одноразрядного суммирования второго уровня (фиг.1) содержит: n1-входовые узлы одноразрядного суммирования

Figure 00000024
первого уровня, n2-входовые (k1+1) узлы одноразрядного суммирования
Figure 00000025
второго уровня, k1=log2n1. При этом равновесные входы (20) узлов
Figure 00000026
первого уровня соединены с соответствующими группами (i1i2) информационных входов
Figure 00000027
одномерной матричной структуры,
Figure 00000028
Figure 00000029
The one-dimensional matrix structure of one-bit summation of the second level (Fig. 1) contains: n 1 -input nodes of one-bit summation
Figure 00000024
first level, n 2 -input (k 1 +1) nodes of single-bit summation
Figure 00000025
second level, k 1 = log 2 n 1 . In this case, the equilibrium inputs (2 0 ) nodes
Figure 00000026
the first level are connected to the corresponding groups (i 1 i 2 ) of information inputs
Figure 00000027
one-dimensional matrix structure,
Figure 00000028
Figure 00000029

Равновесные входы

Figure 00000030
n2-входовых (k1+1) узлов
Figure 00000031
второго уровня соединены соответственно с выходами соответствующего веса
Figure 00000032
узлов
Figure 00000033
первого уровня.Equilibrium inputs
Figure 00000030
n 2 input (k 1 +1) nodes
Figure 00000031
the second level are connected respectively to the outputs of the corresponding weight
Figure 00000032
knots
Figure 00000033
first level.

Выходы (k1+1) узлов

Figure 00000034
являются выходами
Figure 00000035
одномерной матричной структуры одноразрядного суммирования второго уровня.Outputs (k 1 +1) nodes
Figure 00000034
are outputs
Figure 00000035
one-dimensional matrix structure of one-bit summation of the second level.

Глубина одномерной матричной структуры равна log2n1n2. Степень сжатия одномерной матричной структуры составляет (k1+1), k1=log2n1.The depth of the one-dimensional matrix structure is log 2 n 1 n 2 . The compression ratio of the one-dimensional matrix structure is (k 1 +1), k 1 = log 2 n 1 .

Степень распараллеливания одномерной матричной структуры составляет n1n2.The degree of parallelization of the one-dimensional matrix structure is n 1 n 2 .

Одномерная матричная структура наращивается по степени распараллеливания (фиг.2), в том числе:The one-dimensional matrix structure grows in degree of parallelization (figure 2), including:

- для двумерной матричной структуры наращиваются n3, одномерные матричные структуры

Figure 00000036
При этом равновесные входы узлов
Figure 00000037
первого уровня соединены с соответствующими группами (i1i2i3) информационных входов
Figure 00000038
двумерной матричной структуры,
Figure 00000039
- for a two-dimensional matrix structure n 3 , one-dimensional matrix structures
Figure 00000036
In this case, the equilibrium inputs of the nodes
Figure 00000037
the first level are connected to the corresponding groups (i 1 i 2 i 3 ) of information inputs
Figure 00000038
two-dimensional matrix structure,
Figure 00000039

- для трехмерной матричной структуры наращиваются n4 двумерные матричные структуры, условно обозначенные на фиг.2 как

Figure 00000040
- for a three-dimensional matrix structure, n 4 two-dimensional matrix structures, conventionally indicated in FIG. 2 as
Figure 00000040

При этом узлы первого уровня двумерных матричных структур, условно обозначенных на фиг.2 как

Figure 00000041
(следует читать:
Figure 00000042
как 2111, или
Figure 00000043
и т.д.), соединены с соответствующими группами (i1i2i3i4) информационных входов трехмерной матричной структуры, условно обозначенных на фиг.2 как
Figure 00000044
(следует читать:
Figure 00000045
как 11111, или
Figure 00000046
и т.д.).In this case, the nodes of the first level of two-dimensional matrix structures, conventionally indicated in figure 2 as
Figure 00000041
(read:
Figure 00000042
like 2 111 , or
Figure 00000043
etc.) are connected to the corresponding groups (i 1 i 2 i 3 i 4 ) of the information inputs of the three-dimensional matrix structure, conventionally indicated in FIG. 2 as
Figure 00000044
(read:
Figure 00000045
like 1111 , or
Figure 00000046
etc.).

Двумерная матричная структура одноразрядного суммирования (фиг.2, 3) третьего уровня содержит: n3 одномерные матричные структуры второго уровня

Figure 00000047
(k1+1) группы n3-входовых (k2+1) узлов одноразрядного суммирования
Figure 00000048
первой группы, (k2+1) узлов
Figure 00000049
второй группы и т.д. до (k2+1) узлов
Figure 00000050
последней (k1+1) группы. При этом равновесные входы узлов одноразрядного суммирования
Figure 00000051
первого уровня (фиг.2, 3) в одномерных матричных структурах
Figure 00000052
второго уровня соединены с соответствующими группами (i1i2i3) информационных входов
Figure 00000053
(фиг.2) двумерной матричной структуры третьего уровня,
Figure 00000054
The two-dimensional matrix structure of one-bit summation (Fig.2, 3) of the third level contains: n 3 one-dimensional matrix structures of the second level
Figure 00000047
(k 1 +1) groups of n 3 -input (k 2 +1) nodes of one-bit summation
Figure 00000048
the first group, (k 2 +1) nodes
Figure 00000049
second group, etc. to (k 2 +1) nodes
Figure 00000050
last (k 1 +1) group. In this case, the equilibrium inputs of single-digit summation nodes
Figure 00000051
the first level (figure 2, 3) in one-dimensional matrix structures
Figure 00000052
the second level are connected to the corresponding groups (i 1 i 2 i 3 ) of information inputs
Figure 00000053
(Fig.2) two-dimensional matrix structure of the third level,
Figure 00000054

Равновесные входы

Figure 00000055
и
Figure 00000056
(фиг.3) n3-входовых (k2+1) узлов одноразрядного суммирования
Figure 00000057
первой группы и (k2+1) узлов
Figure 00000058
последней (k1+1) группы третьего уровня соединены соответственно с выходами соответствующего веса
Figure 00000059
и
Figure 00000060
узлов 311 первой группы и узлов
Figure 00000061
последней (k1+1) группы (фиг.2, 3) в n3 одномерных матричных структурах
Figure 00000062
второго уровня. Выходы
Figure 00000063
Figure 00000064
Figure 00000065
(фиг.3) узлов
Figure 00000066
первой группы до выходов
Figure 00000067
Figure 00000068
Figure 00000069
узлов
Figure 00000070
последней (k1+1) группы соединены с выходами двумерной матричной структуры третьего уровня.Equilibrium inputs
Figure 00000055
and
Figure 00000056
(Fig.3) n 3 -input (k 2 +1) nodes single-bit summation
Figure 00000057
the first group and (k 2 +1) nodes
Figure 00000058
the last (k 1 +1) groups of the third level are connected respectively with outputs of the corresponding weight
Figure 00000059
and
Figure 00000060
nodes 3 11 of the first group and nodes
Figure 00000061
the last (k 1 +1) group (figure 2, 3) in n 3 one-dimensional matrix structures
Figure 00000062
second level. Outputs
Figure 00000063
Figure 00000064
Figure 00000065
(figure 3) nodes
Figure 00000066
first group before exits
Figure 00000067
Figure 00000068
Figure 00000069
knots
Figure 00000070
last (k 1 +1) groups are connected to the outputs of the two-dimensional matrix structure of the third level.

Глубина двумерной матричной структуры равна log2n1n2n3. Степень сжатия двумерной матричной структуры составляет (k1+1)(k2+1). Степень распараллеливания равна n1n2n3.The depth of the two-dimensional matrix structure is log 2 n 1 n 2 n 3 . The compression ratio of the two-dimensional matrix structure is (k 1 +1) (k 2 +1). The degree of parallelization is n 1 n 2 n 3 .

Трехмерная матричная структура одноразрядного суммирования (фиг.4) четвертого уровня содержит n4 двумерные матричные структуры

Figure 00000071
одноразрядного суммирования, n4-входовые (k3+1) узлы
Figure 00000072
первой подгруппы первой группы, (k3+1) узлы
Figure 00000073
последней (k2+1) подгруппы первой группы, (k3+1) узлы
Figure 00000074
первой подгруппы последней (k1+1) группы, (k3+1) узлы
Figure 00000075
последней (k2+1) подгруппы последней (k1+1) группы, k3=log2n3.The fourth-level three-dimensional matrix structure of one-bit summation (Fig. 4) contains n 4 two-dimensional matrix structures
Figure 00000071
single-bit summation, n 4 -input (k 3 +1) nodes
Figure 00000072
the first subgroup of the first group, (k 3 +1) nodes
Figure 00000073
the last (k 2 +1) subgroup of the first group, (k 3 +1) nodes
Figure 00000074
the first subgroup of the last (k 1 +1) group, (k 3 +1) nodes
Figure 00000075
the last (k 2 +1) subgroup of the last (k 1 +1) group, k 3 = log 2 n 3 .

Равновесные входы в n4 двухмерных матричных структурах

Figure 00000076
(фиг.2, 4) соединены с соответствующими группами (i1i2i3i4) информационных входов
Figure 00000077
трехмерной матричной структуры четвертого уровня,
Figure 00000078
Equilibrium inputs in n 4 two-dimensional matrix structures
Figure 00000076
(figure 2, 4) are connected to the corresponding groups (i 1 i 2 i 3 i 4 ) of information inputs
Figure 00000077
three-dimensional matrix structure of the fourth level,
Figure 00000078

Равновесные входы

Figure 00000079
и
Figure 00000080
n4-входовых (k3+1) узлов
Figure 00000081
(фиг.4) первой подгруппы первой группы и (k3+1) узлов
Figure 00000082
последней (k2+1) подгруппы первой группы четвертого уровня соединены соответственно с выходами соответствующего веса
Figure 00000083
и
Figure 00000084
узлов 511 и
Figure 00000085
первой и последней (k2+1) подгруппы первой группы (фиг.3) в n4 двумерных матричных структурах
Figure 00000086
третьего уровня, равновесные входы и
Figure 00000087
и
Figure 00000088
n4-входовых (k3+1) узлов
Figure 00000089
(фиг.4) первой подгруппы последней (k1+1) группы и (k3+1) узлов
Figure 00000090
последней (k2+1) подгруппы, последней (k1+1) группы четвертого уровня соединенных соответственно с выходами соответствующего веса
Figure 00000091
и
Figure 00000092
узлов
Figure 00000093
и
Figure 00000094
первой и последней (k2+1) подгруппы, последней (k1+1) группы (фиг.3) в n4 двумерных матричных структурах
Figure 00000095
третьего уровня.Equilibrium inputs
Figure 00000079
and
Figure 00000080
n 4- input (k 3 +1) nodes
Figure 00000081
(figure 4) of the first subgroup of the first group and (k 3 +1) nodes
Figure 00000082
the last (k 2 +1) subgroups of the first group of the fourth level are connected respectively to the outputs of the corresponding weight
Figure 00000083
and
Figure 00000084
nodes 5 11 and
Figure 00000085
the first and last (k 2 +1) subgroups of the first group (Fig. 3) in n 4 two-dimensional matrix structures
Figure 00000086
third level, equilibrium inputs and
Figure 00000087
and
Figure 00000088
n 4- input (k 3 +1) nodes
Figure 00000089
(figure 4) of the first subgroup of the last (k 1 +1) group and (k 3 +1) nodes
Figure 00000090
the last (k 2 +1) subgroup, the last (k 1 +1) group of the fourth level connected respectively with outputs of the corresponding weight
Figure 00000091
and
Figure 00000092
knots
Figure 00000093
and
Figure 00000094
the first and last (k 2 +1) subgroups, the last (k 1 +1) groups (Fig. 3) in n 4 two-dimensional matrix structures
Figure 00000095
third level.

Выходы (k3+1) узлов

Figure 00000096
(фиг.4) первой подгруппы первой группы, (k3+1) узлов
Figure 00000097
последней (k2+1) подгруппы первой группы и (k3+1) узлов
Figure 00000098
последней (k2+1) подгруппы и последней (k1+1) группы соединены с выходами
Figure 00000099
Figure 00000100
Figure 00000101
и
Figure 00000102
Figure 00000103
Figure 00000104
трехмерной матричной структуры четвертого уровня.Outputs (k 3 +1) nodes
Figure 00000096
(figure 4) of the first subgroup of the first group, (k 3 +1) nodes
Figure 00000097
the last (k 2 +1) subgroup of the first group and (k 3 +1) nodes
Figure 00000098
the last (k 2 +1) subgroup and the last (k 1 +1) group are connected to the outputs
Figure 00000099
Figure 00000100
Figure 00000101
and
Figure 00000102
Figure 00000103
Figure 00000104
three-dimensional matrix structure of the fourth level.

Глубина трехмерной матричной структуры равна log2n1n2n3n4. Степень сжатия составляет (k1+1)(k2+1)(k3+1), k3=log2n3. Степень распараллеливания равна (n1n2n3n4).The depth of the three-dimensional matrix structure is log 2 n 1 n 2 n 3 n 4 . The compression ratio is (k 1 +1) (k 2 +1) (k 3 +1), k 3 = log 2 n 3 . The degree of parallelization is (n 1 n 2 n 3 n 4 ).

Узел одноразрядного суммирования (фиг.5) состоит из четырехвходовых элементов суммирования 8, полусумматора 9, элемента или 10, имеет входы 2l, приема равновесных разрядов, выходы 2l(C0), 2l+1(C1), 2l+2(C2), 2l+3(C3), 2l+4(C4) выдачи результата вычисления разрядных сумм.The single-bit summation node (Fig. 5) consists of four-input summation elements 8, a half-adder 9, element 10, has inputs 2 l , receiving equilibrium discharges, outputs 2 l (C 0 ), 2 l + 1 (C 1 ), 2 l +2 (C 2 ), 2 l + 3 (C 3 ), 2 l + 4 (C 4 ) the output of the result of the calculation of the bit sums.

Узлы одноразрядного суммирования описаны (патент SU 1679483 А1 Кл. G 06 F 7/50, 1995) или устройства для преобразования двоичного равновесного кода в позиционный код (Авт. свид. 1557684, БИ №14, 1990) с различным числом входов:Single-digit summing nodes are described (patent SU 1679483 A1 Cl. G 06 F 7/50, 1995) or devices for converting a binary equilibrium code into a positional code (Auth. Certificate 1557684, BI No. 14, 1990) with a different number of inputs:

16-входовой одноразрядный сумматор (преобразователь кодов);16-input single-bit adder (code converter);

256-входовой одноразрядный сумматор (преобразователь кодов);256-input single-bit adder (code converter);

1024-входовой одноразрядный сумматор (преобразователь кодов).1024-input single-bit adder (code converter).

Принцип работы двумерной матричной структуры поясним на примере. Пусть на входы

Figure 00000105
многоуровневой m-мерной матричной суммирующей структуры (фиг.2, 3) поступает параллельно m-мерный массив двоичных равновесных разрядов размером
Figure 00000106
при m=3, представленных в виде столбцов подматриц:The principle of operation of a two-dimensional matrix structure is illustrated by an example. Let the inputs
Figure 00000105
a multilevel m-dimensional matrix summing structure (Fig. 2, 3) enters in parallel an m-dimensional array of binary equilibrium discharges of size
Figure 00000106
for m = 3, presented as columns of submatrices:

Figure 00000107
Figure 00000107

На первом уровне многоуровневой суммирующей структуры (фиг.2) в узлах

Figure 00000108
суммируются равновесные разряды - столбцы подматриц
Figure 00000109
Figure 00000110
Figure 00000111
Figure 00000112
Figure 00000113
Figure 00000114
согласно (1, 2), в виде:At the first level of a multi-level summing structure (figure 2) in nodes
Figure 00000108
equilibrium discharges are summarized - columns of submatrices
Figure 00000109
Figure 00000110
Figure 00000111
Figure 00000112
Figure 00000113
Figure 00000114
according to (1, 2), in the form:

Figure 00000115
Figure 00000115

В результате на первом уровне параллельно вычисляются разрядные суммы в виде цифр

Figure 00000116
представленных в k1-ичной системе счисления с основанием
Figure 00000117
k1=log2n1.As a result, at the first level, bit digits in the form of numbers are calculated in parallel
Figure 00000116
represented in the k 1 -ary number system with the base
Figure 00000117
k 1 = log 2 n 1 .

(Параллельно вычисляются векторы).(In parallel, the vectors are computed).

На втором уровне многоуровневой суммирующей структуры (фиг.2) в узлах

Figure 00000118
параллельно суммируются равновесные разряды k1-ичных цифр
Figure 00000119
Figure 00000120
Figure 00000121
в виде:At the second level of the multi-level summing structure (figure 2) in nodes
Figure 00000118
in parallel, equilibrium discharges of k 1- digits are summed
Figure 00000119
Figure 00000120
Figure 00000121
as:

Figure 00000122
Figure 00000122

Figure 00000123
Figure 00000123

Figure 00000124
Figure 00000124

В узлах

Figure 00000125
параллельно суммируются равновесные разряды k1-ичных цифр
Figure 00000126
Figure 00000127
Figure 00000128
в виде:In nodes
Figure 00000125
in parallel, equilibrium discharges of k 1- digits are summed
Figure 00000126
Figure 00000127
Figure 00000128
as:

Figure 00000129
Figure 00000129

Figure 00000130
Figure 00000130

Figure 00000131
Figure 00000131

Или иначе, на втором уровне в узлах

Figure 00000132
и
Figure 00000133
(фиг.2) параллельно вычисляются двоичные разрядные суммы, согласно (3), в виде k12-ичных цифр Z2P2:Or else, at the second level in nodes
Figure 00000132
and
Figure 00000133
(figure 2) in parallel, binary bit sums are calculated, according to (3), in the form of k 12- digit digits Z 2 P 2 :

Figure 00000134
Figure 00000134

Figure 00000135
Figure 00000135

Figure 00000136
Figure 00000136

Figure 00000137
Figure 00000137

представленных в k12-ичной системе счисления с основанием

Figure 00000138
k12=log2n1n2.represented in the k 12 -th number system with the base
Figure 00000138
k 12 = log 2 n 1 n 2 .

(Параллельно вычисляются одномерные матрицы).(In parallel, one-dimensional matrices are calculated).

На третьем уровне многоуровневой суммирующей структуры (фиг.3) в узлах

Figure 00000139
параллельно суммируются равновесные разряды k12-ичных цифр
Figure 00000140
в виде:At the third level of the multilevel summing structure (Fig. 3) in nodes
Figure 00000139
in parallel, equilibrium discharges of k 12- digit digits are summed
Figure 00000140
as:

Figure 00000141
Figure 00000141

Figure 00000142
Figure 00000142

Figure 00000143
Figure 00000143

и т.д. etc.

Или иначе, на третьем уровне в узлах

Figure 00000144
параллельно вычисляются тройные разрядные суммы, согласно (4), в виде k123-ичных цифр Z3P3:Or else, at the third level in nodes
Figure 00000144
triple bit sums are calculated in parallel, according to (4), in the form of k 123- digits Z 3 P 3 :

Figure 00000145
Figure 00000145

Figure 00000146
Figure 00000146

представленных в k123-ичной системе счисления с основанием

Figure 00000147
k123=log2n1n2n3, k3=log2n3.represented in the k 123 -number system with the base
Figure 00000147
k 123 = log 2 n 1 n 2 n 3 , k 3 = log 2 n 3 .

(Параллельно вычисляются двумерные матрицы).(In parallel, two-dimensional matrices are calculated).

Т.о., полученный результат суммирования m-мерной матрицы в виде ki-ичных цифр представляет блочно-диагональную матрицу, элементами которой являются:Thus, the result of summing an m-dimensional matrix in the form of k i -ary digits represents a block-diagonal matrix, the elements of which are:

- весовые разряды для k1-ичных цифр разрядных сумм, k1=log2n1;- weight categories for k 1- digit digits of the sums, k 1 = log 2 n 1 ;

- векторы для k12-ичных цифр двойных разрядных сумм, k12=log2n1n2;- vectors for k 12- digit digits of double bit sums, k 12 = log 2 n 1 n 2 ;

- матрицы для k123-ичных цифр тройных разрядных сумм, k123=log2n1n2n3 и т.д.- matrices for k 123 -ry digits of triple digit sums, k 123 = log 2 n 1 n 2 n 3 , etc.

Заявляемое устройство многоуровневой m-мерной суммирующей структуры вертикальной арифметики является базовым для принципиально новой, не имеющей аналогов в мире, многоуровневой параллельной обработки m-мерных массивов данных ki-ичными цифрами сжатых разрядных срезов.The inventive device of a multi-level m-dimensional summing structure of vertical arithmetic is the basis for a fundamentally new, unparalleled in the world, multi-level parallel processing of m-dimensional data arrays with k i -ary digits of compressed bit slices.

Введение в устройство новых элементов - m-мерных матричных структур второго, третьего, четвертого уровней, соединенных соответствующим образом, позволяет создать сверхвысокопроизводительные вычислители нового поколения с регулярной наращиваемой структурой, ориентированных на современную микроэлектронную технологию СБИС или ПЛИС для параллельной обработки m-мерных массивов, что позволяет:Introduction to the device of new elements - m-dimensional matrix structures of the second, third, fourth levels, connected appropriately, allows you to create ultra-high-performance computers of the new generation with a regular stackable structure, oriented to modern microelectronic VLSI or FPGA technology for parallel processing of m-dimensional arrays, which allows you to:

- повысить быстродействие на 2-3 порядка и более при параллельном суммировании разрядными срезами m-мерных массивов данных по сравнению с известными подходами на основе традиционной горизонтальной арифметики (ориентированной на последовательную бинарную обработку массивов данных), за счет высокой степени распараллеливания вычислительного процесса (степень распараллеливания определяется произведением подматриц

Figure 00000148
m-мерной матрицы), а также за счет многократного сжатия k-ичных цифр разрядных срезов (степень сжатия определяется как
Figure 00000149
) и, кроме того, за счет исключения переносов от цифры к цифре, т.к. от уровня к уровню увеличивается основание системы счисления ki-ичных цифр в
Figure 00000150
раз,
Figure 00000151
- improve performance by 2-3 orders of magnitude or more when parallelly summing bit sections of m-dimensional data arrays in comparison with known approaches based on traditional horizontal arithmetic (oriented to sequential binary processing of data arrays), due to the high degree of parallelization of the computing process (degree of parallelization determined by the product of the submatrices
Figure 00000148
m-dimensional matrix), as well as due to the multiple compression of k-ary digits of bit slices (the compression ratio is defined as
Figure 00000149
) and, in addition, due to the exclusion of transfers from digit to digit, because from level to level, the base of the number system of k i -ary digits in
Figure 00000150
time,
Figure 00000151

- обеспечить высокую точность вычисления равную эталонной, т.к. узлы одноразрядного суммирования (преобразователи кодов), параллельно вычисляют абсолютно точные разрядные суммы в виде ki-ичных цифр.- ensure high accuracy of calculation equal to the reference, because single-digit summing nodes (code converters), at the same time, they calculate absolutely exact bit-rate sums in the form of k i -ary digits.

- расширить функциональные возможности суммирующей структуры вертикальной арифметики за счет регулярной наращиваемой многоуровневой матричной структуры.- expand the functionality of the summing structure of vertical arithmetic due to the regular stackable multi-level matrix structure.

Claims (4)

1. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики В.М.Таранухи, содержащая m-мерные матричные структуры одноразрядного суммирования второго, третьего, четвертого уровня, при этом m-мерные матричные структуры одноразрядного суммирования образуют иерархическую многоуровневую m-мерную матричную структуру вертикальной арифметики, представляющую регулярную, связанную по вертикали, иерархическую логарифмическую структуру с межуровневыми связями, причем входы узлов первого уровня соединены с соответствующими группами информационных входов многоуровневой m-мерной матричной структуры одноразрядного суммирования, при этом равновесные ni-входы (ki+1) узлов каждого последующего уровня соединены соответственно с выходами соответствующего веса ni узлов предыдущего уровня по вертикали многоуровневой m-мерной матричной структуры одноразрядного суммирования, ki=log2ni, iЄ{i1, i2, ..., im}, пo горизонтали - иерархическую многоуровневую m-мерную матричную структуру одноразрядного суммирования, в которой матричные структуры одноразрядного суммирования предыдущих уровней, объединенные связями, образуют матричную структуру одноразрядного суммирования следующего иерархического уровня многоуровневой m-мерной матричной структуры одноразрядного суммирования.1. A multi-level m-dimensional matrix summing structure of vertical arithmetic V. M. Taranuhi containing m-dimensional matrix structures of one-bit summation of the second, third, fourth level, while m-dimensional matrix structures of one-bit summation form a hierarchical multi-level m-dimensional matrix structure of vertical arithmetic, representing a regular, vertically connected, hierarchical logarithmic structure with inter-level connections, and the inputs of the nodes of the first level are connected to the corresponding they are groups of information inputs of a multi-level m-dimensional matrix structure of one-bit summation, while the equilibrium n i- inputs (k i +1) of nodes of each subsequent level are connected respectively with outputs of the corresponding weight n i of nodes of the previous level vertically of a multi-level m-dimensional matrix structure of one-bit summation, k i = log 2 n i , iЄ {i 1 , i 2 , ..., i m }, horizontally - a hierarchical multi-level m-dimensional matrix structure of one-bit summation, in which matrix structures of one-bit summation the previous levels, combined by bonds, form a single-bit summation matrix structure of the next hierarchical level of the multi-level m-dimensional single-bit summation matrix structure. 2. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики по п.1, отличающаяся тем, что одномерная матричная структура одноразрядного суммирования второго уровня содержит n1-входовых n2 узлов одноразрядного суммирования первого уровня, n2-входовых (k1+1) узлов одноразрядного суммирования второго уровня, k1=log2n1, причем равновесные входы узлов первого уровня соединены с соответствующими группами (i1i2) информационных входов одномерной матричной структуры одноразрядного суммирования второго уровня
Figure 00000152
Figure 00000153
равновесные входы n2-входовых (k1+1) узлов одноразрядного суммирования второго уровня соединены соответственно с выходами соответствующего веса n2 узлов одноразрядного суммирования первого уровня, выходы (k1+1) узлов одноразрядного суммирования второго уровня являются выходами одномерной матричной структуры одноразрядного суммирования второго уровня.2. The multilevel m-dimensional matrix summing structure of vertical arithmetic according to claim 1, characterized in that the one-dimensional matrix structure of one-bit summation of the second level contains n 1- input n 2 nodes of one-bit summation of the first level, n 2- input (k 1 +1) nodes of one-bit summation of the second level, k 1 = log 2 n 1 , and the equilibrium inputs of nodes of the first level are connected to the corresponding groups (i 1 i 2 ) of information inputs of the one-dimensional matrix structure of one-bit summation of the second level
Figure 00000152
Figure 00000153
the equilibrium inputs of n 2- input (k 1 +1) nodes of one-bit summation of the second level are connected respectively to the outputs of the corresponding weight of n 2 nodes of one-bit summation of the first level, the outputs (k 1 +1) of nodes of one-bit summation of the second level are outputs of the one-dimensional matrix structure of one-bit summation second level. 3. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики по п.1, отличающаяся тем, что двумерная матричная структура одноразрядного суммирования третьего уровня содержит n3 одномерных матричных структур одноразрядного суммирования второго уровня, (k1+1) группы n3-входовых (k2+1) узлов одноразрядного суммирования третьего уровня, k2=log2n2, при этом равновесные входы узлов первого уровня в n3 одномерных матричных структур одноразрядного суммирования второго уровня соединены с соответствующими группами (i1i2i3) информационных входов двумерной матричной структуры одноразрядного суммирования третьего уровня,
Figure 00000154
равновесные входы n3-входовых (k2+1) узлов с первой до последней (k1+1) группы третьего уровня, соединенных соответственно с выходами соответствующего веса с первых до последних (k1+1) узлов одноразрядного суммирования второго уровня в n3 одномерных матричных структурах одноразрядного суммирования второго уровня, выходы (k2+1) узлов с первой до последней (k1+1) группы двумерной матричной структуры одноразрядного суммирования третьего уровня соединены с выходами двумерной матричной структуры одноразрядного суммирования третьего уровня.3. The multilevel m-dimensional matrix summing structure of vertical arithmetic according to claim 1, characterized in that the two-dimensional matrix structure of one-bit summation of the third level contains n 3 one-dimensional matrix structures of one-bit summation of the second level, (k 1 +1) groups of n 3- input ( k 2 + 1) one-bit summing nodes of the third level, k = log 2 2 n 2, while the equilibrium inputs of the first-level nodes 3 to n-dimensional matrix structures summing one bit of the second level are connected to respective groups (i 1 i 2 i 3) Ying ormatsionnyh inputs a two-dimensional matrix structure of the one-bit summation of the third level,
Figure 00000154
equilibrium inputs of n 3 -input (k 2 +1) nodes from the first to the last (k 1 +1) groups of the third level, connected respectively to outputs of the corresponding weight from the first to the last (k 1 +1) nodes of one-bit summation of the second level in n 3 one-dimensional matrix structures of one-bit summation of the second level, the outputs (k 2 +1) of nodes from the first to the last (k 1 +1) groups of the two-dimensional matrix structure of one-bit summation of the third level are connected to the outputs of the two-dimensional matrix structure of one-bit summation of the third level. 4. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики по п.1, отличающаяся тем, что трехмерная матричная структура одноразрядного суммирования четвертого уровня содержит n4 двумерные матричные структуры одноразрядного суммирования третьего уровня, (k1+1) группы, состоящие из (k2+1) подгрупп n4-входовых (k3+1) узлов одноразрядного суммирования, k3=log2n3, при этом равновесные входы узлов первого уровня в n4 двумерных матричных структурах одноразрядного суммирования третьего уровня соединены с соответствующими группами (i1i2i3i4) информационных входов трехмерной матричной структуры одноразрядного суммирования четвертого уровня,
Figure 00000155
равновесные входы n4-входовых (k3+1) узлов с первых до последних (k2+1) подгрупп первой группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов первой группы в n4 двумерных матричных структурах одноразрядного суммирования третьего уровня, равновесные входы n4-входовых (k3+1) узлов с первых до последних (k2+1) подгрупп последней (k1+1) группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов последней (k1+1) группы в n4 двумерных матричных структурах одноразрядного суммирования третьего уровня, выходы (k3+1) узлов с первой до последней (k2+1) подгруппы первой и последней (k1+1) группы соединены с выходами трехмерной матричной структуры одноразрядного суммирования четвертого уровня.4. The multilevel m-dimensional matrix summing structure of vertical arithmetic according to claim 1, characterized in that the three-dimensional matrix structure of one-bit summation of the fourth level contains n 4 two-dimensional matrix structures of one-bit summation of the third level, (k 1 +1) groups consisting of (k 2 +1) subgroups of n 4- input (k 3 +1) nodes of one-bit summation, k 3 = log 2 n 3 , while the equilibrium inputs of nodes of the first level in n 4 two-dimensional matrix structures of one-bit summation of the third level are connected to the corresponding ups (i 1 i 2 i 3 i 4 ) of the information inputs of the three-dimensional matrix structure of a one-bit summation of the fourth level,
Figure 00000155
equilibrium inputs of n 4- input (k 3 +1) nodes from the first to the last (k 2 +1) subgroups of the first group of the fourth level are connected respectively to the outputs of the corresponding weight of the nodes of the first group in n 4 two-dimensional matrix structures of one-bit summation of the third level, equilibrium inputs n 4- input (k 3 +1) nodes from the first to the last (k 2 +1) subgroups of the last (k 1 +1) group of the fourth level are connected respectively to the outputs of the corresponding weight of the nodes of the last (k 1 +1) group in n 4 two-dimensional matrix structures of one-bit summation retego level, the outputs (k 3 +1) to the first node to the last (k 2 +1) the first and last subgroups (k 1 +1) of the group connected to the outputs of the three-dimensional array structure of the fourth one-bit summation level.
RU2003101782/09A 2003-01-22 2003-01-22 Multilevel m-dimensional matrix adding structure for vertical arithmetic RU2246128C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2003101782/09A RU2246128C2 (en) 2003-01-22 2003-01-22 Multilevel m-dimensional matrix adding structure for vertical arithmetic

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2003101782/09A RU2246128C2 (en) 2003-01-22 2003-01-22 Multilevel m-dimensional matrix adding structure for vertical arithmetic

Publications (2)

Publication Number Publication Date
RU2003101782A RU2003101782A (en) 2004-08-20
RU2246128C2 true RU2246128C2 (en) 2005-02-10

Family

ID=35209059

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2003101782/09A RU2246128C2 (en) 2003-01-22 2003-01-22 Multilevel m-dimensional matrix adding structure for vertical arithmetic

Country Status (1)

Country Link
RU (1) RU2246128C2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2475815C1 (en) * 2011-12-05 2013-02-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "ВЯТСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ" (ФГБОУ ВПО "ВятГУ") CELL OF HOMOGENEOUS COMPUTING ENVIRONMENT, HOMOGENEOUS COMPUTING ENVIRONMENT AND APPARATUS FOR PIPELINE COMPUTATION OF SUM OF m n-BIT NUMBERS
RU2491612C1 (en) * 2011-12-05 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Вятский государственный университет" ФГБОУ ВПО "ВятГУ" Method of calculating sum n of m-bit numbers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2475815C1 (en) * 2011-12-05 2013-02-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "ВЯТСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ" (ФГБОУ ВПО "ВятГУ") CELL OF HOMOGENEOUS COMPUTING ENVIRONMENT, HOMOGENEOUS COMPUTING ENVIRONMENT AND APPARATUS FOR PIPELINE COMPUTATION OF SUM OF m n-BIT NUMBERS
RU2491612C1 (en) * 2011-12-05 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Вятский государственный университет" ФГБОУ ВПО "ВятГУ" Method of calculating sum n of m-bit numbers

Similar Documents

Publication Publication Date Title
Hosage et al. Discrete space location-allocation solutions from genetic algorithms
Lambert et al. A multipole-based algorithm for efficient calculation of forces and potentials in macroscopic periodic assemblies of particles
Sim et al. Scalable stochastic-computing accelerator for convolutional neural networks
Saad Finding exact and approximate block structures for ILU preconditioning
CN112434801A (en) Convolution operation acceleration method for carrying out weight splitting according to bit precision
Karpovsky et al. Reduction of sizes of decision diagrams by autocorrelation functions
RU2246128C2 (en) Multilevel m-dimensional matrix adding structure for vertical arithmetic
Sinha et al. Fast parallel algorithms for binary multiplication and their implementation on systolic architectures
Lippert et al. Hyper-systolic parallel computing
US20050240646A1 (en) Reconfigurable matrix multiplier architecture and extended borrow parallel counter and small-multiplier circuits
Li Scalable parallel matrix multiplication on distributed memory parallel computers
Guilfoyle et al. Combinatorial logic based optical computing
AU2020395435B2 (en) Flexible precision neural inference processing units
CN109388372B (en) MSD (minimum-order-of-performance) multiplication calculation method of three-value optical processor based on minimum module
RU2265239C2 (en) Multilevel m-dimensional vertical arithmetic computing structure
RU2672626C1 (en) Zeros and ones number by groups in the binary number determining device
Awwal et al. fast carry free adder design using QSD number system
Riznyk Systems Optimization Prospected from Torus Cyclic Groups
Jang et al. An optimal multiplication algorithm on reconfigurable mesh
Yanushkevich et al. The word-level models for efficient computation of multiple-valued functions I. LAR based model
Petit et al. Distributed and Parallel Sparse Computing for Very Large Graph Neural Networks
JP3525960B2 (en) Parallel sort method
Esener et al. Design considerations for three-terminal optically addressed MQW spatial light modulators
RU2003101782A (en) MULTI-LEVEL M-DIMENSIONAL MATRIX SUMMING STRUCTURE OF VERTICAL ARITHMETICS V.M. TARANUKHI
Drabik et al. Parallel algorithms for matrix algebra problems on shift-connected digital optical single-instruction multiple-data arrays

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20060123