Claims (7)
1. Устройство обработки локационного изображения, содержащее первый блок оценивания, первый блок оперативной памяти, первый блок интерполяции и блок управления, причем выход первого блока оценивания соединен с информационным входом первого блока оперативной памяти, выход которого соединен с информационным входом первого блока интерполяции, первый вход блока управления является первым синхровходом устройства, второй и третий входы блока управления соединены соответственно с первым и вторым адресными входами первого блока интерполяции и являются первым и вторым установочными входами устройства, первый и второй выходы блока управления соединены соответственно с первым и вторым адресным входами первого блока оперативной памяти, третий выход блока управления соединен со входом записи первого блока оперативной памяти, четвертый и пятый выходы блока управления соединены соответственно с третьим и четвертым адресными входами первого блока интерполяции, шестой, седьмой и восьмой выходы блока управления соединены с первым, вторым и третьим синхровходами первого блока интерполяции, отличающееся тем, что в него введены второй, третий и четвертый блоки оперативной памяти, блок предварительного оценивания, второй блок оценивания, второй блок интерполяции, вычитатель и делитель, причем выход третьего блока оперативной памяти соединен с соединенными между собой информационными входами первого блока оценивания и блока предварительного оценивания, выход блока предварительного оценивания соединен с информационным входом второго блока оценивания, выход второго блока оценивания соединен с информационным входом второго блока оперативной памяти, выход которого соединен с информационным входом второго блока интерполяции, первый и второй входы вычитателя соединены с выходами соответственно третьего блока оперативной памяти и первого блока интерполяции, выход вычитателя соединен с первым входом делителя, второй вход которого соединен с выходом второго блока интерполяции, выход делителя соединен с информационным входом четвертого блока оперативной памяти, выход которого является выходом устройства, первый адресный вход третьего блока оперативной памяти является первым адресным входом устройства, а вход записи третьего блока оперативной памяти является вторым синхровходом устройства, второй и третий входы блока управления соединены соответственно с первым и вторым адресными входами второго блока интерполяции, первый и второй выходы блока управления соединены соответственно с первым и вторым адресным входами второго блока оперативной памяти, третий выход блока управления соединен со входом записи второго блока оперативной памяти, четвертый и пятый выходы блока управления соединены соответственно с третьим и четвертым адресными входами второго блока интерполяции, шестой, седьмой и восьмой выходы блока управления соединены с первым, вторым и третьим синхровходами второго блока интерполяции, девятый выход блока управления соединен со вторым адресным входом третьего блока оперативной памяти, десятый выход блока управления соединен со входом считывания третьего блока оперативной памяти, одиннадцатый выход блока управления соединен с синхровходом блока предварительного оценивания, двенадцатый выход блока управления соединен с объединенными между собой первыми синхровходами первого и второго блоков оценивания, тринадцатый выход блока управления соединен с объединенными между собой вторыми синхровходами первого и второго блоков оценивания, четырнадцатый выход блока управления соединен с объединенными между собой первыми адресными входами первого и второго блоков оценивания, пятнадцатый выход блока управления соединен с объединенными между собой вторыми адресными входами первого и второго блоков оценивания, шестнадцатый выход блока управления соединен с объединенными между собой третьими адресными входами первого и второго блоков оценивания, семнадцатый выход блока управления соединен с объединенными между собой третьими синхровходами первого и второго блоков оценивания, восемнадцатый выход блока управления соединен с объединенными между собой четвертыми синхровходами первого и второго блоков оценивания, девятнадцатый выход блока управления соединен со вторым адресным входом четвертого блока оперативной памяти, вход записи которого соединен с двадцатым выходом блока управления, первый адресный вход четвертого блока оперативной памяти является вторым адресным входом устройства, а вход считывания четвертого блока оперативной памяти является третьим синхровходом устройства. 1. A device for processing a location image containing a first evaluation unit, a first RAM unit, a first interpolation unit and a control unit, wherein the output of the first evaluation unit is connected to the information input of the first RAM unit, the output of which is connected to the information input of the first interpolation unit, the first input the control unit is the first clock input of the device, the second and third inputs of the control unit are connected respectively to the first and second address inputs of the first interpolation unit and and are the first and second installation inputs of the device, the first and second outputs of the control unit are connected respectively to the first and second address inputs of the first RAM unit, the third output of the control unit is connected to the recording input of the first RAM unit, the fourth and fifth outputs of the control unit are connected respectively with the third and fourth address inputs of the first interpolation unit, the sixth, seventh and eighth outputs of the control unit are connected to the first, second and third clock inputs of the first block in terpolation, characterized in that it introduced the second, third and fourth blocks of RAM, a preliminary evaluation unit, a second evaluation unit, a second interpolation unit, a subtractor and a divider, and the output of the third RAM unit is connected to interconnected information inputs of the first evaluation unit and the preliminary evaluation unit, the output of the preliminary evaluation unit is connected to the information input of the second evaluation unit, the output of the second evaluation unit is connected to the information input the house of the second RAM block, the output of which is connected to the information input of the second interpolation block, the first and second subtractor inputs are connected to the outputs of the third RAM block and the first interpolation block, the subtractor output is connected to the first input of the divider, the second input of which is connected to the output of the second block interpolation, the output of the divider is connected to the information input of the fourth block of RAM, the output of which is the output of the device, the first address input of the third block of opera active memory is the first address input of the device, and the recording input of the third RAM block is the second clock input of the device, the second and third inputs of the control unit are connected respectively to the first and second address inputs of the second interpolation unit, the first and second outputs of the control unit are connected respectively to the first and second address inputs of the second RAM block, the third output of the control unit is connected to the recording input of the second RAM block, the fourth and fifth outputs of the control unit connected to the third and fourth address inputs of the second interpolation unit, the sixth, seventh and eighth outputs of the control unit are connected to the first, second and third clock inputs of the second interpolation unit, the ninth output of the control unit is connected to the second address input of the third RAM block, the tenth output of the block the control is connected to the read input of the third RAM unit, the eleventh output of the control unit is connected to the clock input of the preliminary evaluation unit, the twelfth output the control lock is connected to the first sync inputs of the first and second evaluation units connected together, the thirteenth output of the control unit is connected to the second sync inputs of the first and second evaluation units connected to each other, the fourteenth output of the control unit is connected to the first address inputs of the first and second evaluation units connected to each other, the fifteenth output of the control unit is connected to interconnected second address inputs of the first and second evaluation units, the sixteenth output b the control lock is connected to the third address inputs of the first and second evaluation units connected together, the seventeenth output of the control unit is connected to the third clock inputs of the first and second evaluation units connected together, the eighteenth output of the control unit is connected to the fourth synchronization inputs of the first and second evaluation units connected to each other, the nineteenth output of the control unit is connected to the second address input of the fourth RAM block, the recording input of which is connected to twenty output control unit, the first address of the fourth input of the block of RAM is the second address input of the device, and the fourth readout input block of RAM is the third clock terminal device.
2. Устройство по п. 1, отличающееся тем, что блок предварительного оценивания содержит первый, второй и третий регистры, вычитатель, умножитель на два, сумматор и блок вычисления модуля, причем входы записи первого, второго и третьего регистра объединены между собой и являются синхровходом блока предварительного оценивания, информационный вход первого регистра является входом блока предварительного оценивания, выход первого регистра соединен с первым входом вычитателя и с информационным входом второго регистра, выход которого соединен со входом умножителя на два и с информационным входом третьего регистра, выход которого соединен с первым входом сумматора, выход умножителя на два соединен со вторым входом вычитателя, выход которого соединен со вторым входом сумматора, выход которого соединен со входом блока вычисления модуля, выход последнего является выходом блока предварительного оценивания. 2. The device according to p. 1, characterized in that the preliminary evaluation unit contains the first, second and third registers, a subtractor, a two multiplier, an adder and a module calculation unit, the recording inputs of the first, second and third register being combined and are a sync input preliminary evaluation unit, the information input of the first register is the input of the preliminary evaluation unit, the output of the first register is connected to the first input of the subtractor and to the information input of the second register, the output of which is connected to about the input of the multiplier by two and with the information input of the third register, the output of which is connected to the first input of the adder, the output of the multiplier by two is connected to the second input of the subtractor, the output of which is connected to the second input of the adder, the output of which is connected to the input of the module calculation unit, the output of the latter is the output of the preliminary evaluation unit.
3. Устройство по п. 1, отличающееся тем, что блок оценивания содержит блок гистограммирования и блок вычисления медианы, причем информационный вход блока гистограммирования является информационным входом блока оценивания, выход блока оценивания соединен с информационным входом блока вычисления медианы, выход которого является выходом блока оценивания, кроме того, первый и второй синхровходы блока гистограммирования являются соответственно первым и вторым синхровходами блока оценивания, первый и второй адресные входы блока гистограммирования являются соответственно первым и вторым адресными входами блока оценивания, третий адресный вход блока гистограммирования соединен с адресным входом блока вычисления медианы и является третьим адресным входом блока оценивания, а первый и второй синхровходы блока вычисления медианы являются соответственно третьим и четвертым синхровходами блока оценивания. 3. The device according to claim 1, characterized in that the evaluation unit comprises a histogram unit and a median calculation unit, wherein the information input of the histogram unit is an information input of the evaluation unit, the output of the evaluation unit is connected to the information input of the median calculation unit, the output of which is the output of the evaluation unit in addition, the first and second clock inputs of the histogram block are respectively the first and second clock inputs of the estimator, the first and second address inputs of the histogram block tion are, respectively, first and second addressable inputs estimation block, the third block histogramming address input connected to the address input of the median computation is the third address input of the evaluation unit, and the first clock terminal and a second median calculating unit are respectively third and fourth clock terminal estimation unit.
4. Устройство по п. 1, отличающееся тем, что блок гистограммирования содержит коммутатор, блок оперативной памяти, сумматор и регистр, причем первый информационный вход коммутатора является информационным входом блока гистограммирования, второй информационный вход коммутатора является первым адресным входом блока гистограммирования, выход коммутатора соединен с первым адресным входом блока оперативной памяти, второй и третий адресные входы блока оперативной памяти являются соответственно вторым и третьим адресными входами блока гистограммирования, выход блока оперативной памяти является выходом блока гистограммирования, а также соединен с первым входом сумматора, второй вход которого соединен с шиной значения единицы, выход сумматора соединен с информационным входом регистра, выход которого соединен с информационным входом блока оперативной памяти, вход управления коммутатора и вход обнуления регистра соединены между собой и являются первым синхровходом блока гистограммирования, вход записи блока оперативной памяти и вход записи регистра соединены между собой и являются вторым синхровходом блока гистограммирования. 4. The device according to claim 1, characterized in that the histogram unit comprises a switch, RAM unit, adder and register, wherein the first information input of the switch is the information input of the histogram unit, the second information input of the switch is the first address input of the histogram unit, the output of the switch is connected with the first address input of the RAM block, the second and third address inputs of the RAM block are the second and third address inputs of the hist block, respectively Programming, the output of the RAM block is the output of the histogram block, and is also connected to the first input of the adder, the second input of which is connected to the unit value bus, the output of the adder is connected to the information input of the register, the output of which is connected to the information input of the RAM block, the control input of the switch and the register zeroing input is interconnected and is the first clock input of the histogram unit, the write input of the RAM block and the register entry input are interconnected and are the second clock input of the histogram unit.
5. Устройство по п. 1, отличающееся тем, что блок вычисления медианы содержит сумматор, первый и второй регистры и компаратор, причем вход записи первого регистра является первым синхровходом блока вычисления медианы, информационный вход второго регистра является адресным входом блока вычисления медианы, входы обнуления первого и второго регистров объединены между собой и являются третьим синхровходом блока вычисления медианы, первый вход сумматора является информационным входом блока вычисления медианы, выход сумматора соединен с. информационным входом первого регистра, выход которого соединен с соединенными между собой вторым входом сумматора и первым входом компаратора, второй вход которого соединен с шиной значения No/2, где No - общее число отсчетов в зоне оценивания, выход компаратора соединен со входом записи второго регистра, выход которого является выходом блока вычисления медианы. 5. The device according to p. 1, characterized in that the median calculation unit comprises an adder, first and second registers and a comparator, the first register entry input being the first clock input of the median calculation unit, the second register information input is the address input of the median calculation unit, zeroing inputs the first and second registers are interconnected and are the third clock input of the median calculation block, the first adder input is the information input of the median calculation block, the output of the adder is connected to. information input of the first register, the output of which is connected to each other by the second input of the adder and the first input of the comparator, the second input of which is connected to the value bus No / 2, where No is the total number of samples in the evaluation area, the output of the comparator is connected to the recording input of the second register, the output of which is the output of the median calculation block.
6. Устройство по п. 1, отличающееся тем, что блок линейной интерполяции содержит первый и второй весовые блоки, делитель и сумматор, причем первый и второй входы делителя являются соответственно первым и вторым входами блока линейной интерполяции, первые входы первого и второго весовых блоков являются соответственно третьим и четвертым входами блока линейной интерполяции, выход делителя соединен с объединенными между собой вторыми входами весовых блоков, выходы которых соединены соответственно с первым и вторым входами сумматора, выход которого является выходом блока линейной интерполяции. 6. The device according to claim 1, characterized in that the linear interpolation unit contains the first and second weight blocks, a divider and an adder, the first and second inputs of the divider being respectively the first and second inputs of the linear interpolation block, the first inputs of the first and second weight blocks are respectively, the third and fourth inputs of the linear interpolation unit, the output of the divider is connected to the combined second inputs of the weight blocks, the outputs of which are connected respectively to the first and second inputs of the adder, the output otorrhea is the output of the linear interpolation block.
7. Устройство по п. 1, отличающееся тем, что блок квадратичной интерполяции содержит первый, второй, третий и четвертый весовые блоки, делитель и сумматор, причем первый и второй входы делителя являются соответственно первым и вторым входами блока квадратичной интерполяции, первые входы первого, второго, третьего и четвертого весовых блоков являются соответственно третьим, четвертым, пятым и шестым входами блока квадратичной интерполяции, выход делителя соединен с объединенными между собой вторыми входами первого, второго, третьего и четвертого весовых блоков, выходы которых соединены соответственно с первым, вторым, третьим и четвертым входами сумматора, выход которого является выходом блока квадратичной интерполяции. 7. The device according to claim 1, characterized in that the quadratic interpolation unit contains the first, second, third and fourth weight blocks, a divider and an adder, the first and second inputs of the divider being respectively the first and second inputs of the quadratic interpolation block, the first inputs of the first, the second, third and fourth weight blocks are respectively the third, fourth, fifth and sixth inputs of the quadratic interpolation block, the output of the divider is connected to the combined second inputs of the first, second, third and four grated weight blocks, the outputs of which are connected respectively to the first, second, third and fourth inputs of the adder, the output of which is the output of the quadratic interpolation block.
