RU2201617C2 - Multiplex bridge for serial-code interface - Google Patents
Multiplex bridge for serial-code interface Download PDFInfo
- Publication number
- RU2201617C2 RU2201617C2 RU2000117015A RU2000117015A RU2201617C2 RU 2201617 C2 RU2201617 C2 RU 2201617C2 RU 2000117015 A RU2000117015 A RU 2000117015A RU 2000117015 A RU2000117015 A RU 2000117015A RU 2201617 C2 RU2201617 C2 RU 2201617C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- control unit
- channels
- channel
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах различного назначения для сопряжения с интерфейсом последовательного кода в распределенных вычислительных системах. The invention relates to computer technology and can be used in computing systems for various purposes for interfacing with a serial code interface in distributed computing systems.
В результате проведенных патентно-информационных исследований аналогов предлагаемого изобретения не обнаружено. As a result of patent information studies, analogues of the invention were not found.
Задачей изобретения является создание многоканального устройства, обеспечивающего сопряжение с интерфейсом последовательного кода в распределенных вычислительных системах. The objective of the invention is the creation of a multi-channel device that provides interface with the serial code interface in distributed computing systems.
Сущность изобретения заключается в том, что многоканальное устройство сопряжения с интерфейсом последовательного кода содержит блок управления, блок сопряжения с внешней интерфейсной магистралью, регистр данных, регистр статуса, сдвиговый регистр, запоминающее устройство, делитель частоты, счетчик номера канала, первый мультиплексор, второй мультиплексор, первый дешифратор, второй дешифратор, при этом каждый из n входных каналов содержит RS-триггер и D-триггер, каждый из m выходных каналов содержит первый D-триггер и второй D-триггер, S-вход RS-триггера каждого из n входных каналов является входом синхроимпульсов соответствующего входного канала, вход данных D-триггера каждого из n входных каналов является входом данных соответствующего входного канала, выход RS-триггера каждого из n входных каналов соединен с соответствующим информационным входом первого мультиплексора, а также соединен с входом синхронизации D-триггера своего входного канала, выход D-триггера каждого из n входных каналов соединен с соответствующим информационным входом второго мультиплексора, R-вход RS-триггера каждого из n входных каналов соединен с соответствующим выходом первого дешифратора, вход разрешения работы первого дешифратора соединен с пятым выходом блока управления, выход первого мультиплексора соединен с первым входом блока управления, выход второго мультиплексора соединен с вторым входом блока управления, адресные входы первого мультиплексора, второго мультиплексора, первого дешифратора, второго дешифратора и шестой вход блока управления соединены с выходом счетчика номера канала, входы синхронизации первых D-триггеров каждого из m выходных каналов соединены между собой и с первым выходом блока управления, входы данных первых D-триггеров каждого из m выходных каналов соединены между собой и с вторым выходом блока управления, входы синхронизации вторых D-триггеров каждого из m выходных каналов соединены между собой и с третьим выходом блока управления, входы данных вторых D-триггеров каждого из m выходных каналов соединены между собой и с четвертым выходом блока управления, вход разрешения работы первого D-триггера каждого из m выходных каналов и вход разрешения работы второго D-триггера данного выходного канала соединены между собой и с соответствующим выходом второго дешифратора, выход первого триггера каждого из m выходных каналов является выходом синхроимпульсов соответствующего выходного канала, выход второго D-триггера каждого из m выходных каналов является выходом данных соответствующего выходного канала, первый вход-выход блока управления соединен с входом-выходом управления блока сопряжения с внешней интерфейсной магистралью, интерфейсный вход-выход которого является входом-выходом внешней интерфейсной магистрали, второй вход-выход блока управления соединен с входом-выходом управления регистра данных, третий вход-выход блока управления соединен с входом-выходом управления регистра статуса, четвертый вход-выход блока управления соединен с входом-выходом управления сдвигового регистра, шестой выход блока управления соединен с входом сдвигового регистра, третий вход блока управления соединен с выходом сдвигового регистра, входы-выходы данных блока сопряжения с внешней интерфейсной магистралью, регистра данных, регистра статуса, сдвигового регистра и запоминающего устройства соединены между собой, седьмой выход блока управления соединен с входом управления запоминающего устройства, восьмой выход блока управления соединен с входом адреса запоминающего устройства, выход делителя частоты соединен с входом счетчика номера канала и с пятым входом блока управления, вход делителя частоты и четвертый вход блока управления соединены между собой и образуют вход тактовой частоты. The essence of the invention lies in the fact that the multi-channel interface device with a serial code interface comprises a control unit, an interface unit with an external interface highway, a data register, a status register, a shift register, a memory device, a frequency divider, a channel number counter, a first multiplexer, a second multiplexer, a first decoder, a second decoder, wherein each of the n input channels contains an RS trigger and a D trigger, each of the m output channels contains a first D trigger and a second D trigger, S-input The RS-flip-flop of each of the n input channels is the sync pulse input of the corresponding input channel, the data input of the D-flip-flop of each of the n input channels is the data input of the corresponding input channel, the RS-flip-flop of each of the n input channels is connected to the corresponding information input of the first multiplexer, and also connected to the synchronization input of the D-trigger of its input channel, the output of the D-trigger of each of the n input channels is connected to the corresponding information input of the second multiplexer, the R-input of the RS-trigger Each of the n input channels is connected to the corresponding output of the first decoder, the enable input of the first decoder is connected to the fifth output of the control unit, the output of the first multiplexer is connected to the first input of the control unit, the output of the second multiplexer is connected to the second input of the control unit, address inputs of the first multiplexer, the second multiplexer, the first decoder, the second decoder and the sixth input of the control unit are connected to the output of the channel number counter, the synchronization inputs of the first D-triggers to each of the m output channels are connected to each other and to the first output of the control unit, the data inputs of the first D-flip-flops of each of the m output channels are connected to each other and to the second output of the control unit, the synchronization inputs of the second D-triggers of each of the m output channels are interconnected and with the third output of the control unit, the data inputs of the second D-flip-flops of each of the m output channels are connected to each other and with the fourth output of the control unit, the input for enabling the first D-trigger of each of the m output channels and the input is enabled The operation of the second D-flip-flop of this output channel is interconnected and with the corresponding output of the second decoder, the output of the first flip-flop of each of the m output channels is the clock output of the corresponding output channel, the output of the second D-flip-flop of each of the m output channels is the data output of the corresponding output channel , the first input-output of the control unit is connected to the input-output of the control of the interface unit with an external interface highway, the interface input-output of which is an input-output the house of the external interface highway, the second input-output of the control unit is connected to the input-output of the data register control, the third input-output of the control unit is connected to the input-output of the status register control, the fourth input-output of the control unit is connected to the input-output of the shift register control, the sixth output of the control unit is connected to the input of the shift register, the third input of the control unit is connected to the output of the shift register, the inputs and outputs of the data of the interface unit with the external interface highway, data register x, the status register, the shift register and the storage device are interconnected, the seventh output of the control unit is connected to the control input of the storage device, the eighth output of the control unit is connected to the input of the address of the storage device, the output of the frequency divider is connected to the input of the channel number counter and to the fifth input of the unit control, the input of the frequency divider and the fourth input of the control unit are interconnected and form the input of the clock frequency.
Сущность изобретения поясняется чертежом, на котором обозначены:
1 - блок управления;
2 - блок сопряжения с внешней интерфейсной магистралью;
3 - регистр данных;
4 - регистр статуса;
5 - сдвиговый регистр;
6 - запоминающее устройство;
7 - делитель частоты;
8 - счетчик номеров каналов;
91 - RS-триггер 1-го входного канала;
9n - RS-триггер n-го входного канала;
101 - D-триггер 1-го входного канала;
10n - D-триггер n-го входного канала;
11 - первый мультиплексор;
12 - второй мультиплексор;
13 - первый дешифратор;
141 - первый D-триггер 1-го выходного канала;
14m - первый D-триггер m-го выходного канала;
151 - второй D-триггер 1-го выходного канала;
15m - второй D-триггер m-го выходного канала;
16 - второй дешифратор;
171 - вход синхроимпульсов 1-го входного канала;
17n - вход синхроимпульсов n-го входного канала;
181 - вход данных 1-го входного канала;
18n - вход данных n-го входного канала;
191 - выход синхроимпульсов 1-го выходного канала;
19m - выход синхроимпульсов m-го выходного канала;
201 - выход данных 1-го выходного канала;
20m - выход данных m-го выходного канала;
21 - вход-выход внешней интерфейсной магистрали;
22 - вход тактовой частоты.The invention is illustrated in the drawing, on which are indicated:
1 - control unit;
2 - block interface with an external interface line;
3 - data register;
4 - status register;
5 - shift register;
6 - storage device;
7 - frequency divider;
8 - channel number counter;
9 1 - RS-trigger of the 1st input channel;
9 n - RS-trigger of the n-th input channel;
10 1 - D-trigger of the 1st input channel;
10 n - D-trigger of the n-th input channel;
11 - the first multiplexer;
12 - second multiplexer;
13 - the first decoder;
14 1 - the first D-trigger of the 1st output channel;
14 m - the first D-trigger of the m-th output channel;
15 1 - the second D-trigger of the 1st output channel;
15 m - second D-trigger of the m-th output channel;
16 - second decoder;
17 1 - input clock pulses of the 1st input channel;
17 n - input clock pulses of the n-th input channel;
18 1 - data input of the 1st input channel;
18 n - data input of the n-th input channel;
19 1 - the output of the sync pulses of the 1st output channel;
19 m - the output of the clock pulses of the m-th output channel;
20 1 - data output of the 1st output channel;
20 m - data output of the m-th output channel;
21 - input-output of the external interface line;
22 - input clock frequency.
Каждый из n входных каналов содержит RS-триггер и D-триггер. Каждый из m выходных каналов содержит первый D-триггер и второй D-триггер. S-вход RS-триггера 91. . . 9n каждого из n входных каналов является входом 171...17n синхроимпульсов соответствующего входного канала. Вход данных (D) D-триггера 101. ..10n каждого из n входных каналов является входом 181...18n данных соответствующего входного канала. Выход RS-триггера 91. ..9n каждого из n входных каналов соединен с соответствующим информационным (I) входом первого мультиплексора 11, а также соединен с входом синхронизации (С) D-триггера 101. . . 10n своего входного канала. Выход D-триггера 101...10n каждого из n входных каналов соединен с соответствующим информационным (I) входом второго мультиплексора 12. R-вход RS-триггера 91...9n каждого из n входных каналов соединен с соответствующим выходом первого дешифратора 13. Вход разрешения работы (Е) первого дешифратора 13 соединен с пятым выходом блока 1 управления. Выход первого мультиплексора 11 соединен с первым входом блока 1 управления. Выход второго мультиплексора 12 соединен с вторым входом блока 1 управления. Адресные (А) входы первого мультиплексора 11, второго мультиплексора 12, первого дешифратора 13, второго дешифратора 16 и шестой вход блока 1 управления соединены с выходом счетчика 8 номера канала. Входы синхронизации (С) первых D-триггеров 141...14m каждого из m выходных каналов соединены между собой и с первым выходом блока 1 управления. Входы данных (D) первых D-триггеров 141. ..14m каждого из m выходных каналов соединены между собой и с вторым выходом блока 1 управления. Входы синхронизации (С) вторых D-триггеров 151...15m каждого из m выходных каналов соединены между собой и с третьим выходом блока 1 управления. Входы данных (D) вторых D-триггеров 151...15m каждого из m выходных каналов соединены между собой и с четвертым выходом блока 1 управления. Вход разрешения работы (Е) первого D-триггера 141...14m каждого из m выходных каналов и вход разрешения работы (Е) второго D-триггера 151...15m данного выходного канала соединены между собой и с соответствующим выходом второго дешифратора 16. Выход первого триггера 141. . . 14m каждого из m выходных каналов является выходом 191...19m синхроимпульсов соответствующего выходного канала. Выход второго D-триггера 151. . . 15m каждого из m выходных каналов является выходом 201...20m данных соответствующего выходного канала. Первый вход-выход блока 1 управления соединен с входом-выходом управления (С) блока 2 сопряжения с внешней интерфейсной магистралью, интерфейсный вход-выход которого является входом-выходом 21 внешней интерфейсной магистрали. Второй вход-выход блока 1 управления соединен с входом-выходом управления (С) регистра 3 данных. Третий вход-выход блока 1 управления соединен с входом-выходом управления (С) регистра 4 статуса. Четвертый вход-выход блока 1 управления соединен с входом-выходом управления (С) сдвигового регистра 5. Шестой выход блока 1 управления соединен с входом сдвигового регистра 5. Третий вход блока 1 управления соединен с выходом сдвигового регистра 5. Входы-выходы данных блока 2 сопряжения с внешней интерфейсной магистралью, регистра 3 данных, регистра 4 статуса, сдвигового регистра 5 и запоминающего устройства 6 соединены между собой. Седьмой выход блока 1 управления соединен с входом управления (С) запоминающего устройства 6. Восьмой выход блока 1 управления соединен с входом адреса (А) запоминающего устройства 6. Выход делителя 7 частоты соединен с входом счетчика 8 номера канала и с пятым входом блока 1 управления. Вход делителя 7 частоты и четвертый вход блока 1 управления соединены между собой и образуют вход 22 тактовой частоты.Each of the n input channels contains an RS trigger and a D trigger. Each of the m output channels contains a first D-trigger and a second D-trigger. S-input RS-trigger 9 1 . . . 9 n of each of the n input channels is the input 17 1 ... 17 n clock pulses of the corresponding input channel. Data input (D) of D-flip-flop 10 1 . ..10 n of each of the n input channels is an input 18 1 ... 18 n of data of the corresponding input channel. RS trigger output 9 1 . ..9 n each of the n input channels is connected to the corresponding information (I) input of the first multiplexer 11, and also connected to the synchronization input (C) of the D-trigger 10 1 . . . 10 n of its input channel. The output of the D-flip-flop 10 1 ... 10 n of each of the n input channels is connected to the corresponding information (I) input of the second multiplexer 12. The R-input of the RS-flip-flop 9 1 ... 9 n of each of the n input channels is connected to the corresponding output the first decoder 13. The input enable operation (E) of the first decoder 13 is connected to the fifth output of the control unit 1. The output of the first multiplexer 11 is connected to the first input of the control unit 1. The output of the second multiplexer 12 is connected to the second input of the control unit 1. The address (A) inputs of the first multiplexer 11, the second multiplexer 12, the first decoder 13, the second decoder 16 and the sixth input of the control unit 1 are connected to the output of the channel number counter 8. The synchronization inputs (C) of the first D-flip-flops 14 1 ... 14 m of each of the m output channels are connected to each other and to the first output of the control unit 1. Data inputs (D) of the first D-flip-flops 14 1 . ..14 m of each of the m output channels are interconnected and with the second output of the control unit 1. The synchronization inputs (C) of the second D-flip-flops 15 1 ... 15 m of each of the m output channels are connected to each other and to the third output of the control unit 1. The data inputs (D) of the second D-flip-flops 15 1 ... 15 m of each of the m output channels are connected to each other and to the fourth output of the control unit 1. The operation enable input (E) of the first D-flip-flop 14 1 ... 14 m of each of m output channels and the operation enable input (E) of the second D-flip-flop 15 1 ... 15 m of this output channel are interconnected and with the corresponding output second decoder 16. The output of the first trigger 14 1 . . . 14 m of each of m output channels is the output of 19 1 ... 19 m clock pulses of the corresponding output channel. The output of the second D-trigger 15 1 . . . 15 m of each of m output channels is the output 20 1 ... 20 m of data of the corresponding output channel. The first input-output of the control unit 1 is connected to the control input-output (C) of the interface unit 2 with the external interface highway, the interface input-output of which is the input-output 21 of the external interface highway. The second input-output of the control unit 1 is connected to the control input-output (C) of the data register 3. The third input-output of the control unit 1 is connected to the control input-output (C) of the status register 4. The fourth input-output of the control unit 1 is connected to the input-output of the control (C) of the shift register 5. The sixth output of the control unit 1 is connected to the input of the shift register 5. The third input of the control unit 1 is connected to the output of the shift register 5. Inputs-outputs of the data of block 2 interfaces with an external interface highway, data register 3, status register 4, shift register 5, and memory 6 are interconnected. The seventh output of the control unit 1 is connected to the control input (C) of the storage device 6. The eighth output of the control unit 1 is connected to the input of the address (A) of the storage device 6. The output of the frequency divider 7 is connected to the input of the counter 8 of the channel number and to the fifth input of the control unit 1 . The input of the frequency divider 7 and the fourth input of the control unit 1 are interconnected and form the input 22 of the clock frequency.
Все входящие в устройство элементы и блоки широко известны или могут быть построены по известным правилам. All elements and blocks included in the device are widely known or can be built according to known rules.
Многоканальное устройство сопряжения с интерфейсом последовательного кода осуществляет прием последовательных кодов по n входным каналам интерфейса последовательного кода и передачу данных по m выходным каналам интерфейса последовательного кода в соответствии с ГОСТ 18977.79. A multi-channel interface device with a serial code interface receives serial codes on n input channels of a serial code interface and transfers data via m output channels of a serial code interface in accordance with GOST 18977.79.
Для каждого из n входных каналов интерфейса последовательного кода и для каждого из m выходных каналов интерфейса последовательного кода в запоминающем устройстве 6 отведены три ячейки, предназначенные для хранения значений регистра 3 данных, регистра 4 статуса и сдвигового регистра 5, соответствующих данному каналу. При приеме данных по одному из входных или передаче данных по одному из выходных каналов, значения из ячеек запоминающего устройства 6, соответствующих регистру 3 данных, регистру 4 статуса и сдвиговому регистру 5 данного канала переписываются непосредственно в регистр 3 данных, регистр 4 статуса и сдвиговый регистр 5. По окончанию приема или передачи бита данных значения из регистра 3 данных, регистра 4 статуса и сдвигового регистра 5 переписываются обратно в соответствующие ячейки запоминающего устройства 6. For each of the n input channels of the serial code interface and for each of the m output channels of the serial code interface, three cells are allocated in the memory 6 for storing the values of data register 3, status register 4 and shift register 5 corresponding to this channel. When receiving data on one of the input channels or transmitting data on one of the output channels, the values from the cells of the storage device 6 corresponding to the data register 3, status register 4 and shift register 5 of this channel are directly transferred to data register 3, status register 4 and shift register 5. At the end of the reception or transmission of the data bit, the values from the data register 3, status register 4 and shift register 5 are overwritten back to the corresponding cells of the storage device 6.
Данные могут быть прочитаны из запоминающего устройства 6 или записаны в запоминающее устройство 6 устройствами, подключенными к внешней интерфейсной магистрали (к входу-выходу 21 внешней интерфейсной магистрали). Доступ к запоминающему устройству 6 осуществляется при помощи блока 2 сопряжения с внешней интерфейсной магистралью. The data can be read from the storage device 6 or written to the storage device 6 by devices connected to an external interface line (to the input-output 21 of the external interface line). Access to the storage device 6 is carried out using the block 2 pairing with an external interface highway.
За время
(минимальное время между поступлением двух последовательных битов данных по интерфейсу последовательного кода), где Fa - максимальная рабочая частота каналов интерфейса последовательного кода, блок 1 управления осуществляет опрос всех входных каналов (проверяет состояние RS-триггеров 91...9n всех входных каналов и D-триггеров 101...10n всех входных каналов) и запись битов данных на все выходные каналы (установку первых и вторых D-триггеров 141... 14m и 151...15m всех выходных каналов).During
(the minimum time between the arrival of two serial data bits via the serial code interface), where F a is the maximum working frequency of the channels of the serial code interface, the control unit 1 polls all input channels (checks the status of RS triggers 9 1 ... 9 n of all input channels and D-flip-flops 10 1 ... 10 n of all input channels) and recording data bits on all output channels (setting the first and second D-flip-flops 14 1 ... 14 m and 15 1 ... 15 m of all output channels )
Это позволяет использовать только один регистр данных, один регистр статуса и один сдвиговый регистр для всех n входных и m выходных каналов. This allows you to use only one data register, one status register and one shift register for all n input and m output channels.
На вход делителя 7 частоты через вход 22 тактовой частоты поступают сигнал тактовой частоты. Тактовая частота делителем 7 частоты делится до частоты f= 2•Fa•(n+m), где Fa - максимальная рабочая частота каналов интерфейса последовательного кода, n - количество входных каналов, m - количество выходных каналов.The input of the frequency divider 7 through the input 22 of the clock frequency receives a clock signal. The clock frequency is divided by a frequency divider 7 to a frequency f = 2 • F a • (n + m), where F a is the maximum working frequency of the channels of the serial code interface, n is the number of input channels, m is the number of output channels.
За время
(время, через которое изменяется код канала на выходе счетчика 8 номера канала) блок 1 управления производит опрос одного из n входных каналов интерфейса последовательного кода (проверку состояния RS-триггера 91...9n этого входного канала и D-триггера 101...10n этого входного канала), производит запись очередного бита данных в один из m выходных каналов (производит установку первого D-триггера 141...14m и второго D-триггера 151...15m этого выходного канала), а также под управлением блока 1 управления и при помощи блока 2 сопряжения с внешней интерфейсной магистралью осуществляется обмен данными по внешней интерфейсной магистрали через вход-выход 21 внешней интерфейсной магистрали.During
(the time after which the channel code at the output of the counter 8 of the channel number changes), the control unit 1 polls one of the n input channels of the serial code interface (checks the status of the RS-trigger 9 1 ... 9 n of this input channel and D-trigger 10 1 ... 10 n of this input channel), writes the next data bit to one of the m output channels (sets the first D-trigger 14 1 ... 14 m and the second D-trigger 15 1 ... 15 m of this output channel ), as well as under the control of control unit 1 and using unit 2 for interfacing with an external interface agistralyu exchanged data for the external line interface through an input-output interface 21, external bus.
Многоканальное устройство сопряжения с интерфейсом последовательного кода работает следующим образом. A multi-channel device interface with a serial code interface operates as follows.
Прием битов данных по входным каналам интерфейса последовательного кода производится при помощи RS-триггеров 91...9n входных каналов и D-триггеров 101...10n входных каналов независимо от блока 1 управления.Data bits are received on the input channels of the serial code interface using RS-flip-flops 9 1 ... 9 n input channels and D-flip-flops 10 1 ... 10 n input channels, regardless of control unit 1.
По каждому из входных каналов последовательного кода в многоканальное устройство сопряжения поступают два сигнала: синхроимпульсы (через входы 171...17n синхроимпульсов каждого из n входных каналов) и коды данных (через входы 181...18n данных каждого из n входных каналов).For each of the input channels of the serial code, two signals are received in the multichannel interface device: clock pulses (through the inputs 17 1 ... 17 n clock pulses of each of the n input channels) and data codes (through the inputs 18 1 ... 18 n data of each of n input channels).
В исходном состоянии все RS-триггеры 91...9n всех n входных каналов находятся в сброшенном состоянии. Следовательно, на вход синхроимпульсов (С) всех D-триггеров 101...10n всех входных каналов подан сигнал логического нуля, и прием данных с входов 181...18n данных входных каналов в D-триггеры 101...10n входных каналов не производится.In the initial state, all RS triggers 9 1 ... 9 n of all n input channels are in the reset state. Therefore, a logic zero signal is applied to the input of clock pulses (C) of all D-flip-flops 10 1 ... 10 n of all input channels, and data is received from the inputs 18 1 ... 18 n of data of input channels to D-flip-flops 10 1 .. .10 n input channels not produced.
При поступлении синхроимпульса на один из входов 171...17n одного из n входных каналов, этот синхроимпульс поступает на S-вход RS-триггера 91...9n данного входного канала и переводит этот триггер во взведенное состояние. На выходе RS-триггера 91...9n этого входного канала возникает сигнал логической единицы, который поступает на вход синхроимпульсов D-триггера 101...10n этого входного канала, что разрешает прием данных с соответствующего входа 181. . .18n данных данного входного канала, и бит данных записывается в D-триггер 101...10n этого входного канала.When a clock pulse arrives at one of the inputs 17 1 ... 17 n of one of the n input channels, this clock goes to the S-input of the RS flip-flop 9 1 ... 9 n of this input channel and puts this trigger into a charged state. At the output of the RS-flip-flop 9 1 ... 9 n of this input channel, a signal of a logical unit appears, which is fed to the input of the clock pulses of the D-flip-flop 10 1 ... 10 n of this input channel, which allows receiving data from the corresponding input 18 1 . . .18 n data of this input channel, and a data bit is written to the D-trigger 10 1 ... 10 n of this input channel.
В исходном состоянии на выходе счетчика 8 номера канала находится код первого канала. In the initial state, the output of the counter 8 channel number is the code of the first channel.
Этот код канала поступает на адресные входы первого мультиплексора 11, второго мультиплексора 12, первого дешифратора 13, второго дешифратора 16 и на шестой вход блока 1 управления. Первый мультиплексор 11 подключает к первому входу блока 1 выход RS-триггера 91 первого входного канала. Второй мультиплексор 12 подключает ко второму входу блока 1 управления выход D-триггера 101 первого входного канала. Блок 1 управления выдает последовательность сигналов управления через свои второй, третий, четвертый входы-выходы, седьмой выход и сигналы адреса через свой восьмой выход на регистр 3 данных, регистр 4 статуса, сдвиговый регистр 5 и запоминающее устройство 6, которая обеспечивает чтение значений регистра 3 данных, регистра 4 статуса, сдвигового регистра 5 из ячеек запоминающего устройства 6, соответствующих первому входному каналу. Затем, если на первый вход блока 1 управления подан сигнал логической единицы, что означает, что по первому каналу принят бит данных (получен синхроимпульс, который перевел RS-триггер 91 первого входного канала во взведенное состояние и бит данных был записан в D-триггер 101 первого выходного канала), то блок 1 управления передает принятый бит в сдвиговый регистр 5 (этот бит данных передается в сдвиговый регистр 5 с выхода D-триггера 101 первого входного канала через второй мультиплексор 12, второй вход блока 1 управления, шестой выход блока 1 управления), а также осуществляет изменение данных, хранящихся в регистре 4 статуса, и, в случае окончания приема правильного слова данных, переписывает принятое слово из сдвигового регистра 5 в регистр 3 данных и устанавливает в регистре 4 статуса признак приема правильного слова, а также при этом блок 1 управления через свой первый вход-выход передает сигнал о приеме правильного слова данных на блок 2 сопряжения с внешней интерфейсной магистралью, который формирует на внешней интерфейсной магистрали сигнал запроса прерывания. После этого блок 1 управления выдает последовательность сигналов управления через свои второй, третий, четвертый входы-выходы, седьмой выход и сигналы адреса через свой восьмой выход на регистр 3 данных, регистр 4 статуса, сдвиговый регистр 5 и запоминающее устройство 6, которая обеспечивает запись значений регистра 3 данных, регистра 4 статуса, сдвигового регистра 5 обратно в соответствующие первому входному каналу ячейки запоминающего устройства 6.This channel code is supplied to the address inputs of the first multiplexer 11, the second multiplexer 12, the first decoder 13, the second decoder 16 and the sixth input of the control unit 1. The first multiplexer 11 connects the output of the RS-flip-flop 9 1 of the first input channel to the first input of block 1. The second multiplexer 12 connects to the second input of the control unit 1 the output of the D-trigger 10 1 of the first input channel. The control unit 1 provides a sequence of control signals through its second, third, fourth inputs-outputs, the seventh output and address signals through its eighth output to the data register 3, status register 4, shift register 5 and memory 6, which provides reading values of register 3 data register 4 status, shift register 5 of the cells of the storage device 6 corresponding to the first input channel. Then, if a logical unit signal is supplied to the first input of control unit 1, which means that a data bit has been received on the first channel (a clock pulse has been received, which translated the RS-flip-flop 9 1 of the first input channel to the charged state and the data bit was written to the D-flip-flop 10 1 of the first output channel), then the control unit 1 transfers the received bit to the shift register 5 (this data bit is transmitted to the shift register 5 from the output of the D-trigger 10 1 of the first input channel through the second multiplexer 12, the second input of the control unit 1, the sixth output control unit 1 ni), and also changes the data stored in the status register 4, and, in the event that the reception of the correct data word ends, it rewrites the received word from the shift register 5 into the data register 3 and sets the sign of receiving the correct word in the status register 4, as well as this control unit 1 through its first input-output transmits a signal about the reception of the correct data word to the unit 2 of the interface with the external interface line, which generates an interrupt request signal on the external interface line. After that, the control unit 1 provides a sequence of control signals through its second, third, fourth inputs-outputs, the seventh output and address signals through its eighth output to the data register 3, status register 4, shift register 5 and memory 6, which provides a record of values data register 3, status register 4, shift register 5 back to the corresponding input channel of the cell 6.
Затем блок 1 управления через свой пятый выход выдает сигнал, который разрешает работу первого дешифратора 13. Первый дешифратор 13 выдает на свой первый выход сигнал логической единицы, который поступает на R-вход RS-триггера 91 первого входного канала и переводит этот триггер в сброшенное состояние. Таким образом, первый входной канал вновь готов к приему следующего бита данных.Then, the control unit 1 through its fifth output gives a signal that allows the operation of the first decoder 13. The first decoder 13 outputs to its first output a logic unit signal, which is fed to the R-input of the RS-flip-flop 9 1 of the first input channel and translates this trigger into a reset state. Thus, the first input channel is again ready to receive the next bit of data.
Затем под управлением блока 1 управления происходит запись данных в регистр 3 данных, регистр 4 статуса, сдвиговый регистр 5 из ячеек запоминающего устройства 6, соответствующих первому выходному каналу. Блок 1 управления проверяет состояние первого выходного канала по данным регистра 4 статуса, и, если первый выходной канал не находится в состоянии формирования временной паузы, то очередной бит данных из сдвигового регистра 5 поступает на третий вход блока 1 управления и производится сдвиг данных в сдвиговом регистре 5. Блок 1 управления в соответствии с битом данных, подлежащим передаче, осуществляет установку первого и второго D-триггеров 141 и 151 первого выходного канала при помощи сигналов, выдаваемых через первый, второй, третий и четвертый выходы блока 1 управления. Так как на адресный вход второго дешифратора 16 подан код первого канала, то второй дешифратор 16 выдает на свой первый выход сигнал, который разрешает работу первого и второго D-триггеров 141 и 151 первого выходного канала. На выходе первого и второго D-триггеров 141 и 151 первого выходного канала формируются сигналы интерфейса последовательного кода (синхроимпульс и сигнал данных). Использование первого и второго D-триггеров 141 и 151 первого выходного канала позволяет формировать сигналы интерфейса последовательного кода независимо от блока 1 управления, в то время, когда блок 1 управления занят обработкой данных входных каналов, других выходных каналов или обеспечением обмена по внешней интерфейсной магистрали.Then, under the control of control unit 1, data is recorded in data register 3, status register 4, shift register 5 from memory cells 6 corresponding to the first output channel. The control unit 1 checks the state of the first output channel according to the data of the status register 4, and if the first output channel is not in the state of time pause formation, then the next data bit from the shift register 5 goes to the third input of the control unit 1 and the data is shifted in the shift register 5. The control unit 1, in accordance with the data bit to be transmitted, performs the installation of the first and second D-flip-flops 14 1 and 15 1 of the first output channel using the signals issued through the first, second, third and four th outputs of the control unit 1. Since the code of the first channel is supplied to the address input of the second decoder 16, the second decoder 16 outputs a signal to its first output, which allows the first and second D-flip-flops 14 1 and 15 1 of the first output channel to work. At the output of the first and second D-flip-flops 14 1 and 15 1 of the first output channel, interface signals of a serial code (clock and data signal) are generated. Using the first and second D-flip-flops 14 1 and 15 1 of the first output channel allows you to generate serial code interface signals regardless of the control unit 1, while the control unit 1 is busy processing the data of the input channels, other output channels or providing exchange via an external interface highways.
По окончании передачи слова данных в регистре 4 статуса устанавливаются соответствующие признаки, из регистра 3 данных в сдвиговый регистр 5 переписывается следующее слово данных для передачи, а также при этом блок 1 управления через свой первый вход-выход передает сигнал об окончании передачи слова данных на блок 2 сопряжения с внешней интерфейсной магистралью, который формирует на внешней интерфейсной магистрали сигнал запроса прерывания. At the end of the transmission of the data word in the status register 4, the corresponding signs are set, from the data register 3 in the shift register 5 the next data word is transferred for transmission, and also the control unit 1 through its first input-output transmits a signal about the end of the data word transmission to the block 2 interfaces with an external interface highway, which generates an interrupt request signal on the external interface highway.
По истечении времени Т счетчик 8 номера канала увеличивает код канала на своем выходе. Аналогичным образом производится обработка принятого по второму входному каналу интерфейса последовательного кода бита данных (в случае, если после последнего обращения к этому каналу по нему был принят бит данных) и запись следующего бита данных для передачи по второму выходному каналу интерфейса последовательного кода (в случае готовности канала к передачи следующего бита данных). After the time T, the counter 8 of the channel number increases the channel code at its output. In a similar way, the processing of the serial data bit code received on the second input channel of the interface is performed (in the event that a data bit was received on it on the channel after the last access) and the next data bit is recorded for transmission on the second output channel of the serial code interface (if ready channel to transmit the next bit of data).
Далее аналогичная процедура повторяется для всех остальных входных и выходных каналов. Next, a similar procedure is repeated for all other input and output channels.
Обмен данными между многоканальным устройством сопряжения с интерфейсом последовательного кода и устройствами, подключенными к внешней интерфейсной магистрали (к входу-выходу 21 внешней интерфейсной магистрали) происходит следующим образом. Устройство, подключенное к внешней интерфейсной магистрали по внешней интерфейсной магистрали обращается к блоку 2 сопряжения с внешней интерфейсной магистралью, который выдает соответствующие сигналы управления на первый вход-выход блока 1 управления. Во время, когда не производится чтение принятого по одному из входных каналов бита или запись бита данных, предназначенного для передачи по одному из выходных каналов, блок 1 управления в зависимости от полученных сигналов управления, посредством выдачи на свой первый вход-выход и седьмой выход сигналов управления блоком 2 сопряжения с внешней интерфейсной магистралью и запоминающем устройством 6, а также посредством выдачи через свой восьмой выход сигналов адреса в запоминающее устройство 6, обеспечивает передачу данных из запоминающего устройства 6 на внешнюю интерфейсную магистраль или с внешней интерфейсной магистрали в запоминающее устройство 6 (через вход-выход 21 внешней интерфейсной магистрали). Для оповещения устройств, подключенных к внешней интерфейсной магистрали (к входу-выходу 21 внешней интерфейсной магистрали) об окончании приема или передачи слова данных и необходимости чтения принятого слова данных или записи нового слова данных для передачи, блок 2 сопряжения с внешней интерфейсной магистралью по командам блока 1 управления формирует на внешней интерфейсной магистрали сигналы запроса прерывания. Data exchange between a multi-channel interface device with a serial code interface and devices connected to an external interface highway (to the input-output 21 of the external interface highway) is as follows. A device connected to an external interface highway via an external interface highway addresses to the interface unit 2 with an external interface highway, which provides the corresponding control signals to the first input-output of the control unit 1. At a time when the bit received on one of the input channels is not read or the data bit is intended for transmission on one of the output channels, the control unit 1 depends on the received control signals by issuing signals to its first input-output and seventh output control unit 2 interfacing with an external interface line and a storage device 6, and also by issuing through its eighth output address signals to the storage device 6, provides data transfer from the storage 6 the external device interface line or the external line interface to the memory device 6 (via an input-output interface 21, external line). To notify devices connected to the external interface line (to the input-output 21 of the external interface line) about the end of the reception or transmission of the data word and the need to read the received data word or write a new data word for transmission, block 2 pairing with the external interface line by block commands 1, the control generates interrupt request signals on the external interface line.
Таким образом, предлагаемое многоканальное устройство обеспечивает сопряжение с интерфейсом последовательного в распределенных вычислительных системах. Thus, the proposed multi-channel device provides pairing with a serial interface in distributed computing systems.
Представленные чертежи и описание устройства сопряжения внутрисистемной параллельной магистрали с внешним магистральным параллельным интерфейсом позволяют, используя существующую элементную базу, изготовить его промышленным способом и использовать в вычислительных устройствах различного назначения, что характеризует предлагаемое изобретение как промышленно применимое. The presented drawings and a description of a device for interfacing an intra-system parallel backbone with an external backbone parallel interface make it possible to use it in an industrial way and use it in computing devices for various purposes, which characterizes the invention as industrially applicable.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2000117015A RU2201617C2 (en) | 2000-06-26 | 2000-06-26 | Multiplex bridge for serial-code interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2000117015A RU2201617C2 (en) | 2000-06-26 | 2000-06-26 | Multiplex bridge for serial-code interface |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2201617C2 true RU2201617C2 (en) | 2003-03-27 |
| RU2000117015A RU2000117015A (en) | 2003-08-20 |
Family
ID=20237018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2000117015A RU2201617C2 (en) | 2000-06-26 | 2000-06-26 | Multiplex bridge for serial-code interface |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2201617C2 (en) |
-
2000
- 2000-06-26 RU RU2000117015A patent/RU2201617C2/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4396995A (en) | Adapter for interfacing between two buses | |
| RU2201617C2 (en) | Multiplex bridge for serial-code interface | |
| RU15411U1 (en) | MULTI-CHANNEL SERIAL CODE INTERFACE | |
| RU2601833C1 (en) | Device for receiving-transmitting information arrays | |
| SU1280645A1 (en) | Interphase for linking multiblock memory with processor and input-output equipment | |
| SU962892A1 (en) | Information input apparatus | |
| SU1001070A1 (en) | System for exchange of data between information processors | |
| SU957199A1 (en) | Multiplexer channel | |
| SU1239724A2 (en) | Device for exchanging data | |
| SU1472913A1 (en) | Computer/communication channel interface | |
| RU2012146C1 (en) | Device for transmitting and receiving digital signals | |
| SU1013939A1 (en) | Device for interfacing computer to peripherals | |
| RU1839259C (en) | Multichannel device for interface between computer and serial communication line | |
| SU736086A1 (en) | Interface | |
| RU2007865C1 (en) | Converter from serial to parallel code | |
| SU1091150A1 (en) | Information input device | |
| SU966687A1 (en) | Interface | |
| SU777655A1 (en) | Interface | |
| SU741259A1 (en) | Interface | |
| SU1010653A1 (en) | Memory device | |
| SU1587518A1 (en) | Device for interfacing processor and group of memory units | |
| SU947910A2 (en) | Logic storing device | |
| SU1689961A1 (en) | Device for information exchanging between computer and peripherals | |
| SU760076A1 (en) | Interface | |
| RU2112269C1 (en) | Assembly unit for software control |