RU2124804C1 - Synchronous detector - Google Patents

Abstract

FIELD: radio engineering, in particular, digital signal processing equipment for processing of narrow-band signals with noise reduction, receiving signals with phase-difference modulation. SUBSTANCE: device has analog-to- digital converter 7, comparator 1, RS flip-flops 4 and 5, AND gates 2, 3, inverter 10, clock oscillator 9, counter 6, decoder 8. Goal of invention is achieved by introduced interface unit 11, frequency synthesizer 12, frequency multiplier 13 and phase measuring unit 14. Signal inputs of comparator 1 and analog-to-digital converter 7 are joined and serve as signal input of device. Units 1-8, 10-13 provide processing of input signal and generation of voltage for control of entire device. Units 7, 14 evaluates envelope and phase of input signal and generate digital output of measured results. EFFECT: increased field of application due to simultaneous measuring of phase of input signal and detection of its envelope. 2 cl, 5 dwg

Description

Изобретение относится к области радиотехники, в частности к радиоприемным устройствам, и может быть использовано в устройствах цифровой обработки радиосигналов для оценки фазы высокочастотного заполнения с одновременным выделением огибающей узкополосных сигналов. The invention relates to the field of radio engineering, in particular to radio receivers, and can be used in devices for digital processing of radio signals to estimate the phase of high-frequency filling with simultaneous separation of the envelope of narrow-band signals.

Известны цифровые детекторы огибающей сигнала (см., например, "Цифровой пиковый детектор" по А. С. СССР N 1118926, "Синхронный детектор" по А.С. СССР N 1272470, "Синхронный детектор" по А.С. СССР N 1706005 и др. В известных устройствах решается только задача получения значений огибающей узкополосных сигналов в цифровой форме. Digital envelope signal detectors are known (see, for example, “Digital Peak Detector” according to AS USSR N 1118926, “Synchronous Detector” according to AS USSR N 1272470, “Synchronous Detector” according to AS USSR N 1706005 etc. In known devices, only the problem of obtaining the envelope values of narrowband signals in digital form is solved.

Однако, в современных цифровых радиоприемных системах, реализующих адаптивную обработку сигналов, способных адаптивно менять режим и вид работы, осуществляющих, например, обработку полезного сигнала с компенсацией помех, сведений только об огибающей или только о фазе сигнала недостаточно. Для вынесения окончательного решения о принятом сигнале в них часто необходимо одновременно использовать и ту и другую информацию. However, in modern digital radio receiving systems that implement adaptive signal processing, are able to adaptively change the mode and type of work, for example, they process a useful signal with interference compensation, there is not enough information about the envelope or only about the phase of the signal. To make a final decision on the received signal, it is often necessary to use both of these information at the same time.

Недостаточные функциональные возможности известных синхронных детекторов обусловливают их узкую область применения. В радиоприемных системах они могут использоваться только при построении схем, реализующих некогерентный прием по огибающей. Их возможностей недостаточно для осуществления квадратурной обработки, обработки с компенсацией помех и т.д. The lack of functionality of known synchronous detectors determine their narrow scope. In radio receiving systems, they can be used only when constructing circuits that implement incoherent envelope reception. Their capabilities are not enough for quadrature processing, processing with interference compensation, etc.

Наиболее близким по своей технической сущности к заявляемому является синхронный детектор по А.С. СССР N 1706005, кл. H 03 D 3/02, 3/18, 1989 г., который выбран в качестве прототипа. The closest in technical essence to the claimed is a synchronous detector according to A.S. USSR N 1706005, class H 03 D 3/02, 3/18, 1989, which is selected as a prototype.

Устройство прототип содержит аналого-цифровой преобразователь последовательного приближения (АЦП) и компаратор, сигнальные входы которых объединены и служат сигнальным входом устройства, последовательно соединенные первый RS-триггер, S-вход которого является входом "Запуск" устройства, первый элемент И и инвертор, последовательно соединенные генератор тактовых импульсов (ГТИ), счетчик, дешифратор, второй RS-триггер и второй элемент И, выход которого соединен с тактовым входом АЦП, а второй вход объединен со счетным входом счетчика и подключен к выходу ГТИ, причем вход R счетчика соединен с выходом инвертора, управляющий вход V счетчика соединен с выходом первого RS-триггера и входом "Запуск" АЦП, выход которого "Готовность данных" подключен к R-входу первого RS-триггера, а выход компаратора соединен с первым входом первого элемента И, кроме того АЦП имеет выход "А" отсчетов огибающей амплитуды входного сигнала в цифровой форме, являющийся выходом устройства. The prototype device contains an analog-to-digital converter for sequential approximation (ADC) and a comparator, the signal inputs of which are combined and serve as the signal input of the device, the first RS-trigger connected in series, the S-input of which is the “Start” input of the device, the first element And and the inverter, in series connected clock generator (GTI), counter, decoder, second RS-flip-flop and the second element And, the output of which is connected to the clock input of the ADC, and the second input is combined with the counting input of the counter and connect it is connected to the GTI output, with the counter input R connected to the inverter output, the counter V control input connected to the output of the first RS-trigger and the “Start” input of the ADC, the output of which “Data Ready” is connected to the R-input of the first RS-trigger, and the output the comparator is connected to the first input of the first element And, in addition, the ADC has an output "A" samples of the envelope of the amplitude of the input signal in digital form, which is the output of the device.

Достоинствами устройства-прототипа в сравнении с указанными аналогами является наличие в его составе узлов, формирующих напряжения, на основе которых может решаться задача измерения фазы. The advantages of the prototype device in comparison with these analogues is the presence in its composition of nodes that form voltage, on the basis of which the phase measurement problem can be solved.

Недостатком устройства прототипа является узкая область его применения. The disadvantage of the prototype is the narrow scope of its application.

Целью изобретения является расширение области применения синхронного детектора за счет обеспечения возможности измерения в нем фазы входного сигнала с одновременным выделением его огибающей. The aim of the invention is to expand the scope of the synchronous detector by providing the possibility of measuring in it the phase of the input signal with the simultaneous selection of its envelope.

Поставленная цель достигается тем, что в известном синхронном детекторе, содержащем аналого-цифровой преобразователь последовательного приближения и компаратор, сигнальные входы которых объединены и служат сигнальным входом устройства, последовательно соединенные первый RS- триггер, S-вход которого является входом "Запуск" устройства, первый элемент И и инвертор, последовательно соединенные генератор тактовых импульсов, счетчик, дешифратор, второй RS-триггер и второй элемент И, выход которого соединен с тактовым входом аналого-цифрового преобразователя, а второй вход объединен со счетным входом счетчика и подключен к выходу генератора тактовых импульсов, причем вход R счетчика соединен с выходом инвертора, управляющий вход V счетчика соединен с выходом первого RS-триггера и входом "Запуск" аналого-цифрового преобразователя, выход которого "Готовность данных" подключен к R-входу первого RS-триггера, а выход компаратора соединен с первым входом первого элемента И, кроме того аналого-цифровой преобразователь последовательного приближения имеет выход "А" отсчетов огибающей амплитуды входного сигнала в цифровой форме, дополнительно введены блок согласования, синтезатор частоты, умножитель частоты и блок измерения фазы, выход которого является цифровым выходом "φ" значения фазы, причем первый вход блока согласования соединен с входом "Запуск" детектора, второй вход соединен с выходом компаратора, выходы "Пуск" и "Начало измерения φ" подключены к одноименным входам блока измерения фазы, вход которого "Опорная частота" соединен с выходом синтезатора частоты, а вход "Счетные импульсы" - с выходом умножителя частоты, входы синтезатора частоты и умножителя частоты объединены и подключены к выходу генератора тактовых импульсов. This goal is achieved by the fact that in the well-known synchronous detector containing an analog-to-digital converter of sequential approximation and a comparator, the signal inputs of which are combined and serve as the signal input of the device, the first RS-trigger is connected in series, the S-input of which is the “Start” input of the device, the first an And element and an inverter connected in series with a clock generator, a counter, a decoder, a second RS-trigger and a second And element, the output of which is connected to a clock input of analog-digital the converter, and the second input is combined with the counter counter input and connected to the output of the clock pulse generator, with the counter input R connected to the inverter output, the counter control input V connected to the output of the first RS-trigger and the “Start” input of the analog-to-digital converter, the output of which The “data readiness” is connected to the R-input of the first RS-flip-flop, and the comparator output is connected to the first input of the first element And, in addition, the analog-to-digital converter of sequential approximation has the output “A” of the envelope samples the input signal plates in digital form, an additional matching unit, a frequency synthesizer, a frequency multiplier and a phase measuring unit are introduced, the output of which is the digital output “φ” of the phase value, the first input of the matching unit connected to the “Start” input of the detector, the second input connected to the output of the comparator, the outputs "Start" and "Start of measurement φ" are connected to the same inputs of the phase measuring unit, the input of which "Reference frequency" is connected to the output of the frequency synthesizer, and the input "Counted pulses" is connected to the output of the frequency multiplier, in the strokes of the frequency synthesizer and frequency multiplier are combined and connected to the output of the clock generator.

Существо предложения по расширению области возможного применения по сравнению с прототипом основывается на одновременном выполнении измерений амплитуды и фазы входного сигнала и формирование результатов измерений в цифровом виде. Заявляемое устройство поясняется чертежами
Фиг. 1 - Схема заявляемого устройства.The essence of the proposal to expand the scope of possible applications compared to the prototype is based on the simultaneous measurement of the amplitude and phase of the input signal and the formation of the measurement results in digital form. The inventive device is illustrated by drawings.
FIG. 1 - Scheme of the claimed device.

Фиг. 2 - Компаратор 1. FIG. 2 - Comparator 1.

Фиг. 3 - Блок согласования 11. FIG. 3 - Coordination unit 11.

Фиг. 4 - Блок измерения фазы 14. FIG. 4 - Phase measurement unit 14.

Фиг. 5 - Временные диаграммы сигналов, поясняющие принцип работы заявляемого устройства. FIG. 5 - Timing diagrams of signals explaining the principle of operation of the inventive device.

Синхронный детектор, показанный на фиг. 1, содержит компаратор 1, первый логический элемент И 2, второй логический элемент И 3, первый RS-триггер 4, второй RS-триггер 5, счетчик 6, аналого-цифровой преобразователь последовательного приближения (АЦП) 7, дешифратор 8, генератор тактовых импульсов (ГТИ) 9, инвертор 10, блок согласования 11, синтезатор частот (СЧ) 12, умножитель частоты (УЧ) 13, блок измерения фазы (БИФ) 14. Сигнальные входы компаратора 1 и АЦП 7 объединены и служат сигнальным входом устройства. Выход компаратора 1 соединен с первым входом первого элемента И 2 и вторым входом блока согласования 11, выходы которого "Пуск" и "Начало измерения φ" подключены к одноименным входам БИФ 14. Второй вход первого элемента И 2 соединен с входом V (управляющим входом) счетчика 6, входом "Запуск" АЦП 7 и подключен к выходу первого RS-триггера 4, R-вход (обнуляющий вход) которого соединен с выходом "Готовность данных" АЦП 7. Выход элемента И 2 через инвертор 10 соединен с обнуляющим R-входом счетчика 6, выходы которого подключены к дешифратору 8. Счетный вход счетчика 6 соединен с вторым входом второго элемента И 3, входом умножителя 13, входом синтезатора частоты 12 и подключен к выходу ГТИ 9. Первый и второй выходы дешифратора 8 соединены с S и R входами второго RS-триггера 5 соответственно. Выход RS-триггера 5 подключен к первому входу второго элемента И 3. Выход второго элемента И 3 соединен с входом тактовых импульсов (вх.ТИ) АЦП 7. Выход СЧ 12 подключен к входу "Опорная частота" БИФ 14. Выход умножителя частоты 13 соединен с входом счетных импульсов БИФ 14. Информационный выход АЦП 7 является выходом "А" синхронного детектора, на котором формируется цифровое значение амплитуды входного сигнала. Вход S первого RS-триггера 4 и вход "Пуск" блока согласования 11 объединены и являются входом "Запуск" синхронного детектора. Выход БИФ 14 является выходом "φ" синхронного детектора, на котором формируются цифровые значения фазы входного сигнала. The synchronous detector shown in FIG. 1, contains a comparator 1, the first logical element And 2, the second logical element And 3, the first RS-trigger 4, the second RS-trigger 5, counter 6, analog-to-digital Converter sequential approximation (ADC) 7, the decoder 8, the clock (GTI) 9, inverter 10, matching unit 11, frequency synthesizer (MF) 12, frequency multiplier (UCH) 13, phase measuring unit (BIF) 14. The signal inputs of comparator 1 and ADC 7 are combined and serve as the signal input of the device. The output of the comparator 1 is connected to the first input of the first element And 2 and the second input of the matching unit 11, the outputs of which "Start" and "Start measurement φ" are connected to the inputs of the same BIF 14. The second input of the first element And 2 is connected to the input V (control input) counter 6, the input “Start” of the ADC 7 and connected to the output of the first RS-trigger 4, the R-input (resetting input) of which is connected to the output “Data Ready” of the ADC 7. The output of the element And 2 through the inverter 10 is connected to the resetting R-input counter 6, the outputs of which are connected to the decoder 8. Counting input counter Ika 6 is connected to the second input of the second element And 3, the input of the multiplier 13, the input of the frequency synthesizer 12 and connected to the output of the GTI 9. The first and second outputs of the decoder 8 are connected to the S and R inputs of the second RS-trigger 5, respectively. The output of the RS-flip-flop 5 is connected to the first input of the second element And 3. The output of the second element And 3 is connected to the input of clock pulses (input TI) of the ADC 7. The output of the midrange 12 is connected to the input "Reference frequency" BIF 14. The output of the frequency multiplier 13 is connected with the input of the counting pulses BIF 14. The information output of the ADC 7 is the output "A" of the synchronous detector, which forms the digital value of the amplitude of the input signal. The input S of the first RS-flip-flop 4 and the “Start” input of the matching unit 11 are combined and are the “Start” input of the synchronous detector. The output of the BIF 14 is the "φ" output of the synchronous detector, on which the digital phase values of the input signal are generated.

На фиг. 2 показана схема компаратора 1, предназначенного для выделения моментов пересечения входным сигналом нулевого уровня. Схема содержит последовательно соединенные 3 усилители 1.1 - 1.3 и собственно компаратор 1.4. Вход первого усилителя 1.1 является входом компаратора 1. Выход компаратора 1.4 является выходом блока 1. Усилители 1.1-1.3 могут быть выполнены на интегральных микросхемах 435УН1 с дифференциальным входом, которые хорошо работают в качестве усилителей-ограничителей, см., например, книгу "Функциональные устройства на интегральных микросхемах дифференциального усиления". Под ред. В.3. Найдерова.- М.: Сов. радио, 1977, с. 37. Компаратор 1.4 обеспечивает наиболее резкое переключение уровня выходного напряжения за счет весьма высокой скорости нарастания выходного сигнала и очень малого времени восстановления, что обеспечивает хорошее совпадение фронтов напряжения на выходе компаратора с положением пересечения входным сигналом нулевого уровня. Компараторы описаны, например, в книге "Аналоговые и цифровые интегральные микросхемы". Справочное пособие. Под ред. С.В. Якубовского. - 2-е изд. перераб. и доп. - М.: Радио и связь, 1985, на стр. 305-307. Схема использованного компаратора 521 САЗ показана в названной книге на стр. 311 рис. 6.30. In FIG. 2 shows a diagram of a comparator 1, designed to highlight the moments of intersection with an input signal of zero level. The circuit contains 3 series-connected amplifiers 1.1 - 1.3 and the comparator 1.4 itself. The input of the first amplifier 1.1 is the input of the comparator 1. The output of the comparator 1.4 is the output of the unit 1. Amplifiers 1.1-1.3 can be performed on integrated circuits 435УН1 with differential input, which work well as limit amplifiers, see, for example, the book "Functional devices on differential amplification integrated circuits. " Ed. AT 3. Nayderova.- M .: Sov. radio, 1977, p. 37. Comparator 1.4 provides the most abrupt switching of the output voltage level due to the very high slew rate of the output signal and very short recovery time, which ensures good coincidence of the voltage fronts at the output of the comparator with the position of intersection with the input signal of the zero level. Comparators are described, for example, in the book "Analog and Digital Integrated Circuits". Reference manual. Ed. S.V. Yakubovsky. - 2nd ed. reslave. and add. - M .: Radio and communications, 1985, on pages 305-307. The scheme of the used comparator 521 SAZ is shown in the named book on page 311 fig. 6.30.

Схемы логических элементов И 2, 3, RS-триггеры 4, 5 и инвертора 10 известны и описаны, см., например, в книге Шило B.Л. "Популярные цифровые микросхемы" Справочник - М. : Радио и связь, 1987, на стр. 34-44, стр. 74 и стр. 26-27 соответственно. Logic circuits AND 2, 3, RS-triggers 4, 5 and inverter 10 are known and described, see, for example, in the book Shilo B.L. "Popular Digital Circuits" Handbook - M.: Radio and Communications, 1987, pp. 34-44, pp. 74 and pp. 26-27, respectively.

Счетчик 6 и дешифратор 8 предназначены для формирования выходных импульсов, положение которых на временной оси совпадает с положением амплитуды колебания входного сигнала. Такие счетчики и дешифраторы известны, описаны, например, в упомянутой выше книге Шило В. Л. на стр. 239-240. На рис. 2.40 показана схема подобного счетчика с дешифратором. Счетчик 6 и дешифратор 8, в частности, могут быть реализованы на микросхеме 564ИЕ9. The counter 6 and the decoder 8 are designed to generate output pulses, the position of which on the time axis coincides with the position of the amplitude of the oscillation of the input signal. Such counters and decoders are known, described, for example, in the above-mentioned book by Shilo V. L. on pages 239-240. In fig. 2.40 shows a diagram of such a counter with a decoder. The counter 6 and the decoder 8, in particular, can be implemented on the 564IE9 chip.

Аналого-цифровой преобразователь последовательного приближения 7 предназначен для формирования в цифровом коде значения амплитуды входного сигнала. Подобные АЦП известны, описаны, например, в книге "Аналоговые и цифровые интегральные микросхемы". Справочное пособие. Под ред. С.В. Якубовского. - 2-е издание перераб. и дополненное, М.: Радио и связь, 1982, на стр. 361-363. На рис. 6.88 показана схема такого АЦП. АЦП 7, в частности, может быть реализован на интегральной микросхеме К1108ПВ1. The serial-to-analog analog-to-digital converter 7 is designed to generate the amplitude of the input signal in a digital code. Such ADCs are known, described, for example, in the book "Analog and Digital Integrated Circuits". Reference manual. Ed. S.V. Yakubovsky. - 2nd edition revised. and supplemented, M .: Radio and communication, 1982, on pages 361-363. In fig. 6.88 shows the circuit of such an ADC. ADC 7, in particular, can be implemented on the integrated circuit K1108PV1.

ГТИ 9 предназначен для выработки опорных тактовых импульсов, на основе которых формируются сигналы, обеспечивающие управление во времени работой блоков заявляемого устройства. В качестве ГТИ 9 могут быть использованы опорные генераторы. Схемы опорных генераторов известны и описаны, например, в книге Павлова К. М. "Радиоприемные устройства магистральной КБ связи". Учебное пособие для техникумов связи. М.: Связь, 1980, стр. 83-84, на рис. 2.30 показана и описана функциональная схема широко распространенного опорного генератора "Гиацинт". GTI 9 is designed to generate reference clock pulses, on the basis of which signals are formed that provide time-based control of the operation of the blocks of the claimed device. As the GTI 9, reference generators can be used. The schemes of the reference generators are known and described, for example, in the book of Pavlov K. M. "Radio receivers of the main communication KB". A manual for technical schools of communication. M.: Communication, 1980, pp. 83-84, in Fig. 2.30 shows and describes a functional diagram of the widely used reference hyacinth generator.

Блок согласования 11 предназначен для согласования сигналов по уровням и во времени в блоке измерения фазы 14 с сигналами, формируемыми в других блоках синхронного детектора. Схема блока согласования 11 показана на фиг. 3. Схема включает: делитель напряжения на сопротивлениях R1 и R2, инвертор 11.1, счетчик 11.2 и два преобразователя уровней 11.3 и 11.4. Средняя точка сопротивлений делителя на R1 и R2 соединена со входом инвертора 11.1, выход которого подключен к входу "С" (счетному входу) счетчика 11.2. Выходы "0" и "1" счетчика 11.2 подключены к входам ПУ 11.3 и ПУ 11.4 соответственно. Выход ПУ 11.3 является выходом "Пуск" блока согласования 11, а выход ПУ 11.4 - с выходом "Начало измерения φ". R-вход (обнуляющий вход) счетчика 11.2 является первым входом блока согласования 11. Вход делителя на сопротивлениях R1 и R2 является вторым входом блока согласования 11. Все эти устройства описаны в упомянутой выше книге Шило B.Л, в частности, преобразователи уровней представлены на стр. 304-305 данной книги. Block matching 11 is designed to match the signals in levels and in time in the block measuring phase 14 with the signals generated in other blocks of the synchronous detector. The circuit of the matching unit 11 is shown in FIG. 3. The circuit includes: a voltage divider for resistances R1 and R2, an inverter 11.1, a counter 11.2, and two level converters 11.3 and 11.4. The midpoint of the resistance of the divider on R1 and R2 is connected to the input of the inverter 11.1, the output of which is connected to the input "C" (counting input) of the counter 11.2. The outputs "0" and "1" of the counter 11.2 are connected to the inputs of PU 11.3 and PU 11.4, respectively. The output of the control unit 11.3 is the output “Start” of the matching unit 11, and the output of the control unit 11.4 is with the output “Start measurement φ”. The R-input (zeroing input) of the counter 11.2 is the first input of the matching unit 11. The input of the divider at the resistances R1 and R2 is the second input of the matching unit 11. All of these devices are described in the book Shilo B. A, in particular, level converters are presented on pp. 304-305 of this book.

Синтезатор частоты (СЧ) 12 предназначен для формирования двухуровневого опорного сигнала с частотой, равной частоте входного сигнала. Для обеспечения хорошего совпадения частоты опорного сигнала с частотой входного необходим синтезатор частот с мелким шагом сетки частот. Такие синтезаторы описаны, например, в книге "Цифровые радиоприемные системы". Справочник. Под ред. М.И. Жодзижского. - М.: Радио и связь, 1990, стр. 71-74, а на рис. 3.7 стр. 72 показана функциональная схема, по которой, в частности, может быть построен СЧ 11. Синтезатор частоты, построенный по вышеназванной схеме, изготовлен Российским институтом мощного радиостроения, децимальный номер принципиальной схемы EP2 329.008 Э3. Разряды кодового слова (целая часть и дробная часть), управляющего частотой выходного сигнала синтезатора, формируются непосредственно в синтезаторе. Для этого соответствующие разряды кодового слова присоединяются к источнику напряжения, формирующего уровни логических нуля и единицы. A frequency synthesizer (MF) 12 is designed to generate a two-level reference signal with a frequency equal to the frequency of the input signal. To ensure a good match between the frequency of the reference signal and the input frequency, a frequency synthesizer with a fine pitch of the frequency grid is required. Such synthesizers are described, for example, in the book Digital Radio Receiving Systems. Directory. Ed. M.I. Zhodzizhsky. - M.: Radio and Communications, 1990, pp. 71-74, and in Fig. 3.7 p. 72 shows a functional diagram according to which, in particular, midrange 11 can be built. A frequency synthesizer constructed according to the above scheme was manufactured by the Russian Institute of Powerful Radio Engineering, decimal circuit number EP2 329.008 E3. The bits of the code word (integer part and fractional part), which controls the frequency of the synthesizer output signal, are formed directly in the synthesizer. To do this, the corresponding bits of the code word are connected to a voltage source, which forms logical zero and one levels.

Умножитель частоты 13 предназначен для формирования счетных импульсов, используемых в блоке измерения фазы 14 для оценки рассогласования входного колебания и опорного. Умножители частоты известны, они описаны, например, в книге "Функциональные устройства на интегральных микросхемах дифференциального усиления". Под ред. В. З. Найдерова.- М.: Сов. радио, 1977, стр. 61-66. В частности, умножитель частоты 13 может быть реализован по схеме, показанной на рис. 3.6 стр. 65 вышеназванной книги. The frequency multiplier 13 is designed to generate counting pulses used in the phase measurement unit 14 to assess the mismatch of the input and reference oscillations. Frequency multipliers are known, they are described, for example, in the book "Functional Devices on Integrated Circuits of Differential Amplification". Ed. V.Z. Nayderova.- M .: Sov. Radio 1977, pp. 61-66. In particular, the frequency multiplier 13 can be implemented according to the circuit shown in Fig. 3.6 p. 65 of the above book.

Блок измерения фазы (БИФ) 14 показан на фиг. 4 и предназначен для измерения в цифровом коде временного промежутка между моментами пересечения нулевого уровня положительным фронтом входного сигнала и опорного сигнала. БИФ 14 содержит сдвоенный D-триггер 14.1, счетчики 14.2 и 14.2а, два преобразователя уровней 14.3 и 14.4. Выход ПУ 14.4 через дифференциальную цепь C1, R1 соединен с тактовым входом СЕ2 D-триггера 14.1, информационный вход D2 и управляющий вход S1 которого соединены с собственным выходом Q1, а также с управляющими входами S2 счетчиков 14.2 и 14.2а. Выход Q2 D-триггера 14.1 подключен к управляющим входам S1 счетчиков 14.2 и 14.2а, счетные входы "С" которых объединены и подключены к выходу ПУ 14.3. Выход переноса "С" счетчика 14.2 соединен с входом С_вх счетчика 14.2а. Обнуляющие входы R1 и R2 сдвоенного D-триггера 14.1 объединены и являются входом "Пуск" БИФ 14. Вход "Начало измерения φ" соединен с входом информационным входом D1 D-триггера 14.1. Вход ПУ 14.4 является входом "Опорная частота" БИФ 14. Вход ПУ 14.3 является входом "Счетные импульсы" БИФ 14. Выходы Q0, Q1, Q2, Q3 счетчиков 14.2, 14.2а образуют выход "φ" цифрового кода фазы. Для получения высокого быстродействия в схеме БИФ 14 наиболее целесообразно использовать микросхемы эмиттерно-связанной логики (ЭСЛ), требующие внешних нагрузочных резисторов, которые могут быть выбраны в широких пределах (300 Ом - 30 кОм), в схеме БИФ 14 эти сопротивления выбраны по 560 Ом. Такие схемы описаны в упоминавшейся уже книге Шило В.Л. на стр. 291-330, в частности сдвоенный D-триггер описан на стр. 309-310, рис. 3.19, счетчик на стр. 313-314, рис. 3.23 а), преобразователи уровней - на стр. 305 рис. 3.14.The phase measurement unit (FIF) 14 is shown in FIG. 4 and is designed to measure in the digital code the time interval between the moments of intersection of the zero level with the positive edge of the input signal and the reference signal. BIF 14 contains a dual D-trigger 14.1, counters 14.2 and 14.2a, two level converters 14.3 and 14.4. The output of the control unit 14.4 via the differential circuit C1, R1 is connected to the clock input CE2 of the D-trigger 14.1, the information input D2 and the control input S1 of which are connected to its own output Q1, as well as to the control inputs S2 of the counters 14.2 and 14.2a. The output Q2 of the D-flip-flop 14.1 is connected to the control inputs S1 of the counters 14.2 and 14.2a, the counting inputs "C" of which are combined and connected to the output of the control unit 14.3. Yield transfer "C" counter 14.2 is connected to input C of the counter 14.2a _Rin. The zeroing inputs R1 and R2 of the dual D-flip-flop 14.1 are combined and are the input “Start” of the BIF 14. The input “Start measuring φ” is connected to the input of the information input D1 of the D-flip-flop 14.1. The input PU 14.4 is the input "Reference frequency" of the BIF 14. The input PU 14.3 is the input of the "Counting pulses" of the BIF 14. The outputs Q0, Q1, Q2, Q3 of the counters 14.2, 14.2a form the output "φ" of the digital phase code. To obtain high performance in the BIF 14 circuit, it is most expedient to use emitter-coupled logic (ESL) microcircuits that require external load resistors that can be selected over a wide range (300 Ohms - 30 kOhm); in the BIF 14 circuit, these resistances are selected at 560 Ohms . Such schemes are described in the book already mentioned by Shilo V.L. on pages 291-330, in particular the dual D-trigger described on pages 309-310, fig. 3.19, counter on pages 313-314, fig. 3.23 a), level converters - on page 305 fig. 3.14.

Заявляемое устройство работает следующим образом. The inventive device operates as follows.

Детектируемый сигнал, см. фиг. 5а, поступает на вход компаратора 1, где в результате усиления и ограничения входное синусоидальное колебание преобразуется в напряжение прямоугольной формы, см. фиг. 5б, которое поступает на первый вход первого логического элемента И 2 и второй вход блока согласования 11. Импульс запуска (см. фиг. 5в) поступает на S-вход первого RS-триггера 4 и первый вход блока согласования 11. При поступлении импульса запуска RS-триггер 4 срабатывает и на его выходе формируется потенциал, поступающий на второй вход первого элемента И 2, на вход управления (вход V) счетчика 6 и на вход "Запуск" АЦП 7, подготавливая работу блоков детектора, связанную с формированием отсчета амплитуды входного сигнала. Работа устройства в этой части в точности соответствует описанию синхронного детектора A.C. N 1706005 (см. описание изобретения и временные диаграммы на фиг. 5а - 5м). Detected signal, see FIG. 5a, is fed to the input of the comparator 1, where as a result of amplification and limitation, the input sinusoidal oscillation is converted to a rectangular voltage, see FIG. 5b, which enters the first input of the first logical element And 2 and the second input of the matching block 11. The trigger pulse (see Fig. 5c) is fed to the S-input of the first RS-trigger 4 and the first input of the matching block 11. When the trigger pulse RS arrives -trigger 4 is triggered and at its output the potential arriving at the second input of the first element And 2 is formed, at the control input (input V) of the counter 6 and at the “Start” input of the ADC 7, preparing the operation of the detector blocks associated with the formation of the reference signal of the amplitude of the input signal . The operation of the device in this part exactly corresponds to the description of the A.C. synchronous detector. N 1706005 (see the description of the invention and timing diagrams in Fig. 5A - 5m).

Как указано в описании известного синхронного детектора, он предназначен для использования в устройствах обработки узкополосных сигналов, для которых характерно медленное по сравнению с периодом высокочастотного заполнения изменение огибающей и фазы. См., например, книгу И.О. Гоноровского "Радиотехнические цепи и сигналы". ч.II - М.: Советское радио, 1967, стр. 184-187. На интервале нескольких периодов колебания огибающая и фаза входного узкополосного сигнала практически не изменяются. Это позволяет получить приемлемую точность оценки фазы входного сигнала путем измерения временного промежутка между моментами пересечения нулевого уровня входным и опорным сигналами. Цифровые отсчеты фазы формируются путем непосредственного счета импульсов, которые могут быть пропущены за упомянутый выше временной промежуток на вход счетчика. As indicated in the description of the known synchronous detector, it is intended for use in devices for processing narrow-band signals, which are characterized by a slow envelope and phase change compared to the period of high-frequency filling. See, for example, the book of I.O. Gonorovsky "Radio engineering circuits and signals." Part II - M .: Soviet Radio, 1967, pp. 184-187. Over an interval of several periods of oscillation, the envelope and phase of the input narrowband signal are practically unchanged. This allows you to get an acceptable accuracy of the estimation of the phase of the input signal by measuring the time interval between the moments of crossing the zero level of the input and reference signals. Digital phase readings are formed by directly counting pulses, which can be skipped for the time period mentioned above at the counter input.

Выбор частоты следования счетных импульсов зависит от требуемой точности измерения фазы, частота счетных импульсов должна быть по крайней мере на порядок выше частоты входного колебания. The choice of the frequency of the counting pulses depends on the required accuracy of the phase measurement, the frequency of the counting pulses should be at least an order of magnitude higher than the frequency of the input oscillation.

Положение пересечений входным сигналом нулевого уровня весьма точно задаются положениями фронтов сигнала на выходе компаратора 1. The position of the intersections with the input signal of the zero level is very accurately set by the positions of the edges of the signal at the output of the comparator 1.

В качестве опорного сигнала использован двухуровневый сигнал с выхода синтезатора частоты 12. Счетные импульсы имеют частоту 60 МГц и сформированы в умножителе частоты 13 путем умножения на 12 частоты опорного колебания с выхода ГТИ 9, равной 5 МГц. Для узкополосного сигнала, обрабатываемого на промежуточной частоте, например, 300 КГц, такое соотношение частоты счетных импульсов и частоты входного сигнала позволяет получить точность измерения фазы примерно 1,8^o. Самое большое значение цифрового кода фазы - 11000111, которое соответствует 358,2^o.A two-level signal from the output of the frequency synthesizer 12 was used as the reference signal. The counting pulses have a frequency of 60 MHz and are formed in the frequency multiplier 13 by multiplying by 12 the frequencies of the reference oscillation from the output of the GTI 9, equal to 5 MHz. For a narrow-band signal processed at an intermediate frequency, for example, 300 KHz, this ratio of the frequency of the counting pulses and the frequency of the input signal allows us to obtain a phase measurement accuracy of about 1.8 ^o . The largest value of the digital phase code is 11000111, which corresponds to 358.2 ^o .

Сигнал "Запуск", поступающий на первый вход блока согласования 11, см. фиг. 3 и фиг. 5в, подается на обнуляющий вход R счетчика 11.2 и устанавливает его в исходное положение. При этом на нулевом выходе счетчика 11.2 формируется напряжение логической единицы, которое через преобразователь уровня 11.3 (от ТТЛ к ЭСЛ) передается на выход "Пуск" блока согласования 11 и далее на соответствующий вход "Пуск" блока измерения фазы 14, см. фиг. 5р. The Start signal arriving at the first input of matching block 11, see FIG. 3 and FIG. 5c, it is fed to the resetting input R of the counter 11.2 and sets it to its initial position. At the same time, the voltage of the logical unit is formed at the zero output of counter 11.2, which is transmitted through the level converter 11.3 (from TTL to ESL) to the output “Start” of matching block 11 and then to the corresponding input “Start” of phase measuring unit 14, see FIG. 5 p.

Входной сигнал поступает на блок измерения фазы 14, пройдя компаратор 1 и блок согласования 11. Сигнал с выхода компаратора 1, сохраняющий полностью информацию о фазе входного сигнала (см. фиг .1 и фиг. 5б), поступает на второй вход блока согласования 11 (см. фиг. 3). В блоке согласования 11 входной сигнал поступает на делитель напряжения на сопротивлениях R1, R2 и далее через инвертор 11.1 - на счетный вход счетчика 11.2. Первый положительный фронт входного сигнала, который поступит после импульса "Запуск", переводит счетчик 11.2 в положение, при котором формируется сигнал на первом выходе счетчика (на нулевом выходе счетчика 11.2 сигнал при этом пропадает). Сигнал на первом выходе счетчика 11.2 несет в себе информацию о моменте пересечения нулевого уровня положительным фронтом входного сигнала. После преобразования уровня сигнала (во втором преобразователе 11.4) при полном сохранении информации о фазе этот сигнал поступает через выход "Начало измерения φ" блока 11 на одноименный вход блока измерения фазы 14. The input signal is fed to the phase measuring unit 14, having passed the comparator 1 and the matching unit 11. The signal from the output of the comparator 1, which fully stores information about the phase of the input signal (see Fig. 1 and Fig. 5b), is fed to the second input of the matching unit 11 ( see Fig. 3). In the matching unit 11, the input signal is supplied to the voltage divider at the resistances R1, R2 and then through the inverter 11.1 to the counting input of the counter 11.2. The first positive edge of the input signal, which comes after the “Start” pulse, puts the counter 11.2 in the position at which the signal is generated at the first output of the counter (the signal disappears at the zero output of the counter 11.2). The signal at the first output of the counter 11.2 carries information about the moment the zero level crosses the positive edge of the input signal. After converting the signal level (in the second converter 11.4) while fully retaining phase information, this signal is fed through the output "Measurement Start φ" of block 11 to the input of the phase measuring block 14 of the same name.

Процесс формирования цифрового значения амплитуды в описываемом синхронном детекторе занимает несколько периодов колебаний входного сигнала (см. а. с. N 1706005). Измерение фазы осуществляется за время, не превышающее длительности одного периода входного сигнала. Благодаря элементам блока согласования 11 измерение фазы в блоке 14 происходит один раз после поступления на синхронный детектор импульса "Запуск", а не по каждому положительному фронту входного сигнала. После окончания действия импульса "Запуск" поступающие на счетный вход счетчика 11.2 импульсы, формируемые по положительному фронту входного сигнала, переводят счетчик последовательно в состояния, при которых выходное напряжение появляется на первом, втором, третьем,..., седьмом его выходах. Сигнал о начале измерения фазы формируется только при прохождении первого после импульса "Запуск" положительного фронта входного сигнала, а после прохождения седьмого (в нашем случае) положительного фронта счетчик 11.2 переводится в состояние, при котором счетные импульсы вообще не будут восприниматься им до тех пор, пока на обнуляющий вход R счетчика не поступит импульс сброса - новый импульс "Запуск". Таким образом, блок согласования 11 осуществляет согласование работы во времени, согласование по уровням осуществляется с помощью делителя напряжения и преобразователей уровня. The process of generating a digital amplitude value in the described synchronous detector takes several periods of oscillation of the input signal (see A. p. N 1706005). The phase measurement is carried out for a time not exceeding the duration of one period of the input signal. Thanks to the elements of the matching unit 11, the phase measurement in unit 14 occurs once after the trigger is received at the synchronous pulse detector, and not at each positive edge of the input signal. After the end of the “Start” pulse, the pulses arriving at the counting input of the counter 11.2, generated by the positive edge of the input signal, translate the counter sequentially into states in which the output voltage appears at its first, second, third, ..., seventh outputs. The signal about the start of the phase measurement is generated only when the first edge of the input signal passes after the Start pulse, and after the seventh (in our case) positive edge, the counter 11.2 is transferred to a state in which the counting pulses will not be perceived by it until until a reset pulse arrives at the resetting input R of the counter - a new “Start” pulse. Thus, the coordination unit 11 carries out the coordination of work in time, the coordination of levels is carried out using a voltage divider and level converters.

В БИФ 14 сигнал "Пуск" поступает на обнуляющие входы R1 и R2 сдвоенного D-триггера 14.1, последний при этом устанавливается в положение, когда на его обоих выходах Q1 и Q2 устанавливается уровень логической единицы (низкий уровень для ЭСЛ микросхем). Следовательно, такой же низкий уровень устанавливается на подключенных к выходам Q1 и Q2 D-триггера 14.1 управляющих входах S1 и S2 счетчиков 14.2 и 14.2а, см. фиг. 5т и 5у. In BIF 14, the “Start” signal is fed to the resetting inputs R1 and R2 of the dual D-flip-flop 14.1, the latter being set to the position when the level of the logic unit is set on its both outputs Q1 and Q2 (low level for ECL circuits). Therefore, the same low level is set at the control inputs S1 and S2 of the counters 14.2 and 14.2a connected to the outputs Q1 and Q2 of the D-flip-flop 14.1, see FIG. 5t and 5u.

При низком уровне на обоих управляющих входах S1 и S2 счетчики 14.2 и 14.2а ставятся в режим предварительной установки, при котором в случае отсутствия низкого уровня на информационных входах D на выходах счетчиков устанавливается уровень логического нуля. Таким образом, БИФ 14 переводится в состояние предварительной установки. В этом состоянии первый положительный фронт входного сигнала, пересекающий нулевой уровень, фиксирует начало временного промежутка, с помощью которого измеряется фаза входного колебания. По первому положительному фронту сигнала с выхода компаратора 1, поступившему на второй вход блока согласования (БС) 11, переключается счетчик 11.2 (см. фиг. 3): напряжение логической единицы на нулевом выходе счетчика 11.2 снимается и устанавливается на его первом выходе, и как следствие, на выходе преобразователя уровня 11.4, то есть на выходе "Начало измерения φ" блока согласования 11, см. временную диаграмму на фиг. 5с. Сигнал "Начало измерения φ" (смена потенциала с низкого на высокий) с выхода БС 11 поступает на соответствующий вход БИФ 14, а в нем - на информационный вход D1 D-триггера 14.1 (см. фиг. 4). Работа БИФ 14 строго синхронизирована счетными импульсами, поступающими на его счетный вход от умножителя частоты 13. По первому положительному перепаду счетных импульсов, которые в БИФ 14 проходят через преобразователь уровня 14.3 и поступают на тактовый вход СЕ1 D-триггера, происходит перенос уровня с информационного входа D1 D-триггера на его выход Q1. На выходе Q1 устанавливается высокий уровень, этот же уровень устанавливается на информационном входе D2 D-триггера 14.1 и на управляющих входах S2 счетчиков 14.2 и 14.2а (см. фиг. 5т). При высоком уровне на S2 и низком уровне на S1 для счетчиков 14.2 и 14.2а устанавливается режим счета на увеличение. At a low level, at both control inputs S1 and S2, the counters 14.2 and 14.2a are put into the preset mode, in which, if there is no low level at the information inputs D, the logic outputs are set to logic zero. Thus, the BIF 14 is transferred to the preset state. In this state, the first positive edge of the input signal crossing the zero level fixes the beginning of the time interval by which the phase of the input oscillation is measured. On the first positive edge of the signal from the output of the comparator 1, received at the second input of the matching unit (BS) 11, the counter 11.2 switches (see Fig. 3): the voltage of the logic unit at the zero output of the counter 11.2 is removed and installed on its first output, and how as a result, at the output of the level converter 11.4, that is, at the output “Start measurement φ” of matching block 11, see the timing diagram in FIG. 5s The signal "Start of measurement φ" (potential change from low to high) from the output of the BS 11 is fed to the corresponding input of the BIF 14, and in it to the information input D1 of the D-trigger 14.1 (see Fig. 4). The operation of the BIF 14 is strictly synchronized by the counting pulses arriving at its counting input from the frequency multiplier 13. According to the first positive difference of the counting pulses, which in the BIF 14 pass through the level converter 14.3 and go to the clock input CE1 of the D-trigger, the level is transferred from the information input D1 D-trigger on its output Q1. At the output Q1, a high level is set, the same level is set at the information input D2 of the D-flip-flop 14.1 and at the control inputs S2 of the counters 14.2 and 14.2a (see Fig. 5t). At a high level at S2 and a low level at S1 for counters 14.2 and 14.2a, the counting mode is set to increase.

Окончание временного промежутка измерения фазы фиксируется по первому моменту пересечения нулевого уровня положительным фронтом опорного напряжения (см. временную диаграмму фиг.5п), поступающего на вход "Опорная частота" БИФ 14 от СЧ 12. The end of the time period for measuring the phase is fixed at the first moment of crossing the zero level by the positive front of the reference voltage (see the timing diagram of fig.5p), which is supplied to the input "Reference frequency" BIF 14 from MF 12.

Опорное напряжение прямоугольной формы, вырабатываемое СЧ 12 и поступающее на вход "Опорная частота" БИФ 14, после преобразования уровня в преобразователе 14.4 дифференцируется на цепи С1, R1. Импульс, формируемый по первому положительному перепаду опорного напряжения, поступает на вход тактовый вход СЕ2 D- триггера 14.1, по нему переносится на выход Q2 высокий уровень с информационного входа D2, который был установлен в момент начала времени измерения фазы. В результате на управляющих входах S1 счетчиков 14.2 и 14.2а также устанавливается высокий уровень, см. фиг. 5п и 5у. С этого момента прекращается работа счетчиков 14.2 и 14.2а, а на его выходах (Q0, Q1, Q2, Q3) сформировано 8-разрядное кодовое слово, соответствующее величине фазового сдвига входного сигнала по отношению к опорному. The rectangular voltage reference generated by the midrange 12 and fed to the input "Reference frequency" of the BIF 14, after converting the level in the converter 14.4, differentiates on the circuit C1, R1. The pulse generated by the first positive voltage drop of the reference voltage is fed to the input of the clock input CE2 of D-flip-flop 14.1, and a high level is transferred to output Q2 from the information input D2, which was installed at the beginning of the phase measurement time. As a result, the control inputs S1 of the counters 14.2 and 14.2a are also set to a high level, see FIG. 5p and 5u. From this moment, the operation of counters 14.2 and 14.2a ceases, and at its outputs (Q0, Q1, Q2, Q3) an 8-bit code word is generated that corresponds to the phase shift of the input signal with respect to the reference one.

Claims (2)

1. Синхронный детектор, содержащий аналого-цифровой преобразователь последовательного приближения и компаратор, сигнальные входы которых объединены и являются сигнальным входом синхронного детектора, последовательно соединенные первый RS-триггер, S-вход которого является входом "Запуск" синхронного детектора, первый элемент И и инвертор, последовательно соединенные генератор тактовых импульсов, счетчик, дешифратор, второй RS-триггер и второй элемент И, выход которого соединен с тактовым входом аналого-цифрового преобразователя последовательного приближения, а второй вход объединен со счетным входом счетчика и подключен к выходу генератора тактовых импульсов, причем обнуляющий вход R счетчика соединен с выходом инвертора, управляющий вход V счетчика соединен с выходом первого RS-триггера и входом "Запуск" аналого-цифрового преобразователя последовательного приближения, выход которого "Готовность данных" подключен к обнуляющему входу R первого RS-триггера, а выход компаратора соединен с первым входом первого элемента И, кроме того, аналого-цифровой преобразователь последовательного приближения имеет выход "А" отсчетов огибающей амплитуды в цифровой форме, отличающийся тем, что дополнительно введены блок согласования, синтезатор частоты двухуровневого опорного сигнала, умножитель частоты и блок измерения фазы, определяющий в цифровом коде временной сдвиг между входным и опорным сигналами, выход которого является цифровым выходом "φ" значения фазы, причем первый вход блока согласования соединен с входом "Запуск" синхронного детектора, второй вход соединен с выходом компаратора, выходы "Пуск" и "Начало измерения φ" подключены к одноименным входам блока измерения фазы, вход которого "Опорная частота" соединен с выходом синтезатора частоты, а вход "Счетные импульсы" - с выходом умножителя частоты, входы синтезатора частоты и умножителя частоты объединены и подключены к выходу генератора тактовых импульсов. 1. A synchronous detector containing an analog-to-digital converter for successive approximation and a comparator, the signal inputs of which are combined and are the signal input of a synchronous detector, connected in series to the first RS-trigger, the S-input of which is the trigger input of the synchronous detector, the first AND element and the inverter connected in series with a clock generator, a counter, a decoder, a second RS-trigger and a second AND element, the output of which is connected to the clock input of an analog-to-digital converter approximate approximation, and the second input is combined with the counting input of the counter and connected to the output of the clock generator, with the resetting input R of the counter connected to the output of the inverter, the control input V of the counter connected to the output of the first RS-trigger and the input "Start" of the analog-to-digital converter of the serial approximation, the output of which "Data Readiness" is connected to the zeroing input R of the first RS-trigger, and the output of the comparator is connected to the first input of the first element And, in addition, the analog-to-digital converter The approximate approximation has an output “A” of amplitude envelope samples in digital form, characterized in that an additional matching unit, a frequency synthesizer of a two-level reference signal, a frequency multiplier, and a phase measuring unit are defined in the digital code, which determines the time shift between the input and reference signals, the output of which is the digital output "φ" of the phase value, with the first input of the matching unit connected to the "Start" input of the synchronous detector, the second input connected to the output of the comparator, the outputs "Start" and "Start measurement rhenium φ "connected to the like input phase measuring unit, the input of which" reference frequency "connected to the output of frequency synthesizer and input" count pulses "- yield frequency multiplier, the inputs of frequency synthesizer and the frequency multiplier are combined and connected to the output of the clock. 2. Детектор по п.1, отличающийся тем, что блок согласования состоит из делителя напряжения на сопротивлениях R1, R2, инвертора, счетчика, первого и второго преобразователей уровня, причем обнуляющий вход R счетчика является первым входом блока согласования, первый вывод сопротивления R1 является вторым входом блока согласования, вторые выводы сопротивлений R1 и R2 объединены и подключены через инвертор к счетному входу счетчика, у которого нулевой выход соединен с входом первого преобразователя уровня, первый выход - с входом второго преобразователя уровня, выход первого преобразователя уровня является выходом "Пуск" блока согласования, выход второго преобразователя уровня - выходом "Начало измерения φ" блока согласования, причем первый вывод сопротивления R2 заземлен. 2. The detector according to claim 1, characterized in that the matching unit consists of a voltage divider at the resistances R1, R2, an inverter, a counter, the first and second level converters, wherein the resetting input R of the counter is the first input of the matching unit, the first output of the resistance R1 is the second input of the matching unit, the second outputs of the resistances R1 and R2 are combined and connected through the inverter to the counting input of the meter, in which the zero output is connected to the input of the first level converter, the first output to the input of the second converter level of Tell, the output of the first inverter is the output level of "Start" matching unit, an output of the second level converter - yield "Start measurement φ" acceptance unit, wherein the first terminal of the resistance R2 is grounded.

Images