RU2089920C1 - Digital meter of phase shift - Google Patents
Digital meter of phase shift Download PDFInfo
- Publication number
- RU2089920C1 RU2089920C1 RU95117877A RU95117877A RU2089920C1 RU 2089920 C1 RU2089920 C1 RU 2089920C1 RU 95117877 A RU95117877 A RU 95117877A RU 95117877 A RU95117877 A RU 95117877A RU 2089920 C1 RU2089920 C1 RU 2089920C1
- Authority
- RU
- Russia
- Prior art keywords
- unit
- reference signal
- inputs
- output
- synchronization
- Prior art date
Links
Images
Landscapes
- Measuring Phase Differences (AREA)
Abstract
Description
Изобретение относится к измерительной технике и может быть использовано для помехоустойчивого измерения фазы сигнала в различных радиотехнических устройствах и системах или как самостоятельное устройство. The invention relates to measuring technique and can be used for noise-free measurement of the phase of the signal in various radio engineering devices and systems or as a standalone device.
Известен цифровой измеритель фазового сдвига, содержащий формирующий узел, первую и вторую логические элементы, первый и второй реверсивный счетчик, генератор образцового напряжения, узел управления, генератор импульсов и микропроцессорный вычислительный блок, причем вход формирующего узла подключен ко входу измеряемого сигнала, а выход к первым входам первого и второго логических элементов, выходы генератора образцового напряжения подключены ко вторым входам логических элементов и к первому входу узла управления, выход которого подключен к управляющему входу микропроцессорного вычислительного блока, выходы логических элементов подключены к управляющим входам реверсивных счетчиков, выходы которых подключены к информационным входам микропроцессорного вычислительного блока, выходы генератора импульсов подключены счетным входам реверсивных счетчиков и к узлу управления. (см. М. К. Чмых. Цифровая фазометрия. М. Радио и связь,1993 стр. 130). Known digital phase shift meter containing a forming node, the first and second logic elements, the first and second reversible counter, a reference voltage generator, a control node, a pulse generator and a microprocessor computing unit, and the input of the forming node is connected to the input of the measured signal, and the output to the first the inputs of the first and second logic elements, the outputs of the model voltage generator are connected to the second inputs of the logic elements and to the first input of the control unit, the output of which is it is connected to the control input of the microprocessor computing unit, the outputs of the logic elements are connected to the control inputs of the reversible counters, the outputs of which are connected to the information inputs of the microprocessor computing unit, the outputs of the pulse generator are connected to the counting inputs of the reversible counters and to the control unit. (see M.K. Chmykh. Digital Phasometry. M. Radio and Communications, 1993 p. 130).
Недостатком этого цифрового измерителя фазового сдвига является низкая точность фазового сдвига при отношениях сигнал шум более единицы. Как показано в книге М.К. Чмых. Цифровая фазометрия М. Радио и связь, 1993 (стр.116) в цифровых измерителях фазового сдвига этого класса систематическая погрешность может достигать 4,07 o.Кроме этого недостатком такого измерителя фазового сдвига является с повышенной сложностью, связанной с применением многоразрядных реверсивных счетчиков. Это ограничивает возможности этого цифрового измерителя фазового сдвига.The disadvantage of this digital phase shift meter is the low accuracy of the phase shift for signal-to-noise ratios of more than one. As shown in the book of M.K. Chmykh. Digital phase metering M. Radio and Communications, 1993 (p. 116) in digital phase shift meters of this class, the systematic error can reach 4.07 o . In addition, the disadvantage of such a phase shift meter is the increased complexity associated with the use of multi-bit reversible counters. This limits the capabilities of this digital phase shift meter.
Известен также цифровой измеритель фазового сдвига, содержащий ограничитель измеряемого сигнала, генератор опорного напряжения, формирователь опорных импульсных последовательностей, реверсивные счетчики, постоянный запоминающий блок, перемножители, блок управления, микропроцессорный вычислительный блок, две группы логических элементов и генератор импульсов, причем генератор опорного напряжения соединен с входом формирователя опорных импульсных последовательностей и входом блока управления, выходы реверсивных счетчиков соединены с соответствующими входами перемножителей, выходы которых соединены с входами микропроцессорного вычислительного блока, блок управления соединен с входом постоянного запоминающего блока и входами второй группы логических элементов, выход которой соединен с входами перемножителей, выходы ограничителя и генератора опорного напряжения соединены с входами первой группы логических элементов, выходы которой соединены с входами второй группы логических элементов, выходы которой соединены с входами реверсивных счетчиков, генератор импульсов соединен с входами постоянного запоминающего блока, блока управления и реверсивных счетчиков. (см. А.с. СССP N928252, кл. G O1 R 25/08, Б. И. N18, 1982). Указанный цифровой измеритель фазового сдвига является развитием цифрового измерителя фазового сдвига приведенного выше. В нем существенно уменьшены погрешности измерения фазы. Но недостаток, связанный с применением многоразрядных реверсивных счетчиков не только не устранился, но и усилился, так как число реверсивных счетчиков увеличилось. A digital phase shift meter is also known, comprising a limiter of the measured signal, a reference voltage generator, a reference pulse shaper, reversible counters, a read-only memory unit, multipliers, a control unit, a microprocessor computing unit, two groups of logic elements and a pulse generator, wherein the reference voltage generator is connected with the input of the driver of the reference pulse sequences and the input of the control unit, the outputs of the reversible counters are connected s with the corresponding inputs of the multipliers, the outputs of which are connected to the inputs of the microprocessor computing unit, the control unit is connected to the input of the permanent storage unit and the inputs of the second group of logic elements, the output of which is connected to the inputs of the multipliers, the outputs of the limiter and the reference voltage generator are connected to the inputs of the first group of logic elements the outputs of which are connected to the inputs of the second group of logic elements, the outputs of which are connected to the inputs of reversible counters, an impu LSS is connected to the inputs of a permanent storage unit, control unit and reversible counters. (see A.S. CCCP N928252, class G O1 R 25/08, B.I. N18, 1982). The specified digital phase shift meter is a development of the digital phase shift meter above. In it, phase measurement errors are significantly reduced. But the disadvantage associated with the use of multi-digit reversible counters not only did not resolve, but also intensified, as the number of reversible counters increased.
Известен также цифровой измеритель фазового сдвига, который взят в качестве прототипа, содержащий последовательно включенные узел выборки и хранения, аналого цифровой преобразователь, накопитель, первый узел перемножения, а также микропроцессорный вычислительный блок, блок синхронизации, блок цифрового опорного сигнала, второй перемножитель, причем вход узла выборки и хранения подключен ко входу измеряемого сигнала, выход блока синхронизации подключен к входам синхронизации узла выборки и хранения, накопителя и блока цифрового опорного сигнала, выходы блока цифрового опорного сигнала подключены ко вторым входам перемножителей, выход накопителя подключен также к первому входу второго перемножителя, а выходы перемножителей подключены к информационным входам микропроцессорного вычислительного блока (см. М.К. Чмых. Цифровая фазометрия. М.Радио и связь, 1993 стр.143). Also known is a digital phase-shift meter, which is taken as a prototype, comprising serially connected sampling and storage unit, an analog digital converter, a drive, a first multiplication unit, as well as a microprocessor computing unit, a synchronization unit, a digital reference signal unit, and a second multiplier, the input being the sampling and storage unit is connected to the input of the measured signal, the output of the synchronization unit is connected to the synchronization inputs of the sampling and storage unit, the drive and the digital reference unit of the signal, the outputs of the digital reference signal unit are connected to the second inputs of the multipliers, the drive output is also connected to the first input of the second multiplier, and the outputs of the multipliers are connected to the information inputs of the microprocessor computing unit (see M.K. Chmykh. Digital phase metering. M. Radio and Communication, 1993 p. 143).
Этот цифровой измеритель фазового сдвига более прост в реализации, имеет высокую точность и помехоустойчивость, но имеет существенный недостаток. Его недостаток является ограниченный сверху частотный диапазон измеряемого сигнала. Это связано с невысоким быстродействием аналого-цифровых преобразователей. Так при быстродействии аналого-цифровых преобразователей порядка 1мкс и числе точек дискретизации за период сигнала, равном десяти, верхняя рабочая частота этого цифрового измерителя фазового сдвига составит 100кгц. Это существенно ограничивает возможности этого цифрового измерителя фазового сдвига, так как имеется необходимость увеличения частотного диапазона до десятков МГц. This digital phase shift meter is simpler to implement, has high accuracy and noise immunity, but has a significant drawback. Its disadvantage is the limited upper frequency range of the measured signal. This is due to the low speed of analog-to-digital converters. So, with the speed of analog-to-digital converters of the order of 1 μs and the number of sampling points per signal period equal to ten, the upper working frequency of this digital phase shift meter will be 100 kHz. This significantly limits the capabilities of this digital phase shift meter, since there is a need to increase the frequency range to tens of MHz.
В основу изобретения положена задача создания высокоточного и помехоустойчивого измерителя фазового сдвига в расширенном диапазоне частот путем аналого-цифрового преобразователя и перемножителей узлов, имеющих ограниченное быстродействие. The basis of the invention is the creation of a high-precision and noise-resistant phase-shift meter in an extended frequency range by means of an analog-to-digital converter and multipliers of nodes with limited speed.
Поставленная задача решается тем, что известный цифровой измеритель фазового сдвига, содержащий блок синхронизации, блок формирования цифрового опорного сигнала и микропроцессорный вычислительный блок согласно изобретению снабжен ограничителем, вход которого является входом цифрового измерителя фазового сдвига, двумя накапливающими сумматорами, информационные входы которого подключены к выходам блока формирования цифрового опорного сигнала, и двумя регистрами памяти, информационные входы которого подключены к выходам накапливающих сумматоров, а выходы к информационным входам микропроцессорного вычислительного блока, кроме того выход ограничителя подключен к управляющим входам накапливающих сумматоров, информационный вход блока формирования цифрового опорного сигнала подключен к выходу микропроцессорного вычислительного, выход синхронизации блока синхронизации подключен к выходам синхронизации накапливающих сумматоров и блока формирования цифрового опорного сигнала, а выход сброса блока синхронизации подключен к соответствующим входам накапливающих сумматоров, блока формирования цифрового опорного сигнала, регистров памяти и микропроцессорного вычислительного блока, выход "чтение" микропроцессорного вычислительного блока подключен к соответствующим входам регистров памяти, а выход "запись" микропроцессорного блока подключен к соответствующему входу блока формирования цифрового опорного сигнала. The problem is solved in that the known digital phase shift meter containing a synchronization unit, a digital reference signal generating unit and a microprocessor computing unit according to the invention is equipped with a limiter, the input of which is an input of a digital phase shift meter, two accumulating adders, the information inputs of which are connected to the block outputs the formation of a digital reference signal, and two memory registers, the information inputs of which are connected to the outputs accumulate adders, and the outputs to the information inputs of the microprocessor computing unit, in addition, the limiter output is connected to the control inputs of the accumulating adders, the information input of the digital reference signal generation unit is connected to the output of the microprocessor computing, the synchronization output of the synchronization unit is connected to the synchronization outputs of the accumulating adders and the digital generation unit reference signal, and the reset output of the synchronization unit is connected to the corresponding inputs of the accumulating ummatorov, a block generating a digital reference signal, memory registers and the microprocessor computing unit, an output "reading" of the microprocessor computing unit connected to the respective inputs of buffer registers, and the output "record" the microprocessor unit is connected to the corresponding input unit for generating a digital reference signal.
На фиг.1 приведена структурная схема предлагаемого цифрового измерителя фазового сдвига; на фиг. 2 структурная схема блока формирования цифрового опорного сигнала; на фиг. 3 -структурная схема накапливающего сумматора; на фиг.4 структурная схема микропроцессорного вычислительного блока; на фиг.5 - алгоритм работы микропроцессорного вычислительного блока. Figure 1 shows the structural diagram of the proposed digital phase shift meter; in FIG. 2 is a block diagram of a digital reference signal generating unit; in FIG. 3 is a structural diagram of the accumulating adder; figure 4 is a structural diagram of a microprocessor computing unit; figure 5 - algorithm of the microprocessor computing unit.
Цифровой измеритель фазового сдвига содержит ограничитель 1, блок синхронизации 2, блок формирования цифрового опорного сигнала 3, регистры памяти 4 и 5, накапливающие сумматоры 6 и 7 и микропроцессорный вычислительный блок 8, причем вход ограничителя 1 является входом цифрового измерителя фазового сдвига, а выход подключен к управляющим входам накапливающих сумматоров 4 и 5, выход синхронизации блока синхронизации 2 подключен к входам синхронизации накапливающих сумматоров 4 и 5 и блока формирования цифрового опорного сигнала 3, выход сброса блока синхронизации подключен к входам сброса блока формирования цифрового опорного сигнала 3, регистров памяти 6 и 7 и ко входу синхронизации конца (начала) измерения микропроцессорного вычислительного блока 8, информационные выходы блока формирования цифрового опорного сигнала 3 подключены к информационным входам накапливающих сумматоров 4 и 5, выходы которых подключены к информационным входам регистров памяти 6 и 7, выходы регистров памяти 6 и 7 подключены к информационным входам микропроцессорного вычислительного блока 8, информационный выход микропроцессорного вычислительного блока 8 подключен к информационному входу блока формирования цифрового опорного сигнала 3, выход "чтение" микропроцессорного вычислительного блока подключен к соответствующим входам регистров памяти, а выход "запись" микропроцессорного вычислительного блока подключен к соответствующему входу блока формирования цифрового спорного сигнала. The digital phase shift meter contains a limiter 1, a synchronization unit 2, a digital reference signal generating unit 3, memory registers 4 and 5, accumulating adders 6 and 7, and a microprocessor computing unit 8, the input of the limiter 1 being the input of the digital phase shift meter, and the output connected to the control inputs of the accumulating adders 4 and 5, the synchronization output of the synchronization unit 2 is connected to the synchronization inputs of the accumulating adders 4 and 5 and the digital reference signal generating unit 3, reset output the synchronization unit is connected to the reset inputs of the digital reference signal generating unit 3, memory registers 6 and 7 and to the synchronization input of the end (beginning) of measurement of the microprocessor computing unit 8, the information outputs of the digital reference signal generating unit 3 are connected to the information inputs of the accumulating adders 4 and 5, the outputs of which are connected to the information inputs of the memory registers 6 and 7, the outputs of the memory registers 6 and 7 are connected to the information inputs of the microprocessor computing unit 8, information th output of the microprocessor computing unit 8 is connected to the information input unit for generating a digital reference signal 3, the output "reading" of the microprocessor computing unit connected to the respective inputs of buffer registers, and the output "record" microprocessor computing unit connected to the corresponding input unit generating a digital signal controversial.
Блок формирования цифрового опорного сигнала, приведенный на фиг.2, содержит запоминающие узлы 9 и 10, накапливающий сумматор 11 и регистр памяти 12, причем запоминающие узлы 9 и 10 подключены по адресным входам к выходу накапливающего сумматора 11, вход синхронизации накапливающего сумматора 11 является входом синхронизации блока формирования цифрового опорного сигнала, информационный вход накапливающего сумматора 11 подключен к выходу регистра памяти 12, информационный вход которого является информационным входом блока формирования цифрового опорного сигнала, а выход "чтение" является входом "чтение" блока формирования цифрового опорного сигнала, при этом на вход управления накапливающего сумматора подан сигнал положительного суммирования. The digital reference signal generating unit shown in Fig. 2 contains memory nodes 9 and 10, an accumulating
Накапливающий сумматор, приведенный на фиг.3, состоит из многоразрядного сумматора 13 и регистра памяти 14, причем первый информационный вход сумматора 13 является информационным входом накапливающего сумматора, а второй информационный вход подключен к выходу регистра 14, который также является информационным выходом накапливающего сумматора, входы синхронизации, сброса и "чтение" регистра 14 являются входами соответственно синхронизации, сброса и "чтение" накапливающего сумматора. The accumulating adder shown in Fig. 3 consists of a
Микропроцессорный вычислительный блок, приведенный на фиг.4, состоит из микропроцессорного модуля 15, оперативного запоминающего устройства 16, дешифратора 17 и 19 и постоянного запоминающего устройства 18, шины данных 19, связывающей микропроцессорный модуль 15 с оперативным 16 и постоянным 18 запоминающими устройствами и являющейся информационными выходами и информационным входом микропроцессорного блока, шины адреса 20, связывающей микропроцессорный модуль 15 с оперативным 16 и постоянным 18 запоминающими устройствами и дешифраторами 17 и 21, причем выходы дешифратора 17 подключены к оперативному 16 и постоянному 18 запоминающим устройствам, выходы дешифратора 21 являются выходами "запись" и "чтение" микропроцессорного вычислительного блока, выход "запись" микропроцессорного модуля 15 подключен к выходу оперативного запоминающего устройства 16, а выход "чтение" подключен к соответствующим входам оперативного 16 и постоянного 18 запоминающих устройств, а вход "запрос прерывания" микропроцессорного модуля является входом синхронизации конца (начала) измерения микропроцессорного вычислительного блока. The microprocessor computing unit shown in Fig. 4 consists of a microprocessor module 15, random access memory 16, a
Цифровой измеритель фазового сдвига работает следующим образом. Измеряемый сигнал поступает на ограничитель 1, который преобразует его в прямоугольные импульсы. Фронты и срезы этих импульсов привязаны к переходам входного гармонического сигнала через нулевой уровень. Импульсный сигнал с выхода ограничителя 1 подается на управляющий вход накапливающих сумматоров 4 и 5. На информационный вход накапливающих сумматоров 4 и 5 подается многоразрядный цифровой сигнал с выходом блока формирования цифрового опорного сигнала 3. Сигнал, формируемый блоком формирования цифрового опорного сигнала, соответствует цифровым значениям квадратурных, синусоидального и косинусоидального, составляющих опорного сигнала. Digital phase shift meter operates as follows. The measured signal is fed to the limiter 1, which converts it into rectangular pulses. The fronts and slices of these pulses are tied to the transitions of the input harmonic signal through the zero level. The pulse signal from the output of the limiter 1 is fed to the control input of the accumulating adders 4 and 5. A multi-bit digital signal is output to the information input of the accumulating adders 4 and 5 with the output of the digital reference signal generating unit 3. The signal generated by the digital reference signal generating unit corresponds to digital quadrature values , sinusoidal and cosine components of the reference signal.
После поступления импульса синхронизации с блока синхронизации 2 состояние регистров памяти 14 накапливающих сумматоров 4 и 5 изменяется на цифровые значения опорного сигнала, формируемое блоком формирования цифрового опорного сигнала 3, причем числа, записанные в регистрах памяти 14, либо увеличиваются, либо уменьшаются на цифровые значения опорного сигнала в зависимости от знака сигнала с выхода ограничителя 1 сигнала управления. Перед началом измерения регистры памяти 14 накапливающих сумматоров 4 и 5 импульсом с блока синхронизации 2 сбрасываются в нулевое состояние. При этом сбрасывается в исходное состояние блок формирования цифрового опорного сигнала 3. В течение времени измерения, задаваемого блоком синхронизации 2, происходит накопление цифровых значений опорных сигналов в соответствии с указанным выше правилом. За время измерения в регистрах памяти накапливающих сумматоров 4 и 5 накопятся соответственно следующие значения
где
1 число, накопленное в регистре накапливающего сумматора 4;
Q число, накопленное в регистре накапливающего сумматора 5;
S* (i) ограниченный входной ( измеряемый) сигнал;
Sos (i) синусоидальный опорный сигнал;
Soc (i) косинусоидальный опорный сигнал;
K число отсчетов измеряемого сигнала за время измерения Тизм, определяемое блоком синхронизации 2.After the synchronization pulse arrives from synchronization unit 2, the state of the
Where
1 number accumulated in the register of the accumulating adder 4;
Q is the number accumulated in the register of the accumulating adder 5;
S * (i) limited input (measured) signal;
S os (i) a sinusoidal reference signal;
S oc (i) cosine reference signal;
K the number of samples of the measured signal during the measurement time T ISM determined by the synchronization unit 2.
Время измерения равно Тизм К•То,
где
То интервал дискретизации измеряемого сигнала, определяемый блоком синхронизации 2.The measurement time is T ISM K • T o ,
Where
T about the sampling interval of the measured signal, determined by the synchronization unit 2.
Накопленные в регистрах памяти 14 накапливающих сумматоров 4 и 5 значения по окончании времени измерения импульсов сброса с выхода синхронизации передаются по шине в буферные регистры памяти 6 и 7 и далее по запросу "чтение 2" в микропроцессорный вычислительный блок 8, где вычисляется измеренное значение фазового сдвига по формуле
Φ = arctg I/Q, (4)
где I и Q определяется в соответствии с (1, 2).The values accumulated in the
Φ = arctan I / Q, (4)
where I and Q are determined in accordance with (1, 2).
Микропроцессорный вычислительный блок представляет из себя в соответствии с фиг.4 классическую структуру и работает по алгоритму, приведенному на фиг. 5. In accordance with FIG. 4, the microprocessor computing unit is a classical structure and operates according to the algorithm shown in FIG. 5.
Блок синхронизации и блок формирования цифрового опорного сигнала могут быть построены по разным вариантам. В простейшем варианте блок синхронизации содержит генератор образцового напряжения с частотой, равной частоте измеряемого сигнала, умножитель частоты на р, где р число импульсов дискретизации за период измеряемого сигнала и делитель частоты на К. Умножитель частоты предназначен для формирования импульсов синхронизации, а делитель для формирования импульсов сброса (импульсов синхронизации конца (начала) измерения). Блок формирования цифрового опорного сигнала в этом случае содержит счетчик импульсов емкостью, равной р числу импульсов дискретизации за период измеряемого сигнала, и два запоминающих узла, адресный вход которых подключен к шине состояния счетчика импульсов. Как указывалось, в начале измерительного цикла счетчик сбрасывается в нулевое состояние, соответствующее нулевому значению фазового сдвига опорного сигнала, или в общем случае не нулевое состояние, соответствующее произвольному значению фазового сдвига опорного сигнала. В ячейках памяти запоминающего узла записаны значения синуса и косинуса, соответствующие
Таким образом, блок формирования цифрового опорного сигнала формирует цифровой опорный сигнал: синусоидальный и косинусоидальный одновременно.The synchronization unit and the digital reference signal generating unit can be constructed in different ways. In the simplest version, the synchronization unit contains a reference voltage generator with a frequency equal to the frequency of the measured signal, a frequency multiplier by p, where p is the number of sampling pulses for the period of the measured signal and a frequency divider by K. The frequency multiplier is used to generate synchronization pulses, and the divider to generate pulses reset (impulses of synchronization of the end (beginning) of measurement). The digital reference signal generating unit in this case contains a pulse counter with a capacity equal to p the number of sampling pulses for the period of the measured signal, and two memory nodes, the address input of which is connected to the status bus of the pulse counter. As indicated, at the beginning of the measurement cycle, the counter is reset to the zero state corresponding to the zero value of the phase shift of the reference signal, or in the general case, the non-zero state corresponding to an arbitrary value of the phase shift of the reference signal. In the memory cells of the storage node, the sine and cosine values corresponding to
Thus, the digital reference signal generating unit generates a digital reference signal: sinusoidal and cosine at the same time.
Недостатком рассмотренного варианта является его аппаратурная сложность, связанная с необходимостью формирования опорного напряжения с частотой измеряемого сигнала и его умножения на число импульсов дискретизации за период измеряемого сигнала. Возможно построение блока синхронизации 2 и блока формирования цифрового опорного сигнала 3 более просто. В этом варианте построения блок синхронизации содержит генератор импульсов произвольной, но известной частоты с периодом, равным To и делитель частоты на K. Блок формирования цифрового опорного сигнала 3 в этом случае содержит два запоминающих узла 9 и 10, накапливающий сумматор 11 и регистр памяти 12 (фиг.2). Накапливающий сумматор с каждым тактом импульсов синхронизации, поступающих с блока синхронизации 2, увеличивает свое состояние на значение,
Δ = Fo•To, (7)
где
Fо частота измеряемого сигнала.The disadvantage of the considered option is its hardware complexity associated with the need to form a reference voltage with the frequency of the measured signal and multiply it by the number of sampling pulses for the period of the measured signal. It is possible to build a synchronization block 2 and a block for generating a digital reference signal 3 more simply. In this embodiment, the synchronization block contains a pulse generator of an arbitrary but known frequency with a period equal to To and a frequency divider by K. The block for generating the digital reference signal 3 in this case contains two memory nodes 9 and 10, accumulating the
Δ = F o • T o , (7)
Where
F about the frequency of the measured signal.
В ячейках памяти запоминающих узлов 7 и 8 записаны значения
где [1•Fо•То] округленное значение числа Δi 1•Fо•To.In the memory cells of the storage nodes 7 and 8 are recorded values
where [1 • F o • T o ] the rounded value of the number Δ i 1 • F o • T o .
Перед началом измерения импульсом сброса с выхода блока синхронизации регистры памяти 14 накапливающих сумматоров 4,5 и 11 сбрасываются в нулевое состояние. Before starting the measurement with a reset pulse from the output of the synchronization block, the memory registers 14 of the accumulating
Значение числа, соответствующего (7), поступает с микропроцессорного вычислительного блока 6 по шине данных и хранится в регистре памяти 12. Загрузка числа, соответствующего (7), производится по команде с микропроцессорного блока перед началом измерения. Как указывалось, в начале измерения блок формирования цифрового опорного сигнала 3 сбрасывается в нулевое состояние, в данном случае сбрасывается в нулевое состояние регистр памяти 14 накапливающего сумматора 11. Накапливающий сумматор 11, используемый в блоке формирования цифрового опорного сигнала 3, выполнен по схеме, приведенной на фиг. 3. Поскольку суммирование в накапливающем сумматоре 9 блока цифрового формирования опорного сигнала 3 проводится со знаком " +", на управляющий вход накапливающего сумматора 9 должен быть подан соответствующий сигнал. The value of the number corresponding to (7) is received from the microprocessor computing unit 6 via the data bus and stored in the
Быстродействие, т. е. верхняя рабочая частота, цифрового измерителя фазового сдвига в предлагаемом цифровом измерителя фазового сдвига определяется быстродействием сумматоров накапливающих сумматоров 4 и 5, которое существенно, на 1-2 порядка, выше быстродействия аналого-цифровых преобразователей. Кроме того исключение аналого-цифрового преобразователя приводит к дополнительному упрощению цифрового измерителя фазового сдвига. Таким образом, предложенный цифровой измеритель фазового сдвига имеет высокую точность и помехоустойчивость и кроме этого имеет расширенный в сторону верхних частот рабочий диапазон, а также достаточно прост в реализации. The speed, i.e., the upper working frequency, of the digital phase shift meter in the proposed digital phase shift meter is determined by the speed of the accumulators of accumulative totalizers 4 and 5, which is significantly, by 1-2 orders of magnitude higher than the speed of analog-to-digital converters. In addition, the exclusion of the analog-to-digital converter leads to the further simplification of the digital phase shift meter. Thus, the proposed digital phase shift meter has high accuracy and noise immunity and, in addition, has an extended operating range extended towards the higher frequencies, and is also quite simple to implement.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU95117877A RU2089920C1 (en) | 1995-10-20 | 1995-10-20 | Digital meter of phase shift |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU95117877A RU2089920C1 (en) | 1995-10-20 | 1995-10-20 | Digital meter of phase shift |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2089920C1 true RU2089920C1 (en) | 1997-09-10 |
| RU95117877A RU95117877A (en) | 1997-11-10 |
Family
ID=20173065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU95117877A RU2089920C1 (en) | 1995-10-20 | 1995-10-20 | Digital meter of phase shift |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2089920C1 (en) |
-
1995
- 1995-10-20 RU RU95117877A patent/RU2089920C1/en active
Non-Patent Citations (1)
| Title |
|---|
| Чмых М.К. Цифровая фазометрия. - М.: Радио и связь, 1993, с. 143. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3548328A (en) | Digital fm discriminator | |
| US4636719A (en) | Apparatus for extended precision phase measurement | |
| RU2089920C1 (en) | Digital meter of phase shift | |
| RU2099721C1 (en) | Phase shift measurement method and device for its realization | |
| SU1335935A1 (en) | Device for measuring frequency characteristics | |
| RU2212676C2 (en) | Signal amplitude measuring device | |
| RU2060536C1 (en) | Universal oscillator of signals having arbitrary shape | |
| SU1040432A1 (en) | Phase shift meter (its versions) | |
| SU1347184A1 (en) | Frequecy divider with fractional division factor | |
| SU1702388A1 (en) | Discrete-cosine-transform processor | |
| SU451989A1 (en) | Digital function generator | |
| SU935822A1 (en) | Digital device for optimal measuring of signal phase | |
| SU1522408A1 (en) | Shaft angle digitizer | |
| RU2255341C1 (en) | Device for measuring accelerations | |
| SU1118933A1 (en) | Digital phase detector | |
| SU849229A1 (en) | Device for computing root mean square | |
| SU928353A1 (en) | Digital frequency multiplier | |
| SU1379939A1 (en) | Digital signal demodulator with phase-pulse modulation | |
| RU2042261C1 (en) | Frequency multiplier | |
| SU1160433A1 (en) | Correlation meter of delay time | |
| SU928252A1 (en) | Method and device for measuring phase shift | |
| RU1829115C (en) | Device for phase automatic frequency control | |
| SU1264102A1 (en) | Follow-up phase meter | |
| SU1644159A1 (en) | Correlator | |
| RU2022352C1 (en) | Digital spectrum analyzer |