RU2058585C1 - Selector channel - Google Patents

Abstract

FIELD: radio engineering. SUBSTANCE: device has first and second data registers, buffer memory unit, interface control unit, byte counting unit, register of commands, unit for access to bytes, unit for finishing access to bytes, byte control unit, mask register, multiplexer, flip-flop, two AND gates. Second data register, first and second low address units, flip-flop and two AND gates are introduced to accomplish the goal of invention. EFFECT: increased speed of channel, possibility to be connected to high-speed input-output devices, increased efficiency of computer systems for connection between two computers through channel-to- channel adapter. 16 dwg

Description

Изобретение относится к вычислительной технике, частности, к селекторным каналам для ввода-вывода информации в ЭВМ. The invention relates to computer technology, in particular, to selector channels for input-output information in a computer.

Задача изобретения повышение быстродействия канала. The objective of the invention is to increase the speed of the channel.

На фиг.1 представлена структурная схема селекторного канала и процессора; на фиг.2-12 приведены примеры функциональных схем блока подсчета байтов, блока буферной памяти данных, регистра команд, регистра масок, второго блока младшего адреса, одного (нулевого) байта первого регистра данных и мультиплексора этого байта, одного (нулевого) байта второго регистра данных, блока выборки байтов, блока контроля байтов, блока завершения выборки байтов, блока управления интерфейсом; на фиг.13 изображена временная диаграмма работы канала для операций записи в устройство ввода-вывода; на фиг.14 временная диаграмма работы канала для операций считывания из устройства ввода-вывода; на фиг. 15 диаграмма работы селекторного канала (прототип); на фиг.16 диаграмма работы предлагаемого селекторного канала. Figure 1 presents the structural diagram of the selector channel and the processor; 2-12 are examples of functional circuits of a byte counting block, a data buffer memory block, an instruction register, a mask register, a second low address block, one (zero) byte of the first data register and a multiplexer of this byte, one (zero) byte of the second register data, a byte fetch block, a byte control block, a byte fetch block, an interface control block; on Fig shows a timing diagram of the channel for write operations in the input-output device; on Fig a timing diagram of the channel for read operations from the input-output device; in FIG. 15 diagram of the operation of the selector channel (prototype); on Fig diagram of the proposed selector channel.

Селекторный канал 1 фиг.1( предназначен для подключения быстродействующих устройств ввода-вывода к процессору 2, который содержит блок 3 микропрограммного управления, арифметическо-логическое устройство 4, локальную память 5, оперативную память 6, блок 7 сопряжения с оперативной памятью, селекторный канал 1 содержит первый регистр 8 данных, второй регистр 9 данных, блок 10 подсчета байтов, первый 11 и второй 12 блоки младшего адреса, регистр 13 команд, блок 14 буферной памяти данных, регистр 15 масок, блок 16 управления интерфейсом, блок 17 выборки байтов, блок 18 завершения выборки байтов, блок 19 контроля байтов, мультиплексор 20, триггер 21, элементы И 22, 23, шины 24-52. Selector channel 1 of FIG. 1 (designed to connect high-speed input-output devices to processor 2, which contains a microprogram control unit 3, arithmetic logic device 4, local memory 5, random access memory 6, interfacing unit 7 with random access memory, selector channel 1 contains the first data register 8, the second data register 9, the byte counting unit 10, the first 11 and second 12 blocks of the lowest address, the register 13 of the teams, the block 14 of the data buffer memory, the register 15 masks, the block 16 of the interface control, the block 17 of the byte selection , Completion of the sampling unit 18 bytes, 19 bytes of control block, the multiplexer 20, flip-flop 21, AND gates 22, 23, 24-52 tire.

Операция передачи данных в канале 1 начинается по специальной команде процессора 2, которая задает адрес селекторного канала 1 и устройства ввода-вывода и при помощи специальных управляющих слов указывает код команды, начальный адрес оперативной памяти, количество передаваемых байтов данных и другие управляющие признаки, которые располагаются в регистрах канала 1 и локальной памяти 5, образуя совокупности управляющие слова канала. В локальной памяти 5 размещается адрес следующего командного слова, адрес данных, ключ защиты, признаки и отметки, используемые в микропрограммах канала 1. Счетчик байтов размещается в блоке 10, младший адрес в первом блоке 11 и во втором блоке 12, команда в регистре 13. Регистры загружаются по шинам 25 из локальной памяти 5 процессора 2 по управляющим сигналам на шинах 24 из блока 3. The data transfer operation in channel 1 starts with a special processor 2 command, which sets the address of the selector channel 1 and the input-output device and, using special control words, indicates the command code, the starting address of the RAM, the number of data bytes transmitted and other control signs that are located in the registers of channel 1 and local memory 5, forming a set of control words of the channel. The local memory 5 contains the address of the next control word, data address, security key, signs and marks used in the firmware of channel 1. The byte counter is located in block 10, the lowest address in the first block 11 and in the second block 12, the command in register 13. Registers are loaded on buses 25 from the local memory 5 of processor 2 by control signals on buses 24 from block 3.

Блок 14 буферной памяти данных выполнен в виде стековой памяти с системой обслуживания: первый пришел первый ушел. Загружается по шинам 52 из устройства ввода-вывода, по шинам 42 с выхода мультиплексора 20 и разгружается по шинам 43 в регистр 8 или по шинам 51 в устройство ввода-вывода. Block 14 of the buffer memory data is made in the form of a stacked memory with a service system: first come first come. It is loaded via buses 52 from the input-output device, via buses 42 from the output of the multiplexer 20 and unloaded via buses 43 into register 8 or via buses 51 to the input-output device.

Регистры 8 и 9 данных канала хранят восьмибайтные слова, которыми обменивается канал 1 с оперативной памятью 8 в процессе передачи данных. Registers 8 and 9 of the channel data store eight-byte words exchanged between channel 1 and RAM 8 during data transfer.

Регистр 15 масок хранит восьмиразрядную маску слова для операций считывания с устройства ввода-вывода, управляет приемом байтов данных в регистр 9 из регистра 8 с шин 36. The mask register 15 stores an eight-bit word mask for read operations from an input-output device, controls the reception of data bytes in register 9 from register 8 from buses 36.

Блок 17 выборки байтов управляет передачей байтов из регистра 8 в блок 14 буферной памяти данных через мультиплексор 20 для операций записи на устройство ввода-вывода и выборкой байтов из блока 14 буферной памяти данных в регистр 8 для операций считывания из устройства ввода-вывода. Block 17 bytes selection controls the transfer of bytes from register 8 to block 14 of the data buffer memory through the multiplexer 20 for write operations to the input-output device and the selection of bytes from block 14 of the data buffer memory to register 8 for read operations from the input-output device.

Блок 18 завершения выборки байтов определяет момент выключения из работы блока 17, формирует признак (полное неполное слово) завершения выборки байтов из блока 14 буферной памяти данных в регистр 8, определяет момент выхода на микропрограммную приостановку для обслуживания данных и состояния. Block 18 bytes sampling completion determines the moment of shutdown from the operation of block 17, generates a sign (complete incomplete word) of completion of bytes sampling from block 14 of the data buffer memory in register 8, determines the moment of exit to the firmware suspension for servicing data and status.

Блок 19 контроля осуществляет контроль выбираемых байтов из регистра 8 или блока 14. The control unit 19 monitors selectable bytes from register 8 or block 14.

Второй блок 12 младшего адреса управляет выборкой байтов из регистр 8 в блок 14. Первый блок 11 младшего адреса управляет выборкой байтов из блока 14 в регистр 8. The second block 12 of the lowest address controls the selection of bytes from register 8 to block 14. The first block 11 of the lowest address controls the selection of bytes from block 14 to register 8.

Блок 16 управления интерфейсом осуществляет загрузку блока 14 в операциях считывания с устройства ввода-вывода и разгрузку блока 14 в операциях записи на устройство ввода-вывода. Под управлением блока 16 осуществляются начальная выборка устройства ввода-вывода, завершение операции ввода-вывода на интерфейсе и другие функции. The interface control unit 16 performs loading of the unit 14 in read operations from the input-output device and unloading of the unit 14 in write operations to the input-output device. Under the control of block 16, the initial selection of the input-output device, the completion of the input-output operation on the interface, and other functions are performed.

Блок 10 подсчета байтов (фиг.2) содержит счетчики 53-56 (синхронные, реверсивные, двоичные, четырехразрядные), элементы ИЛИ 57-63, элементы И 64-65, загружается по шинам 25 вторым-третьим байтом слова локальной памяти 5, по отрицательному управляющему сигналу 66 на шинах 24. Вычитание из счетчиков 53-56 производится отрицательным сигналом 164 на шине 38. Блок 10 вырабатывает на шинах 45 сигналы равенства счетчика 1, 0, 15 (сигналы в линиях 67, 68, 69-72 соответственно). Block 10 byte counting (figure 2) contains counters 53-56 (synchronous, reversible, binary, four-bit), elements OR 57-63, elements AND 64-65, loaded on buses 25 by the second or third byte of the word local memory 5, by negative control signal 66 on buses 24. Subtraction from counters 53-56 is performed by a negative signal 164 on bus 38. Block 10 generates counter signals 1, 0, 15 on buses 45 (signals on lines 67, 68, 69-72, respectively).

Блок 14 буферной памяти данных (фиг.3) содержит память 73 с организацией 8 х 8 разрядов (показан один разряд), счетчики 74-76, регистры 77, 78, элемент И-ИЛИ 79, элементы ИЛИ 80-82, элементы И-НЕ 83-86, элементы ИЛИ-НЕ 87, 88 и сигналы 89-95 значения счетчика 74 байтов в буферной памяти. Block 14 of the data buffer memory (Fig. 3) contains memory 73 with organization of 8 x 8 bits (one bit shown), counters 74-76, registers 77, 78, AND-OR element 79, OR elements 80-82, AND elements- NOT 83-86, items OR NOT 87, 88 and signals 89-95 counter values 74 bytes in the buffer memory.

При загрузке байтов в блок 14 включается элемент ИЛИ 81 по сигналам на шинах 38, 48 и в конце такта загрузки по заднему фронту второго синхросигнала 167 на шине 38 происходит через элемент И-НЕ 83 в счетчик 74 добавление "1", а через элемент И-НЕ 86 в счетчик 76 адреса записи добавление "1" и запись в память 73. При разгрузке байтов из блока 14 включает элемент ИЛИ 80 по сигналам на шинах 38, 48 и в конце такта разгрузки по заднему фронту второго синхросигнала 167 на шине 38 происходит через элемент И-НЕ 84 вычитание "1" из счетчика 74, а через элемент И-НЕ 85 добавление "1" в счетчик 75 адреса считывания памяти 73. Одновременно с загрузкой байтов может происходить и разгрузка байтов, при этом блокируется изменение значения счетчика 74 байтов в буферной памяти через элементы И-НЕ 83, 84. When bytes are loaded into block 14, the OR element 81 is turned on by signals on the buses 38, 48, and at the end of the clock cycle, the “1” is added to the counter 74 via the AND-NOT 83 element to the counter 74, and “And” is added through the AND element -NOT 86, add “1” to the counter 76 of the write address and write to memory 73. When unloading the bytes from block 14, it turns on the OR 80 element according to the signals on the buses 38, 48 and at the end of the unloading cycle along the trailing edge of the second clock signal 167 on the bus 38, through the AND-NOT element 84, subtracting "1" from the counter 74, and through the AND-NOT element 85, adding "1" to counter 75 of the memory read address 73. Bytes can be loaded at the same time, bytes can be unloaded, and the counter 74 bytes in the buffer memory will be blocked from changing through the AND-NOT 83, 84 elements.

Регистр 13 команд (фиг.4) содержит триггер 96 записи, триггер 97 обратного считывания, триггер 98 операции данных, триггер 99 блокировки записи в оперативную память, элементы И 100-102 и загружается по шинам 25 канала нулевым байтом слова локальной памяти 5 по управляющим сигналам в линиях 66, 103 на шинах 24 канала. Причем если включен седьмой разряд нулевого байта слова локальной памяти 5, то устанавливается триггер 96, а если седьмой, шестой разряды нулевого байта слова локальной памяти 5 выключены и включен четвертый разряд, то через элемент И 100 устанавливается триггер 97. Триггер 98 устанавливается микропрограммой канала после успешной начальной выборки устройства ввода-вывода сигналом в линии 104 на шинах 24 канала, когда устройство ввода-вывода в ответ на команду от канала присылает нулевой байт состояния и сбрасывается сигналом в линии 105 на шинах 24, когда завершена передача данных и устройство ввода-вывода присылает конечный байт состояния. Триггер 98 разрешает обмен данными между каналом 1 и устройством ввода-вывода посредством включения команды записи или считывания в линии 106 или 107 через элементы И 101 или 102. Триггер 99 загружается третьим разрядом нулевого байта блока локальной памяти 5 на шинах 25 по управляющему сигналу в линии 66 на шинах 24. Триггер 99 запрещает запись в оперативную память байтов данных, считываемых из устройства ввода-вывода. The register 13 of the teams (figure 4) contains a trigger 96 records, a trigger 97 readback, a trigger 98 data operations, a trigger 99 lock write to RAM, elements And 100-102 and is loaded on bus 25 channels with a zero byte of the word local memory 5 for control signals on lines 66, 103 on 24 channel buses. Moreover, if the seventh digit of the zero byte of the word local memory 5 is turned on, then trigger 96 is set, and if the seventh and sixth bits of the zero byte of the word local memory 5 are turned off and the fourth bit is turned on, trigger 97 is set via the AND 100 element. The trigger 98 is set by the channel firmware after a successful initial sampling of the input-output device by the signal on line 104 on the channel 24 buses, when the input-output device sends a zero status byte in response to the command from the channel and is reset by the signal on line 105 on the 24 buses when the data transfer is completed and the I / O device sends the final status byte. Trigger 98 allows the exchange of data between channel 1 and the input-output device by activating a write or read command on line 106 or 107 via AND 101 or 102 elements. Trigger 99 is loaded with the third bit of the zero byte of the local memory unit 5 on buses 25 by the control signal in the line 66 on the buses 24. Trigger 99 prohibits writing to the bytes of data read from the I / O device.

Регистр 15 масок (фиг.5) содержит триггеры 108-115 масок соответственно нулевого-седьмого байтов регистра 8, элементы И 116-124, элемент ИЛИ-НЕ 125. Триггеры 108-115 масок устанавливаются по сигналу 165 загрузки байта на шинах 38 из блока 14 буферной памяти в регистр 8 в момент действия второго синхросигнала 167 канала на шинах 38 в зависимости от содержимого младшего адреса в блоке 11. Регистр 15 масок сбрасывается сигналом 37 записи в оперативную память 6 из блока 3 микропрограммного управления. В регистре 15 формируется через элемент И 124 на шину 40 сигнал полного слова в регистре 8. The mask register 15 (Fig. 5) contains triggers 108-115 masks, respectively, of the zero-seventh bytes of register 8, elements AND 116-124, element OR NOT 125. The triggers 108-115 masks are set by signal 165 byte loading on buses 38 from the block 14 of the buffer memory to register 8 at the time of the second channel clock signal 167 on the buses 38, depending on the contents of the lowest address in block 11. Register 15 masks is reset by the signal 37 write to RAM 6 from block 3 of the firmware control. In the register 15 is formed through the element And 124 on the bus 40 the signal of the full word in the register 8.

Второй блок 12 младшего адреса (фиг.6) содержит счетчик 126 и дешифратор 127 и загружается по входу 25 младшими разрядами третьего байта слова локальной памяти 5 по управляющему сигналу в линии 128 на шинах 24. Добавление (вычитание) "1" в счетчик 126 происходит по сигналам на шине 34. Выходы 129-136 дешифратора 127 подаются по шине 35 на вход мультиплексора 20. The second block 12 of the lowest address (Fig.6) contains a counter 126 and a decoder 127 and is loaded by the input 25 least significant bits of the third byte of the word local memory 5 by the control signal in line 128 on buses 24. Adding (subtracting) "1" to the counter 126 occurs on the signals on the bus 34. The outputs 129-136 of the decoder 127 are served on the bus 35 to the input of the multiplexer 20.

Первый блок 11 младшего адреса выполнен аналогично второму блоку 12 младшего адреса, только добавление и вычитание "1" в первом блоке 11 происходит по шине 38 и выход по шине 33 управляет регистрами 8 и 15. The first block 11 of the lowest address is made similarly to the second block 12 of the lowest address, only the addition and subtraction of "1" in the first block 11 occurs on the bus 38 and the output on the bus 33 controls the registers 8 and 15.

Регистр 8 данных (фиг.7) выполнен на мультиплексорах 137-139 с запоминанием и элементе И-ИЛИ-НЕ 140 и загружается по заднему фронту второго синхросигнала 167 канала на шинах 38 из блока 14 (шины 43) по управляющему сигналу 165 на шинах 38, если включен сигнал 33 (номер байта) блока 11, из регистра 9 по шинам 28 по управляющему сигналу на шине 31. На фиг.7 представлен только нулевой байт восьмибайтного регистра 8. Остальные байты регистр 8 идентичны нулевому. The data register 8 (Fig. 7) is made on memory multiplexers 137-139 and the AND-OR-NOT element 140 is loaded along the trailing edge of the second channel clock signal 167 on buses 38 from block 14 (buses 43) by a control signal 165 on buses 38 if signal 33 (byte number) of block 11 is turned on, from register 9 via buses 28 according to the control signal on bus 31. In Fig. 7, only the zero byte of the eight-byte register 8 is shown. The remaining bytes of register 8 are identical to the zero.

Мультиплексор 20 (для нулевого байта) (фиг.7) содержит, например, четырехразрядные мультиплексоры 141-143 с тремя состояниями по выходу, элемент НЕ 144. Мультиплексоры 141-143 переключаются из третьего (высокоимпедансного) состояния сигналом в линии 129 на шинах 35 с выхода блока 12 через элемент НЕ 144. Одноименные выходы мультиплексоров 20 всех байтов (например, вторые разряды мультиплексоров нулевого-седьмого байтов) объединены между собой. Таким образом, посредством блока 12 выдается на шины 42 через мультиплексоры 20 один из байтов регистра 8. The multiplexer 20 (for zero byte) (Fig. 7) contains, for example, four-bit multiplexers 141-143 with three output states, an element NOT 144. Multiplexers 141-143 are switched from the third (high-impedance) state by a signal in line 129 on 35 s buses the output of block 12 through the element NOT 144. The same outputs of the multiplexers 20 of all bytes (for example, the second bits of the multiplexers of zero-seventh bytes) are interconnected. Thus, by means of block 12, one of the bytes of register 8 is issued to buses 42 through multiplexers 20.

Регистр 9 данных (фиг.8) построен на мультиплексорах 145-147 с запоминанием, элементе ИЛИ 148 и элементе И 149. Он загружается по переднему фронту второго синхросигнала канала на шинах 38 из регистра 8 (шины 36) по сигналу 37 записи в оперативную память и сигналу 108 маски на шинах 41, из оперативной памяти 6 (шины 30) по управляющему сигналу 29 приема данных из оперативной памяти. На фиг. 8 представлен только нулевой байт восьмибайтного регистра 9. Остальные байты регистра 9 идентичны нулевому. The data register 9 (Fig. 8) is built on memory multiplexers 145-147, the OR element 148 and the And element 149. It is loaded on the leading edge of the second channel clock on the buses 38 from register 8 (bus 36) by the write signal 37 to the main memory and a mask signal 108 on the buses 41, from the main memory 6 (bus 30) by a control signal 29 for receiving data from the main memory. In FIG. 8, only the zero byte of the eight-byte register 9 is represented. The remaining bytes of register 9 are identical to the zero.

Блок 17 выборки байтов (фиг. 9) содержит элемент НЕ 150, элементы И 151-155, ИЛИ 156-158, ИЛИ-НЕ 159, 160, И-НЕ 161, 162, шины 163-169. Block 17 bytes (Fig. 9) contains the element NOT 150, the elements AND 151-155, OR 156-158, OR-NOT 159, 160, AND 161, 162, bus 163-169.

Блок 19 контроля байтов (фиг.10) содержит триггер 170 задержки сигнала в линии 165 загрузки байта из блока 14 в регистр 8, триггер 171 ошибки данных в регистре 8, дешифратор 172 четности, элементы И 173-175, И-НЕ 176, ИЛИ 177, ИЛИ-НЕ 178, 179, линии 180-181 модификации младшего адреса в блоке 12 по шине 34, линию 182 шины 39 ошибки данных в регистре 8. The byte control unit 19 (Fig. 10) contains a signal delay trigger 170 in the byte loading line 165 from block 14 to register 8, a data error trigger 171 in register 8, a parity decoder 172, AND elements 173-175, AND NOT 176, OR 177, OR NOT 178, 179, lines 180-181 of the modification of the lowest address in block 12 on bus 34, line 182 of bus 39 of data error in register 8.

Блок 18 завершения выборки байтов (фиг.11) состоит из узла 183 формирования запроса данных, узла 184 формирования запроса состояния и узла 185 формирования признака полного слова. Узел 183 содержит триггеp 186 запроса данных, триггер 187 ненулевой маски слова и коммутатор сигналов запроса данных, включающий элементы И-НЕ 188, 189, И 190-198, ИЛИ 199, 200. Узел 184 представляет собой коммутатор сигналов состояния, выполненный из элементов И 201-203, ИЛИ 204. Узел 185 содержит триггер 205 полного слова, элементы И 206, ИЛИ 207. Блок имеет линии 208-210, которые входят в состав шины 32. The byte selection completion block 18 (FIG. 11) consists of a data request generation unit 183, a status request generation unit 184, and a full word attribute generating unit 185. Node 183 contains a data request trigger 186, a nonzero word mask trigger 187, and a data request signal switch, including AND-NOT elements 188, 189, AND 190-198, OR 199, 200. Node 184 is a state signal switch made of AND elements 201-203, OR 204. Node 185 contains a full word trigger 205, elements AND 206, OR 207. The block has lines 208-210, which are part of the bus 32.

Блок 16 управления интерфейсом (фиг.12) содержит триггеры 211-218, элемент 219 сравнения двух чисел, элементы И 220-224, ИЛИ 225-227, И-ИЛИ 228, линии 229-232 шины 48. Сигнал в линии 233 на шинах 49 устанавливает триггер 211 или 214 для операций считывания или записи, сигнал в линии 234 на шинах 39 устанавливает триггер 218. The interface control unit 16 (Fig. 12) contains triggers 211-218, an element for comparing two numbers 219, AND elements 220-224, OR 225-227, AND 228, lines 229-232 of bus 48. The signal on line 233 on buses 49 sets a trigger 211 or 214 for read or write operations, a signal on line 234 on buses 39 sets a trigger 218.

На фиг.13 и 14 приняты следующие обозначения: С1, С2 тактовые синхросигналы соответственно первый, второй серии канала. Справа на фиг.13, 14 указаны позиции линий, шин и триггеров, взаимодействующих с сигналами, приведенными в левой стороне фиг.13, 14. 13 and 14, the following designations are adopted: C1, C2 clock sync signals, respectively, the first, second series of the channel. On the right in FIG. 13, 14, the positions of the lines, buses, and triggers interacting with the signals shown on the left side of FIGS. 13, 14 are indicated.

Селекторный канал 1 работает следующим образом. Selector channel 1 operates as follows.

Машинный такт процессора, в который входит предлагаемый канал, состоит из первого-четвертого тактовых синхросигналов (СИ1, СИ2, СИ3, СИ4) длительностью каждый, например, 40 нс. Длительность такта равна 320 нс. The machine cycle of the processor, which includes the proposed channel, consists of the first or fourth clock signals (SI1, SI2, SI3, SI4), each lasting, for example, 40 ns. The cycle time is 320 ns.

Для увеличения быстродействия работы канала 1 на этапе передачи данных такт канала 1 выбран длительностью 160 нс, т.е. в 2 раза меньше длительности машинного такта процессора. С этой целью в блоке 17 по шинам 24 через элемент ИЛИ 156 из первого, третьего синхросигнала (СИ1, СИ3) формируется первый синхросигнал в линию 166 (С1), а через элемент ИЛИ 157 из второго, четвертого синхросигнала (СИ2, СИ4) второй синхросигнал в линию 167 (С2), которые по шинам 38 поступают в блоки канала 1. To increase the speed of operation of channel 1 at the stage of data transmission, the cycle of channel 1 was selected with a duration of 160 ns, i.e. 2 times less than the duration of the machine cycle of the processor. To this end, in block 17, via buses 24 through the OR element 156, the first clock signal (SI1, SI3) is formed from the first, third clock signal to line 166 (C1), and through the OR element 157 from the second, fourth clock signal (SI2, SI4), the second clock signal in line 167 (C2), which through buses 38 enter the blocks of channel 1.

Операция записи. После загрузки управляющей информации в канал 1 и успешной начальной выборки устройства ввода-вывода микропрограммой канала по сигналу в линии 104 на шинах 24 устанавливается триггер 98 операции данных и одновременно в блоке 18 через элемент И-НЕ 189 устанавливается триггер 186 запроса данных. Запрос данных по шине 32 поступает в процессор 2, где вызывается микропрограмма передачи данных канала для операций записи, которая выполняет следующие действия: чтение адреса данных из локальной памяти 5 в блок 7 и на вход арифметико-логического устройства 4, модификацию адреса данных на "+8" через устройство 4 и запись его в локальную память 5 (в этом же такте запускается блок 7 для чтения данных из оперативной памяти 6 в регистр 9 по сигналу 26 считывания и из оперативной памяти). Write operation. After the control information is loaded into channel 1 and the channel’s firmware is successfully sampled by the channel firmware on a signal on line 104, data operation trigger 98 is installed on buses 24 and simultaneously, a data request trigger 186 is installed via block NAND 189 through the AND-NOT element 189. A data request via bus 32 is sent to processor 2, where the channel data transfer firmware is called for write operations, which performs the following actions: reading the data address from local memory 5 to block 7 and to the input of the arithmetic-logic device 4, modifying the data address to "+ 8 "through device 4 and writing it to local memory 5 (in the same cycle, block 7 is started to read data from random access memory 6 to register 9 using read signal 26 and from random access memory).

Когда данные из оперативной памяти 6 прочитаны, блок 7 выдает в канал сигнал 29 приема данных, по которому из оперативной памяти в регистр 9 принимается полное слово с шин 30 и сигнал 27 конца считывания данных из оперативной памяти, по которому устанавливается триггер 21. When the data from the RAM 6 is read, the unit 7 issues a data signal 29 to the channel, through which the full word from the buses 30 and the signal 27 of the end of the data reading from the RAM, which sets the trigger 21, are received from the RAM into the register 9.

Установленный триггер 186 запроса данных позволяет повторно вызвать микропрограмму передачи данных канала, во время выполнения которой по сигналу 26 считывания из оперативной памяти 6 и установленному триггеру 21 через элемент И 23 вырабатывается сигнал 31, по которому принимаются данные по шинам 28 из регистра 9 в регистр 8 и сбрасываются триггеры 21, 186 и тем самым включается в работу блок 17 сигналом 208 шины 32, который работает на фоне считывания данных из оперативной памяти. The installed trigger request data allows you to re-call the firmware of the data transmission channel, during which the signal 26 read from the RAM 6 and installed the trigger 21 through the element And 23 produces a signal 31, which receives data on the buses 28 from register 9 to register 8 and the triggers 21, 186 are reset and thereby the unit 17 is turned on by the signal 208 of the bus 32, which works against the background of reading data from the main memory.

В блоке 17, если блок 14 буферной памяти не полный (сигнал 93), через элемент И 151 выдается сигнал в линию 163 на шину 38 загрузки байта данных в блок 14 из регистра 8. Соответствующий байт регистра 8 через мультиплексор 20 передается в блок 14. В конце такта передачи счетчик байтов (блок 10) модифицируется на "-1" по сигналу 164 на шине 38, счетчики в блоках 11, 12 и 14 модифицируются на "+1" по сигналам 168, 180 и 163 соответственно. В следующем такте канала по синхросигналу 167 шин 38, если блок буферной памяти не полный, предыдущие действия повторяются, и следующий байт данных передается из регистра 8 в блок 14. Когда состояние счетчика блока 11 достигнет границы слова (младшие разряды адреса 111), в момент передачи последнего байта из регистра 8 седьмого (байт) через элемент И 193 блока 18 устанавливается триггер 186 и вызывается микропрограмма передачи данных, в которой данные из регистра 9 загружаются в регистр 8, сбрасываются триггеры 186 и 21 по сигналу 31, после чего опять включается блок 17, новые данные из памяти 6 читаются в регистр 9 и действия, описанные выше, повторяются. In block 17, if the buffer memory block 14 is not complete (signal 93), a signal is sent via the And 151 element to the line 163 to the bus 38 for loading the data byte into the block 14 from the register 8. The corresponding byte of the register 8 is transmitted to the block 14 through the multiplexer 20. At the end of the transmission clock, the byte counter (block 10) is modified to "-1" by signal 164 on bus 38, the counters in blocks 11, 12 and 14 are modified to "+1" by signals 168, 180 and 163, respectively. In the next clock cycle of the channel on the 167 bus signal 38, if the buffer memory block is not complete, the previous steps are repeated and the next data byte is transferred from register 8 to block 14. When the counter status of block 11 reaches the word boundary (low order bits of address 111), at the time transferring the last byte from the seventh register 8 (bytes) through the AND 193 element of block 18, the trigger 186 is installed and the data transfer firmware is called, in which the data from the register 9 are loaded into the register 8, the triggers 186 and 21 are reset by the signal 31, and then turning on again tsya block 17, the new data from the memory 6 is read to the register 9 and acts described above are repeated.

Начало временной диаграммы на фиг.13 соответствует моменту, когда в блоке 14 находится четыре байта данных предыдущего слова данных и очередное слово данных передается из регистра 9 в регистр 8. Во втором такте канала производится загрузка слова (байт "0") в блок 14 из регистра 8. Если в момент передачи последнего байта регистра 8 (байт "7") содержимое счетчика блока 10 равно "1", то по шине 45 сигналом 67 блокируется установка триггера 186 через элемент И 193 в блоке 18. Если содержимое счетчика блока 10 после очередной выборки байта из регистра 8 достигает нуля, сигналом 68 шины 45 через элемент ИЛИ-НЕ 159 блок 17 выключается из работы. Таким образом, байты данных, считанные из оперативной памяти 6, накапливаются в блоке 14, откуда выдаются на устройство ввода-вывода. Когда устройство ввода-вывода требует очередной байт данных, оно устанавливает в линию 233 шины 49 сигнал информации от абонента, поступающий в блок 16. Если блок 14 не пустой (сигнал 95 шины 47), то через элемент И 223 по заднему фронту синхросигналов из линии 166 (С1) или 167 (С2) через элемент ИЛИ 226 устанавливается триггер 214 информации от канала и через элемент ИЛИ 227 по шине 50 выдается сигнал информации от канала. При этом байт данных, запомненный в выходном регистре 78 из буферной памяти 73 по управляющему сигналу в линии 231 шины 48, хранится на время действия триггера 214 информации от канала, по единичному состоянию которого и синхроимпульсу в линии 166 шины 38 устанавливается триггер 215, по которому через линию 232 шины 48 вычитается "1" из счетчиков блока 14 по заднему фронту синхросигнала 167 (С2) шины 38, т.е. очередной байт данных считывается из буферной памяти 73. По установленному триггеру 215 по заднему фронту второго синхросигнала в линии 167 (С2) на шине 38 устанавливается триггер 216, который сбрасывает триггер 215. Устройство ввода-вывода принимает байт с шин 51 и снимает сигнал в линии 233, указывая каналу, что байт данных принят. В канале 1 через элемент ИЛИ 224 по синхросигналу 166 или 167 сбрасывается триггер 214, по которому сбрасывается триггер 216. Если устройство запрашивает очередной байт данных, предыдущие действия повторяются. The beginning of the time diagram in Fig. 13 corresponds to the moment when four bytes of data of the previous data word are located in block 14 and the next data word is transferred from register 9 to register 8. In the second cycle of the channel, the word (byte "0") is loaded into block 14 of register 8. If at the moment of transferring the last byte of register 8 (byte "7") the contents of the counter of block 10 is "1", then via bus 45 the signal 67 blocks the installation of trigger 186 through element 193 in block 18. If the contents of the counter of block 10 after next byte fetch from register 8 reaches zero I, signal 68 of the bus 45 through the element OR NOT 159 block 17 is turned off. Thus, bytes of data read from the RAM 6 are accumulated in block 14, from where they are issued to the input-output device. When the I / O device requires another byte of data, it sets the information signal from the subscriber to the line 233 of the bus 49, which goes to block 16. If the block 14 is not empty (signal 95 of the bus 47), then through the And 223 element on the trailing edge of the clock signals from the line 166 (C1) or 167 (C2), an information trigger from the channel is set via the OR element 226 and an information signal from the channel is output via the OR element 227 via bus 50. In this case, the data byte stored in the output register 78 from the buffer memory 73 by the control signal in the line 231 of the bus 48 is stored for the duration of the information trigger 214 from the channel, according to the single state of which and the clock pulse in the line 166 of the bus 38 the trigger 215 is established, according to which through line 232 of bus 48, "1" is subtracted from the counters of block 14 along the trailing edge of clock signal 167 (C2) of bus 38, i.e. the next byte of data is read from the buffer memory 73. According to the installed trigger 215, a trigger 216 is installed on the bus 38 along the falling edge of the second clock signal in line 167 (C2), which resets the trigger 215. The input-output device receives bytes from the buses 51 and removes the signal in the line 233, indicating to the channel that a data byte has been received. In channel 1, through the OR element 224, the trigger 214 is reset by the clock signal 166 or 167, by which the trigger 216 is reset. If the device requests the next byte of data, the previous steps are repeated.

Операция передачи данных по интерфейсу ввода-вывода обычно заканчивается, когда содержимое счетчика блока 10 достигает нуля и все байты данных из блока 14 переданы в устройство ввода-вывода. В этом случае по шинам 45 (68), 47 (94) через элемент И-ИЛИ 228 по заднему фронту второго синхросигнала в линии 167 (С2) на шинах 38 устанавливается триггер 217 конца операции, который блокирует установку триггера 214 информации от канала через элемент И 223. В ответ на сигнал информации от абонента выдается сигнал управления от канала 1 (на фиг.12 не показан), что является признаком останова для устройства ввода-вывода. Устройство ввода-вывода на этом заканчивает обмен данными и принимает по линии 234 шин 49 сигнал управления от абонента, по которому в канале 1 устанавливается триггер 218, сигнал с выхода которого по шине 46 поступает в блок 18, где через элемент И 203 в линию 209 выдается запрос обслуживания состояния, который вызывает в процессоре 2 выполнение микропрограммы обслуживания состояния устройства ввода-вывода. The data transfer operation on the input-output interface usually ends when the contents of the counter of block 10 reaches zero and all bytes of data from block 14 are transferred to the input-output device. In this case, on the buses 45 (68), 47 (94) through the AND-OR element 228 on the trailing edge of the second clock signal in the line 167 (C2) on the buses 38, a trigger 217 of the end of the operation is installed, which blocks the installation of the information trigger 214 from the channel through the element And 223. In response to the information signal from the subscriber, a control signal is issued from channel 1 (not shown in FIG. 12), which is a stop sign for the input-output device. The input-output device ends the data exchange and receives, via line 234 of buses 49, a control signal from a subscriber, through which a trigger 218 is installed in channel 1, the signal from which is output via bus 46 to block 18, where through element And 203 to line 209 a status service request is issued, which causes the processor 2 to execute the status service I / O device firmware.

Операция считывания. Операция считывания с устройства ввода-вывода начинается после загрузки управляющей информации в канал 1 и успешной начальной выборки устройства ввода-вывода, когда микропрограммой канала по сигналу в линии 104 на шинах 24 устанавливается триггер 98 операции данных в регистре 13 команд. Устройство ввода-вывода помещает на шины 52 байт данных и устанавливает в линии 233 сигнал информации от абонента, что приводит к установке в блоке 16 триггера 211 информации от абонента по заднему фpонту синхросигналов в линии 166 (С1) или в линии 167 (С2) на шинах 38 (фиг.12, 14). Если блока 14 не полный (сигнал 93 шины 47), то через элемент И 221 устанавливается по заднему фронту синхросигнала С1 или С2 с элемента ИЛИ 226 триггер 212, по которому устанавливается триггер 213 информации от канала и через элемент ИЛИ 227 выдается сигнал информации от канала. При этом байт длинных, принятый во входной регистр 77 с шин 52 по управляющему сигналу в линии 229 шин 48, хранится на время действия триггер 213 информации от канала. По сигналу с выхода триггера 212 в линии 230 шин 48 байт данных принимается в блок 14 буферной памяти из регистра 77 и добавляется "1" в счетчики блока 14 через элементы И-НЕ 83, 86 в момент действия синхросигнала в линии 167 (С2). По установленному триггеру 213 сбрасывается триггер 211, а через элемент И 222 сбрасывается триггер 212 по заднему фронту второго синхросигнала в линии 167 (С2). После выдачи сигнала информации от канала по шинам 50 устройство ввода-вывода снимает сигнал с лини 233, что приводит к сбросу триггера 213. Все последующие байты с шин 52 принимаются аналогично. Read operation. The operation of reading from the input-output device begins after loading the control information into channel 1 and a successful initial selection of the input-output device, when the channel firmware sets the data operation trigger 98 in the register 13 of the commands by the signal on the line 104 on the buses 24. The input / output device places 52 bytes of data on the bus and sets the information signal from the subscriber in line 233, which leads to the installation of information from the subscriber in the block 16 of the trigger 211 on the back front of the clock signals in line 166 (C1) or in line 167 (C2) on tires 38 (Fig.12, 14). If block 14 is not complete (signal 93 of bus 47), then flip-flop 212 is installed on the trailing edge of clock signal C1 or C2 from element OR 226 from element OR 226, and information flip-flop 213 from channel is installed via element OR 227 . At the same time, the long byte, received in the input register 77 from the buses 52 by the control signal in the line 229 of the buses 48, is stored for the duration of the information trigger 213 from the channel. According to the signal from the output of the trigger 212 in the bus line 230, 48 bytes of data are received in the block 14 of the buffer memory from the register 77 and “1” is added to the counters of the block 14 through the NAND 83, 86 elements at the time of the synchronization signal in the line 167 (C2). According to the installed trigger 213, the trigger 211 is reset, and through the element And 222 the trigger 212 is reset on the trailing edge of the second clock signal in line 167 (C2). After issuing the information signal from the channel via the buses 50, the input / output device removes the signal from the line 233, which leads to the reset of the trigger 213. All subsequent bytes from the buses 52 are received similarly.

Как только первый байт данных принят в блок 14 буферной памяти, включается в работу блок 17. Сигналом в линии 95 через элемент И 152 выдается сигнал в линию 165 для загрузки регистра 8 из блока 14 буферной памяти. Байт данных принимается в соответствующий байт регистра 8 (согласно состоянию блока 11), устанавливается в регистре 15 триггер маски соответствующего байта регистра 8. В конце такта загрузки по шине 38 производится вычитание "1" из блока 10, модификация на "1" счетчика блока 11 (на +1 для операций считывания по сигналу 168 шины 38, на -1 для операций обратного считывания по сигналу 169 шины 38), производится вычитание "1" из счетчика 74 через элемент И-НЕ 84 и добавление "1" в счетчик 75 через элемент И-НЕ 85 по сигналу в линии 165, эти действия синхронизируются вторым синхросигналом в линии 167 (С2). При загрузке хотя бы одного байта в регистр 8 всегда устанавливается триггер 187 через элемент И 198 в блоке 18. При последующих загрузках байтов данных с шин 52 описанные действия повторяются. As soon as the first byte of data is received in block 14 of the buffer memory, block 17 is turned on. The signal in line 95 through element AND 152 gives a signal to line 165 to load register 8 from block 14 of buffer memory. The data byte is received in the corresponding byte of register 8 (according to the state of block 11), the mask trigger of the corresponding byte of register 8 is set in register 15. At the end of the load cycle on bus 38, “1” is subtracted from block 10, and the counter of block 11 is modified to “1” (by +1 for read operations by signal 168 of bus 38, by -1 for reverse read operations by signal 169 of bus 38), subtracting "1" from counter 74 via AND-NOT element 84 and adding "1" to counter 75 through element NAND 85 on the signal in line 165, these actions are synchronized by the second clock signal on line 167 (C2). When loading at least one byte into register 8, trigger 187 is always set via AND element 198 in block 18. Upon subsequent downloads of data bytes from buses 52, the above steps are repeated.

Блок 18 выключает блок 17 и формирует запрос данных для выполнения микропрограммы передачи данных в следующих случаях: когда в процессе выборки байтов достигается граница слова в регистре 8, в этом случае для команды считывания устанавливается триггер 186 через элемент И 191, а для команды обратного считывания через элемент И 190; когда выбирается последний байт из блока 14, то по шине 45 через элемент И 192 устанавливается триггер 186. Когда с устройства ввода считывается блок данных длиной меньшей, чем указано в счетчиках 53 -- 56 блока 10, в этом случае устройство ввода-вывода вместо сигнала на линии 233 присылает сигнал на линии 234, который устанавливает триггер 218, сигнал с выхода которого по шине 46 поступает в блок 18, и если условия, описанные в первом случае, не соблюдаются, то после выборки всех байтов данных из блока 14 в регистр 8 сигналом в линии 94 (пустой буфер) через элемент И 194 устанавливается триггер 186 запроса данных. Сигнал запроса состояния в линии 209 блокируется по сигналу на шинах 46 на элементах И 201, 202 низким уровнем сигнала с нулевого выхода триггера 187. Block 18 turns off block 17 and generates a data request for data transfer firmware in the following cases: when the word boundary in register 8 is reached during the byte selection process, in this case, a trigger 186 is set via the AND element 191, and for a reverse read command through element AND 190; when the last byte from block 14 is selected, trigger 186 is installed via bus AND 192 through element 192. When a block of data is read from an input device with a length shorter than that indicated in counters 53 - 56 of block 10, in this case an input-output device instead of a signal on line 233 sends a signal on line 234, which sets a trigger 218, the output signal of which via bus 46 goes to block 18, and if the conditions described in the first case are not met, then after all data bytes are selected from block 14 into register 8 signal in line 94 (empty buffer) through AND 194 trigger 186 is set data request. The status request signal in line 209 is blocked by a signal on buses 46 on elements AND 201, 202 by a low signal level from the zero output of trigger 187.

Запрос данных (сигнал 208) по шине 32 поступает в процессор 2, где вызывается микропрограмма передачи данных канала для операций считывания полного слова, которая выполняет следующие действия: чтение адреса данных из локальной памяти 5 в блок 7 и на вход арифметико-логического устройства 4, модификацию адреса данных соответственно на +8 или -8 через устройство 4 и запись его в локальную память. В этом же такте в канале 1 передаются данные из регистра 8 в регистр 9 по маске слова в регистре 15, а также запускается блок 7 для записи данных из регистра 9 по шинам 28 в оперативную память 6 по сигналу 37 записи в оперативную память. A data request (signal 208) via bus 32 is sent to processor 2, where the channel data transfer firmware is called for full-word read operations, which performs the following actions: reading the data address from local memory 5 to block 7 and to the input of the arithmetic-logic device 4, modification of the data address, respectively, to +8 or -8 through device 4 and writing it to local memory. In the same cycle in channel 1, data is transferred from register 8 to register 9 by the word mask in register 15, and block 7 is also started to write data from register 9 via buses 28 to RAM 6 by a signal 37 to write to RAM.

Также в канале по сигналу 37 записи в оперативную память сбрасываются регистр 15 масок, триггер 205 и через элемент И 196 триггеры 186, 187 вторым синхросигналом по линии 167 (С2), тем самым включая в работу блок 17. Also in the channel, according to the write signal 37 to the operative memory, the mask register 15, the trigger 205 are reset, and through the element And 196 the triggers 186, 187 are triggered by the second clock signal on the line 167 (C2), thereby turning on block 17.

Прямое и обратное считывание неполного слова отличается тем, что оно выполняется как микропрограмма передачи данных для операций записи, за исключением того, что адрес данных не модифицируется, а сигналом 27 конца считывания данных из оперативной памяти через элемент И 206 устанавливается триггер 205 полного слова, триггеры 186 и 187 не сбрасываются. Это дает возможность в последующем войти в микропрограмму передачи данных полного слова и выполнить ее как описано выше. Direct and reverse reading of an incomplete word is different in that it is executed as a data transfer firmware for write operations, except that the data address is not modified, and the signal 27 of the end of reading data from the RAM through the And 206 element sets the full word trigger 205, triggers 186 and 187 are not reset. This makes it possible to subsequently enter the firmware for transmitting the full word data and execute it as described above.

Операция передачи данных по интерфейсу ввода-вывода обычно заканчивается. Когда содержимое счетчика 74 в блоке 14 становится равным содержимому счетчиков 53-56 в блоке 10. В этом случае через элемент 219 сравнения устанавливается триггер 217 конца операции, который через элемент И 221 блокирует установку триггера 212. Дальнейшее действие на интерфейсе аналогичны действиям в операциях записи. The data transfer operation on the I / O interface usually ends. When the contents of the counter 74 in block 14 becomes equal to the contents of the counters 53-56 in block 10. In this case, the trigger 217 of the end of the operation is installed through the comparison element 219, which blocks the installation of the trigger 212 through the And 221 element. Further actions on the interface are similar to the actions in the write operations .

Сигнал запроса состояния в линии 209 вырабатывается по сигналу управления от абонента на шине 46 в блоке 18 через элемент И 202, если имеется сигнал равенства нуля счетчика байтов блока 10 в линии 68 и выключен триггер 187 ненулевой маски; через элемент И 201, если имеется сигнал пустого блока буферной памяти данных в линии 94 и выключен триггер 187 ненулевой маски. The status request signal in line 209 is generated by the control signal from the subscriber on bus 46 in block 18 through AND element 202, if there is a zero signal byte counter of block 10 in line 68 and the trigger 187 of the non-zero mask is turned off; through the element And 201, if there is a signal of an empty block of the buffer data memory in line 94 and off trigger 187 non-zero mask.

При считывании байтов данных устройства ввода-вывода с блокировкой записи в оперативную память 6 установлен триггер 99 в регистре 13. Это вызывает блокировку установки триггера 186 через элемент И-НЕ 188. Микропрограмма передачи данных не выполняется, а все описанные в канале действия выполняются. When reading bytes of data from an I / O device with a write lock in RAM 6, trigger 99 is set in register 13. This causes the trigger 186 to be blocked through the NAND 188 element. The data transfer firmware is not executed, but all the actions described in the channel are executed.

Начало временной диаграммы на фиг.14 соответствует моменту, когда в микропрограмме передачи данных разгружается регистр 8 в регистр 9, в блоке 14 накоплены четыре байта (байты "0"-"3"). The beginning of the time diagram in Fig. 14 corresponds to the moment when register 8 is unloaded in register 9 in register 9, four bytes are accumulated in block 14 (bytes "0" - "3").

Контроль выбираемых байтов осуществляется в блоке 19. При выполнении операции записи выбранный байт из регистра 8 поступает через мультиплексор 20 в блок 19 на дешифратор 172 четности и, если байт имеет неправильную четность, то через элементы ИЛИ 177, И 175 сигналом в линии 163 загрузки регистра 8 в блок 14 буферной памяти устанавливается триггер 171 ошибки по заднему фронту второго синхросигнала в линии 167 (С2). The control of the selected bytes is carried out in block 19. During the write operation, the selected byte from the register 8 is transmitted through the multiplexer 20 to the block 19 to the parity decoder 172 and, if the byte has the wrong parity, then through the OR elements 177, AND 175 by the signal in the register loading line 163 8, an error trigger 171 is set in the buffer memory unit 14 along the trailing edge of the second clock signal on line 167 (C2).

При выполнении операции считывания по сигналу 165 из блока 14 байт загружается за один начальный такт в соответствующий байт регистр 8 по второму синхросигналу в линии 167 (С2) под управлением первого блока 11 младшего адреса, счетчик которого модифицируется в конце такта загрузки байта. Затем, чтобы проконтролировать загруженный байт в регистр 8, в следующем такте байт выбирается через мультиплексор 20 под управлением сигналов блока 12, задержанных на один такт относительно сигналов блока 11, с помощью сигнала 165, задержанного на один такт в триггере 170. Если байт имеет неправильную четность на дешифраторе 172, то устанавливается триггер 171 ошибки по заднему фронту второго синхросигнала (С2) и установленному триггеру 170 через элемент И 175. When performing a read operation on signal 165 from block 14, bytes are loaded in one start clock into register 8 of the second byte in the corresponding byte on line 167 (C2) under the control of the first block 11 of the lowest address, the counter of which is modified at the end of the byte load cycle. Then, in order to control the loaded byte in register 8, in the next clock cycle, the byte is selected through the multiplexer 20 under the control of the signals of block 12, delayed by one clock cycle relative to the signals of block 11, using signal 165, delayed by one clock cycle in trigger 170. If the byte is incorrect parity on the decoder 172, then set the trigger 171 errors on the trailing edge of the second clock signal (C2) and the installed trigger 170 through the element And 175.

Таким образом, с помощью одного дешифратора 172 четности осуществляется контроль всех выбираемых байтов данных в канале. Thus, using a single parity decoder 172, all selectable data bytes in the channel are monitored.

Установка триггера 171 блокирует сигналом в линии 182 шин 39 передачу байтов данных и вызывает установку триггера 217 конца операции в блоке 16 управления интерфейсом. The installation of the trigger 171 blocks the transmission of data bytes with a signal on the line 182 of the bus 39 and causes the installation of a trigger 217 of the end of the operation in the interface control unit 16.

Структура канала легко настраивается на любую ширину слова оперативной памяти путем изменения разрядности первого и второго счетчиков младшего адреса, регистра масок и изменения ширины слова в регистрах данных канала и при необходимости объема блока буферной памяти данных в байтах. The channel structure can be easily adjusted to any word width of RAM by changing the bit depth of the first and second counters of the lowest address, the mask register and changing the word width in the channel data registers and, if necessary, the size of the block of the buffer data memory in bytes.

На фиг.15 и 16 показаны соответственно диаграммы работы прототипа и предлагаемого селекторного канала, из которых видно, что введение второго регистра данных обеспечивает работу блока буферной памяти с первым регистром данных канала на фоне работы канала с оперативной памятью. Таким образом, предлагаемый селекторный канал имеет повышенное быстродействие при незначительных дополнительных аппаратурных затратах. On Fig and 16 are shown, respectively, diagrams of the prototype and the proposed selector channel, from which it can be seen that the introduction of the second data register ensures the operation of the buffer memory unit with the first data register of the channel against the background of the channel with random access memory. Thus, the proposed selector channel has increased performance with negligible additional hardware costs.

Claims (1)

СЕЛЕКТОРНЫЙ КАНАЛ, содержащий блок буферной памяти, блок управления интерфейсом, блок подсчета байтов, регистр команд, блок выборки байтов, блок завершения выборки байтов, блок контроля байтов, регистр масок, первый регистр данных и мультиплексор, причем информационный вход мультиплексора подключен к выходу данных первого регистра данных, выход мультиплексора соединен с первыми входами данных блока контроля байтов и блока буферной памяти, первый выход которого соединен с первым входом данных первого регистра данных, первые управляющие входы загрузки и синхронизации которого и регистра масок, первые управляющие входы загрузки-разгрузки и синхронизации блока буферной памяти, блока завершения выборки байтов, блока контроля байтов, первые входы модификации блока подсчета байтов и первый вход синхронизации блока управления интерфесом подключены к выходу блока выборки байтов, второй выход ошибки блока контроля байтов соединен с первым входом блока выборки байтов и вторым входом блока управления интерфейсом, первый выход загрузки-разгрузки которого подключен к второму управляющему входу блока буферной памяти, выход состояния которого соединен с третьим входом блока управления интерфейсом и вторыми входами блока выборки байтов и блока завершения выборки байтов, третий вход которого соединен с первым выходом состояния регистра масок, второй вход которого соединен с вторым входом первого регистра данных и четвертым входом блока завершения выборки байтов, выход состояния блока подсчета байтов соединен с четвертым входом блока управления интерфейсом, третьим входом блока выборки байтов и пятым входом блока завершения выборки байтов, шестой вход управления абонента которого подключен к второму выходу блока управления интерфейсом, выход кода операции регистра команд соединен с пятым входом блока управления интерфейсом, четвертым входом блока выборки байтов, вторым входом блока контроля байтов, седьмым входом блока завершения выборки байтов и вместе с выходом блока завершения выборки байтов является управляющим выходом канала для связи с блоком микропрограммного управления процессора, второй информационный вход блока подсчета байтов соединен с первым информационным входом регистра команд и является информационным входом канала для связи с локальной памятью процессора, пятый синхровход блока выборки байтов соединен с первым входом загрузки регистра команд, третьим входом блока подсчета байтов, восьмым входом установки блока завершения выборки байтов и является управляющим входом канала для связи с блоком микропрограммного управления процессора, вторые вход и выход данных блока буферной памяти, шестой управляющий вход и третий управляющий выход блока управления интерфейсом являются информационно-управляющими входами и выходами канала для связи с устройствами ввода-вывода, вход кода операции записи в оперативную память которого является третьим входом регистра масок и соединен с десятым входом блока завершения выборки байтов, отличающийся тем, что в него введены второй регистр данных, первый и второй блоки младшего адреса, два элемента И и триггер, синхровход которого и синхровход второго регистра данных подключены к выходу блока выборки байтов, вход сброса запроса блока завершения выборки байтов соединен с K-входом триггера, с входом загрузки первого регистра данных и с выходом первого элемента И, первый вход которого соединен с выходом триггера, J-вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу регистра команд, второй вход второго элемента И соединен с девятым входом блока завершения выборки байтов, с входом сигнала приема данных из оперативной памяти второго регистра данных и является управляющим входом канала для связи с оперативной памятью, вход масок второго регистра данных подключен к второму выходу регистра масок, вход разрешения записи второго регистра данных соединен с третьим входом регистра масок, с вторым входом первого элемента И и является управляющим входом канала для связи с полем управления оперативной памятью блока микропрограммного управления процессора, первый вход данных второго регистра данных подключен к выходу данных первого регистра данных, выход второго регистра данных соединен с вторым входом данных первого регистра данных, выход и второй вход данных второго регистра данных являются информационным выходом и входом канала соответственно для связи с оперативной памятью, управляющий вход мультиплексора подключен к выходу второго блока младшего адреса, первые входы модификации первого и второго блоков младшего адреса соединены с первым входом модификации блока подсчета байтов и выходом блока контроля байтов соответственно, выход состояния первого блока младшего адреса подключен к второму входу регистра масок, вторые информационные входы первого и второго блоков младшего адреса соединены с вторым информационным входом блока подсчета байтов, третьи входы загрузки первого и второго блоков младшего адреса соединены с пятым синхровходом блока выборки байтов. A SELECTOR CHANNEL comprising a buffer memory unit, an interface control unit, a byte counting unit, an instruction register, a byte fetching unit, a byte fetching unit, a byte monitoring unit, a mask register, a first data register and a multiplexer, wherein the information input of the multiplexer is connected to the data output of the first data register, the multiplexer output is connected to the first data inputs of the byte control unit and the buffer memory unit, the first output of which is connected to the first data input of the first data register, the first control the loading and synchronization inputs of which and the register of masks, the first control inputs of loading and unloading and synchronization of the buffer memory block, the byte selection completion block, the byte control block, the first byte modification count inputs and the first interface synchronization input block are connected to the output of the byte sample block, the second error output of the byte control unit is connected to the first input of the byte selector and the second input of the interface control unit, the first load-unload output of which is connected to the second the splitting input of the buffer memory unit, the status output of which is connected to the third input of the interface control unit and the second inputs of the byte selection unit and the byte selection completion unit, the third input of which is connected to the first output of the mask register state, the second input of which is connected to the second input of the first data register and the fourth input of the byte selection completion block, the status output of the byte counting unit is connected to the fourth input of the interface control unit, the third input of the byte selection block and the fifth input of the byte To complete the byte selection, the sixth input of the subscriber’s control is connected to the second output of the interface control unit, the output of the operation register of the command register is connected to the fifth input of the interface control unit, the fourth input of the byte selection unit, the second input of the byte control unit, the seventh input of the byte selection completion unit and together with the output of the byte selection completion block, it is the control output of the channel for communication with the processor microprogram control block, the second information input of the byte counting block connected to the first information input of the instruction register and is the information input of the channel for communication with the processor's local memory, the fifth byte of the byte selection block is connected to the first input of the instruction register download, the third input of the byte counter, the eighth input of the byte selection block and is the control input of the channel for communication with the processor microprogram control unit, a second input and output of data of the buffer memory unit, a sixth control input and a third control output of the control unit, and the interface are the information and control inputs and outputs of the channel for communication with input-output devices, the input of the write operation code to the RAM of which is the third input of the mask register and connected to the tenth input of the byte selection completion block, characterized in that a second data register is entered into it , the first and second blocks of the lowest address, the two And elements, and the trigger, the sync input of which and the sync input of the second data register are connected to the output of the byte selection block, the request reset input of the byte selection completion block s is connected to the K-input of the trigger, with the boot input of the first data register and with the output of the first element And, the first input of which is connected to the output of the trigger, the J-input of which is connected to the output of the second element And, the first input of which is connected to the output of the command register, the second the input of the second element And is connected to the ninth input of the byte selection completion block, with the input of the data reception signal from the RAM of the second data register and is the control input of the channel for communication with the RAM, the input of the masks of the second data register is sub is accessed to the second output of the mask register, the write permission input of the second data register is connected to the third input of the mask register, to the second input of the first element And is the control input of the channel for communication with the memory control field of the processor microprogram control unit, the first data input of the second data register is connected to the output of the data of the first data register, the output of the second data register is connected to the second data input of the first data register, the output and the second data input of the second data register are by the formation output and the channel input, respectively, for communication with the RAM, the control input of the multiplexer is connected to the output of the second block of the lowest address, the first inputs of the modification of the first and second blocks of the lower address are connected to the first input of the modification of the byte counting unit and the output of the byte control block, respectively, the state output of the first the lower address block is connected to the second input of the mask register, the second information inputs of the first and second blocks of the lower address are connected to the second information input m of a byte counting unit, the third boot inputs of the first and second blocks of the lowest address are connected to the fifth clock input of the byte selection block.

Images