RU2037953C1

RU2037953C1 - Delay line

Info

Publication number: RU2037953C1
Authority: RU
Inventors: Ю.Е. Яхнич
Original assignee: Российско-германское товарищество с ограниченной ответственностью "Релат"
Priority date: 1992-08-03
Filing date: 1992-08-03
Publication date: 1995-06-19

Abstract

FIELD: pulse devices. SUBSTANCE: delay line has several circuits which are connected in series. In addition each circuit is connected to loading. EFFECT: increased functional capabilities. 5 dwg

Description

Изобретение относится к импульсной технике и может быть использовано для задержки импульсных сигналов в вычислительной технике. Особо эффективно предлагаемая линия задержки может использоваться при величинах задержки шага линии, соизмеримых с минимальными собственными задержками элементов базиса, например, для ТТЛШ при величине шага порядка единиц наносекунд. The invention relates to a pulse technique and can be used to delay pulse signals in computer technology. A particularly effective proposed delay line can be used for line step delay values commensurate with the minimum intrinsic delays of the basis elements, for example, for TTLS with a step size of the order of a few nanoseconds.

Известна линия задержки (ЛЗ), включающая ряд последовательно соединенных ячеек. Каждая ячейка имеет индивидуальный выход к внешней нагрузке [1]
Такая схема позволяет построить ЛЗ с постоянным шагом. Под шагом задержки подразумевается величина задержки сигнала на участках линии: между входом линии и первым выходом, первым и вторым выходами, вторым и третьим выходами и т.д.Known delay line (LZ), including a number of series-connected cells. Each cell has an individual output to external load [1]
This scheme allows you to build a LZ with a constant step. By delay step is meant the amount of signal delay in the line sections: between the line input and the first output, the first and second outputs, the second and third outputs, etc.

Причем величина задержки каждого выхода относительно входа в известной линии кратна величине шага и для N-го выхода составляет T_за=n˙τ, где n количество ячеек до N-го выхода;
τ шаг.Moreover, the delay value of each output relative to the input in a known line is a multiple of the step size and for the Nth output is T _for = n˙τ, where n is the number of cells to the Nth output;
τ step.

Величина задержки каждой ячейки равна шагу. Это обеспечивает точность ЛЗ, необходимую, в частности, для применения в целях синхронизации ЭВМ, устройств ЧПУ, электронных АТС и других устройств вычислительной техники, где необходимо поддержание как абсолютного временного интервала между потоками информации и синхросигналами, так и разделения их по времени с постоянным шагом. The delay value of each cell is equal to the step. This ensures the accuracy of the LZ, necessary, in particular, for use in synchronizing computers, CNC devices, electronic automatic telephone exchanges and other computing devices, where it is necessary to maintain both the absolute time interval between the information flows and clock signals, and to separate them in time with a constant step .

Однако при изготовлении таких ЛЗ для времен задержки, соизмеримых с собственными задержками элементов базиса ячеек (например, задержек вентилей ТТЛШ единиц наносекунд), обеспечить необходимую точность N-го выхода ЛЗ сложно из-за низкой стабильности, определяемой как сумма стабильностей всех n ячеек между входом и N-м выходом, а также низкой точности каждой ячейки, так как собственные задержки элементов базиса уже дают задержку, необходимую по величине (или даже больше необходимой) без регулировочных элементов RC. However, in the manufacture of such LZs for delay times commensurate with their own delays in the elements of the cell basis (for example, the delays of the TTLS valves of units of nanoseconds), it is difficult to provide the necessary accuracy of the Nth output of the LZ due to the low stability, defined as the sum of the stability of all n cells between the input and the nth output, as well as the low accuracy of each cell, since the intrinsic delays of the basis elements already give the delay necessary in magnitude (or even more than necessary) without RC adjustment elements.

Таким образом, известная схема, обладая высокой точностью задержки и шага задержки для времен задержки, намного больших собственных задержек элементов базиса, в то же время имеет недостаточную стабильность, а при шаге задержки, соизмеримом с собственными задержками элементов базиса, и недостаточную точность при ее изготовлении. Thus, the known circuit, having high accuracy of the delay and the delay step for delay times that are much larger than the intrinsic delays of the basis elements, at the same time has insufficient stability, and with a delay step commensurate with the intrinsic delays of the elements of the basis, and insufficient accuracy in its manufacture .

Известна также линии задержки, включающая две объединенные по входу ячейки, к каждой из которых подключены по одной последовательно соединенные цепочки ячеек, имеющих индивидуальные выходы к внешней нагрузке, при этом величины задержки ячеек в этих цепочках равны между собой (в конкретном случае 8 нс), а величины задержки объединенных по входу ячеек имеют между собой разницу, равную 4 нс [2]
Такая схема также позволяет построить линию задержки с постоянным шагом, при этом точность шага и стабильность задержки у нее выше, чем у аналога, за счет того, что количество ячеек между входом и N-м выходом в два раза меньше, чем в аналоге. Кроме того, величина задержки во всех ячейках, кроме первых, в два раза больше шага. Это позволяет дополнительно при изготовлении ЛЗ для указанной выше области времен задержки повысить точность таких ячеек.There is also a known delay line, including two cells connected at the input, each of which is connected one at a time in series to connected chains of cells having individual outputs to an external load, while the delay values of the cells in these chains are equal to each other (in the specific case of 8 ns), and the delay values of the cells combined at the input have a difference of 4 ns between themselves [2]
This scheme also allows you to build a delay line with a constant step, while the accuracy of the step and the stability of the delay is higher than that of the analog, due to the fact that the number of cells between the input and the Nth output is two times less than in the analog. In addition, the delay in all cells except the first is twice as large as the step. This makes it possible to additionally increase the accuracy of such cells in the manufacture of LS for the aforementioned range of delay times.

Однако величина задержки каждого выхода не кратна величине шага ЛЗ и для N-го выхода составляет
t_зпр= К(2 τ )+t₁. где К количество ячеек с задержкой, равной удвоенному шагу ЛЗ между входом и N-м выходом;
t₁ величина задержки первой ячейки (верхней или нижней по схеме прототипа), находящейся для N-го выхода ЛЗ в цепи сигнала.However, the delay value of each output is not a multiple of the value of the LZ step and for the Nth output is
t _spr = K (2 τ) + t ₁ . where K is the number of cells with a delay equal to twice the step of the LS between the input and the N-th output;
t _{1 the} delay value of the first cell (upper or lower according to the prototype scheme), located for the N-th output of the LZ in the signal circuit.

То есть данная ЛЗ, обладая постоянным и стабильным шагом, имеет, тем не менее, недостаточную точность за счет дополнительной подставки ("мертвой зоной"), здесь понимается разность между фактической задержкой N-го выхода относительно входа и необходимой задержкой этого выхода, кратной шагу ЛЗ. That is, this LZ, having a constant and stable step, nevertheless has insufficient accuracy due to an additional stand ("dead zone"), here we understand the difference between the actual delay of the N-th output relative to the input and the necessary delay of this output, a multiple of the step LZ.

Таким образом, ни аналог, ни прототип не имеют достаточной точности в области времен задержки шага линии, соизмеримых с собственными задержками элементов базиса ячеек. Thus, neither the analogue nor the prototype have sufficient accuracy in the field of delay times of the line step, commensurate with the own delays of the elements of the basis of the cells.

Кроме того, обладая в одном случае (аналог) высокой точностью задержки в области больших времен (относительно собственных задержек элементов базиса ячеек), но низкой стабильностью задержки и в другом случае (прототип) низкой точностью для области больших времен, но высокой стабильностью задержки, известные схемы не могут эффективно использоваться в областях, характеризуемых указанными параметрическими ограничениями, т.е. они не обладают достаточной универсальностью. In addition, having in one case (analog) high accuracy of the delay in the region of large times (relative to the intrinsic delays of the elements of the cell basis), but low stability of the delay and in the other case (prototype) low accuracy for the region of large times, but high stability of the delay, schemes cannot be effectively used in areas characterized by the indicated parametric constraints, i.e. they do not have sufficient versatility.

Целью изобретения является повышение точности и универсальности линии задержки. The aim of the invention is to improve the accuracy and versatility of the delay line.

Цель достигается путем одновременного исключения подставки ("мертвой зоны") по отношению к прототипу и повышения стабильности за счет уменьшения количества ячеек между входом и необходимым выходом с сохранением заданного шага линии задержки (по отношению к аналогу). The goal is achieved by simultaneously eliminating the stand ("dead zone") with respect to the prototype and increasing stability by reducing the number of cells between the input and the necessary output while maintaining the specified delay line pitch (relative to the analog).

Достижение этих технических результатов обеспечивается тем, что в линии задержки, включающей N ячеек (где N≥2), объеди- ненных по входу, к n из которых (где n≥2) подключены по одной в последовательно соединенные цепочки ячеек, каждая из которых имеет индивидуальный выход к внешней нагрузке, каждая из N объединенных по ходу ячеек имеет индивидуальный выход к внешней нагрузке, величина задержки каждой из N объединенных по входу ячеек в единицах шага линии соответствует натуральному ряду, последовательно соединенные цепочки ячеек подсоединены к объединенным по входу ячейкам, имеющим максимальные величины задержки, а величина задержки каждой ячейки в последовательно соединенных ячейках в тех же единицах равна количеству этих цепочек. The achievement of these technical results is ensured by the fact that in the delay line, including N cells (where N≥2), connected at the input, n of which (where n≥2) are connected one by one in series-connected chains of cells, each of which has an individual output to external load, each of N connected along the cell has an individual output to external load, the delay value of each of N combined at the input of the cells in units of line spacing corresponds to a natural number, series-connected chains of cells are connected to combined at the input cells with maximum delay values, and the delay value of each cell in series-connected cells in the same units is equal to the number of these chains.

На фиг. 1-4 приведены функциональные блок-схемы предлагаемой линии задержки; на фиг. 5 принципиальная схема ячейки. In FIG. 1-4 are functional block diagrams of a proposed delay line; in FIG. 5 cell circuit diagram.

Линия задержки по первому варианту (фиг. 1) содержит две объединенные по входу ячейки 1 и 2 (N=2). К каждой из этих ячеек подключены последовательно соединенные цепочки из четырех ячеек, соответственно 3, 5, 7, 9 и 4,6,8,10 (n=2). Каждая из ячеек имеет индивидуальный выход к внешней нагрузке. Каждая ячейка реализована, например, на инверторах ТТЛШ и RC-цепях (фиг. 5). The delay line according to the first embodiment (Fig. 1) contains two cells 1 and 2 combined at the input (N = 2). To each of these cells are connected in series connected chains of four cells, respectively 3, 5, 7, 9 and 4,6,8,10 (n = 2). Each of the cells has an individual output to an external load. Each cell is implemented, for example, on TTLSh inverters and RC circuits (Fig. 5).

Шаг линии задержки принят равным 5 нс (1 τ). Для реализации этого шага величина задержки ячейки 1 равна 5 нс (1τ ), величина задержки второй из двух объединенных по входу ячеек 2 равна 10 нс (2 τ). Таким образом, величины задержки обеих объединенных по входу ячеек 1 и 2 в единицах шага линии соответствуют натуральному ряду из двух членов (1τ и 2 τ). Величина задержки каждой из остальных ячеек (3,5,7,9 и 4,6,8,10) в обеих последовательно соединенных цепочках равна 10 нс (2 τ), т.е. эта величина в единицах шага линии ( τ) равна количеству последовательно соединенных цепочек ячеек (n=2). The delay line step is taken to be 5 ns (1 τ). To implement this step, the delay value of cell 1 is 5 ns (1τ), the delay value of the second of the two cells 2 connected at the input is 10 ns (2 τ). Thus, the delay values of both cells 1 and 2 combined at the input in units of the line step correspond to a natural series of two terms (1τ and 2 τ). The delay value of each of the remaining cells (3,5,7,9 and 4,6,8,10) in both series-connected chains is 10 ns (2 τ), i.e. this value in units of line step (τ) is equal to the number of series-connected chains of cells (n = 2).

При равенстве числа объединенных по входу ячеек N числу подсоединяемых к ним цепочек ячеек n последние подсоединены ко всем ячейкам из группы N, имеющим как наименьшие, так и наибольшие величины задержки. If the number of cells N connected at the input is equal to the number of chains of cells n connected to them, the latter are connected to all cells from group N that have both the smallest and largest delay values.

При другом варианте схемы (фиг. 2) линия задержки содержит три объединенных по входу ячейки 1, 2 и 3 (N=3). К двум из этих ячеек подключены цепочки из четырех ячеек, соответственно 4,6,8,10 и 5,7,9,11 (n=2). Каждая из ячеек имеет индивидуальный выход к внешней нагрузке. Шаг линии задержки принят равным 5 нс (1 τ). Величина задержки ячеек 1-3 равны соответственно 5 нс, 10 нс и 15 нс (1τ, 2τ и 3 τ). Величины задержки ячеек 4,6,8,10 и 5,7,9,11 равна 10 нс (2 τ). Обе цепочки последовательно соединенных ячеек 4,6,8,10 и 5,7,9,11 подключены соответственно к ячейкам 2 и 3, имеющим из всех объединенных по входу ячеек 1-3 максимальные величины задержки, соответственно 10 нс (2 τ) и 15 нс (3τ ). In another embodiment of the circuit (Fig. 2), the delay line contains three cells 1, 2, and 3 combined at the input (N = 3). Two of these cells are connected by chains of four cells, respectively 4,6,8,10 and 5,7,9,11 (n = 2). Each of the cells has an individual output to an external load. The delay line step is taken to be 5 ns (1 τ). The delay values of cells 1–3 are 5 ns, 10 ns, and 15 ns, respectively (1τ, 2τ, and 3 τ). The cell delay values of 4,6,8,10 and 5,7,9,11 are 10 ns (2 τ). Both chains of series-connected cells 4,6,8,10 and 5,7,9,11 are connected respectively to cells 2 and 3, which, of all cells 1-3 connected at the input, have the maximum delay values, respectively 10 ns (2 τ) and 15 ns (3τ).

По этому же принципу строятся линии задержки по вариантам, представленным на фиг. 3 и 4. при этом в варианте по фиг. 3 величины задержки ячеек 1-4 равны соответственно 5 нс (1 τ), 10 нс (2 τ), 15 нс (3 τ) и 20 н с (4 τ), а ячеек 5,7,9,11 и 6,8,10,12 10 нс (2 τ). В варианте по фиг. 4 величины задержки ячеек 1-3 равны соответственно 5 нс (1 τ), 10 нс (2τ ) и 15 нс (3τ ), а ячеек 4,7,10,13; 5,8,11,14 и 6,9,12,15 15 нс (3 τ). Каждая ячейка во всех вариантах линии (фиг. 5) состоит из первого инвертора 1, вход которого является входом ячейки, а выход соединен с интегрирующей цепью 2, состоящей из резистора R и конденсатора С, выход которой соединен с входом второго инвертора 3, выход которого в свою очередь является выходом ячейки. Величина задержки ячейки определяется параметрами интегрирующей цепи и собственными задержками инверторов. By the same principle, delay lines are constructed according to the options shown in FIG. 3 and 4. wherein in the embodiment of FIG. 3 delay values of cells 1-4 are respectively 5 ns (1 τ), 10 ns (2 τ), 15 ns (3 τ) and 20 ns (4 τ), and cells 5,7,9,11 and 6, 8.10.12 10 ns (2 τ). In the embodiment of FIG. 4 delay values of cells 1-3 are equal to 5 ns (1 τ), 10 ns (2τ) and 15 ns (3τ), respectively, and cells 4,7,10,13; 5.8,11,14 and 6,9,12,15 15 ns (3 τ). Each cell in all variants of the line (Fig. 5) consists of a first inverter 1, the input of which is the input of the cell, and the output is connected to an integrating circuit 2, consisting of a resistor R and a capacitor C, the output of which is connected to the input of the second inverter 3, the output of which in turn, is the output of the cell. The value of the cell delay is determined by the parameters of the integrating circuit and the inherent delays of the inverters.

Таким образом, линия по первому варианту (фиг. 1) независимо от количества ячеек в каждой из последовательно соединенных цепочек состоит из двух типов ячеек по величине задержки на 1τ и 2τ соответственно, линия по фиг. 2 состоит из трех типов ячеек (на 1τ 2τ и 3 τ), линия по фиг. 3 из 4 типов ячеек (на 1τ 2 τ, 3τ и 4τ ) и линия по фиг. 4 из 3 типов ячеек (на 1τ 2 τ и 3 τ). Thus, the line according to the first embodiment (Fig. 1), regardless of the number of cells in each of the series-connected chains, consists of two types of cells in terms of the delay by 1τ and 2τ, respectively, the line according to Fig. 2 consists of three types of cells (at 1τ 2τ and 3 τ), the line in FIG. 3 of 4 cell types (at 1τ 2 τ, 3τ and 4τ) and the line in FIG. 4 out of 3 types of cells (per 1τ 2 τ and 3 τ).

Линия задержки по первому варианту (фиг. 1) работает следующим образом. The delay line according to the first embodiment (Fig. 1) works as follows.

Входной импульсный сигнал уровней ТТЛШ поступает одновpеменно на входы инверторов 1 ячеек 1 и 2. Выходное напряжение инвертора 1 интегрируется RC-цепью 2. Включение (выключение) инвертора 3 будет происходить в момент достижения на конденсаторе С напряжения, равного уровню включения (выключения) входной цепи этого инвертора. Причем задержка входного сигнала ячейки будет определяться суммой задержки: собственными задержками сигнала инверторами 1 и 3; задержкой, определяемой параметрами интегрирующей цепи 2 и входными и выходными параметрами инверторов 1 и 3. Выходное напряжение инвертора 3 поступает на выход ячейки и вход следующей ячейки или на выход линии. The input pulse signal of the TTLS levels simultaneously arrives at the inputs of the inverters 1 of cells 1 and 2. The output voltage of the inverter 1 is integrated by the RC circuit 2. The inverter 3 will turn on (turn off) when the voltage on the capacitor C is equal to the level of turn on (turn off) the input circuit this inverter. Moreover, the delay of the input signal of the cell will be determined by the sum of the delay: own delays of the signal by inverters 1 and 3; the delay determined by the parameters of the integrating circuit 2 and the input and output parameters of the inverters 1 and 3. The output voltage of the inverter 3 is supplied to the output of the cell and the input of the next cell or to the output of the line.

Работа остальных ячеек происходит аналогично описанному. Подобным же образом работают линии по вариантам фиг. 2-4. The work of the remaining cells is similar to that described. Similarly, the lines according to the variants of FIG. 2-4.

Для получения необходимой величины задержки сигнал снимается с соответствующего выхода. При этом во всех вариантах линии, если необходимая величина задержки в единицах шага линии ( τ) находится в пределах натурального ряда, соответствующего количеству ячеек, объединенных по входу, т.е. N, то сигнал снимается с выхода соответствующей ячейки из группы N. Если же необходимая величина задержки выходит из этого предела, то сигнал снимается с выхода соответствующей ячейки, входящей в состав одной из последовательно соединенных цепочек. Например, при использовании линии по фиг. 3 для получения задержки в 1 τ, 2τ и 3 τ сигнал снимается соответственно с выходов ячеек 1-3. Для получения задержки в 4 τ сигнал снимается с выхода ячейки 4, задержки в 5 τ с выхода ячейки 5 и т.д. Выбор величины задержки в линиях по другим вариантам реализуется на основании этого же принципа. To obtain the required delay value, the signal is removed from the corresponding output. Moreover, in all variants of the line, if the required delay value in units of the line step (τ) is within the natural number corresponding to the number of cells combined at the input, i.e. N, then the signal is removed from the output of the corresponding cell from group N. If the required delay value falls outside this limit, then the signal is removed from the output of the corresponding cell, which is part of one of the series-connected chains. For example, when using the line of FIG. 3 to obtain a delay of 1 τ, 2τ and 3 τ, the signal is removed respectively from the outputs of cells 1-3. To obtain a delay of 4 τ, the signal is removed from the output of cell 4, a delay of 5 τ from the output of cell 5, etc. The choice of the delay in the lines according to other options is implemented on the basis of the same principle.

Claims

ЛИНИЯ ЗАДЕРЖКИ, включающая N ячеек (где N ≥ 2), объединенных по входу, к n из которых (где n≥ 2) подключены по одной цепочке из соединенных последовательно ячеек, каждая из которых имеет индивидуальный выход к внешней нагрузке, отличающаяся тем, что каждая из N объединенных по входу ячеек имеет индивидуальный выход к внешней нагрузке, величина задержки каждой из N объединенных по входу ячеек в единицах шага линии соответствует натуральному ряду, а величина задержки каждой ячейки в цепочках в тех же единицах равна количеству этих цепочек. DELAY LINE, including N cells (where N ≥ 2), connected by input, to n of which (where n ≥ 2) are connected one chain of connected in series cells, each of which has an individual output to an external load, characterized in that each of the N cells combined at the input of the cell has an individual output to an external load, the delay value of each of the N cells connected at the input in units of line spacing corresponds to a natural number, and the delay value of each cell in the chains in the same units is equal to the number of these chains.