RU2028727C1 - Device for phase correction - Google Patents

Abstract

FIELD: communication technology. SUBSTANCE: device includes two D flip-flops 4, 5, counter 10, four AND gates 13, 14, 15, 16, OR-ELSE gate 12, three OR gates 1, 2, 3, four delay gates 6, 7, 8, 9 and former 11. EFFECT: improved operational reliability. 2 dwg

Description

Изобретение относится к технике связи и может быть использовано в схемах синхронизации для коррекции фазы процесса за счет добавления в корректируемую последовательность, имеющую высокие требования к положению переднего фронта и длительности импульсов, дополнительных (корректирующих) импульсов. The invention relates to communication technology and can be used in synchronization circuits to correct the phase of the process by adding to the corrected sequence having high requirements for the position of the leading edge and the duration of the pulses, additional (correcting) pulses.

Во многих устройствах синхронизации необходимо проводить коррекцию импульсной последовательности за счет добавления в нее или вычитания из нее строго определенного количества корректирующих импульсов. Для этой цели используют различные устройства для вычитания и добавления импульсов. В таком устройстве корректирующие импульсы запоминаются в счетчике, а после прохождения импульса корректируемой последовательности устройство доформировывает соответствующее количество дополнительных импульсов. В этом устройстве импульсы корректируемой последовательности имеют минимальную задержку, но устройство может осуществлять коррекцию только при поступлении импульсов корректируемой последовательности [1]. In many synchronization devices, it is necessary to correct the pulse sequence by adding to it or subtracting from it a strictly defined number of correcting pulses. For this purpose, various devices for subtracting and adding pulses are used. In such a device, the correcting pulses are stored in the counter, and after passing the pulse of the corrected sequence, the device completes the corresponding number of additional pulses. In this device, the pulses of the corrected sequence have a minimum delay, but the device can perform correction only upon receipt of pulses of the corrected sequence [1].

Из-за соображений быстродействия всей системы необходимо проводить коррекцию в темпе поступления корректирующих импульсов, не дожидаясь импульса корректируемой последовательности, используют устройство с симметричными входами. Оно содержит многофазный генератор импульсов, первый-восьмой триггеры, первый-третий элементы ИЛИ, первый-третий элементы И, счетчик, формирователь импульсов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый-пятый элементы задержки. Прямой выход первого триггера подключен к D-входу третьего триггера, С-вход и R-вход которого подключены, соответственно, к первому и второму выходам многофазного генератора импульсов, а прямой выход - к первому входу первого элемента ИЛИ и к R-входу первого триггера. Прямой выход второго триггера подключен к D-входу четвертого триггера, С-вход и R-вход которого подключены, соответственно, к третьему и четвертому выходам многофазного генератора импульсов, а прямой выход - ко второму входу первого элемента ИЛИ и к R-входу второго триггера. Прямой выход седьмого триггера подключен к D-входу восьмого триггера, С-вход и R-вход которого подключены, соответственно, к пятому и шестому выходам многофазного генератора импульсов, а прямой выход - к третьему входу первого элемента ИЛИ и к R-входу седьмого триггера, управляющему входу счетчика, соединенного тактовым входом через пятый элемент задержки с выходом первого элемента ИЛИ, а обнуляющим входом - с шиной установки исходного состояния устройства. Выход последнего разряда счетчика через последовательно соединенные первый элемент И и формирователь импульсов подключен к первому входу второго элемента ИЛИ, объединенного по выходу с С-входом седьмого триггера и с выходной шиной устройства. Второй вход второго элемента ИЛИ подключен к выходу второго элемента И и через первый элемент задержки - к С-входу пятого триггера, инверсный выход которого соединен с первым входом третьего элемента И. Третий вход второго элемента ИЛИ подключен к выходу третьего элемента И и через второй элемент задержки - к С-входу шестого триггера, инверсный выход которого соединен со вторым входом второго элемента И. Первый вход второго элемента И объединен с С-входом первого триггера, первой входной шиной устройства и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен ко второму входу третьего элемента И, С-входу второго триггера и ко второй входной шине устройства, а выход - к управляющему входу шестого триггера. Прямые выходы пятого и шестого триггеров, R-входы которых объединены с выходом четвертого элемента задержки, соединены соответственно с первым и вторым входами третьего элемента ИЛИ, подключенного выходом через третий элемент задержки ко второму входу первого элемента И и входу четвертого элемента задержки. При этом D-входы первого, второго, пятого и седьмого триггеров объединены с шиной логической единицы [2]. Due to considerations of the speed of the entire system, it is necessary to carry out a correction at the rate of receipt of correcting pulses, without waiting for the pulse of the corrected sequence, use a device with symmetrical inputs. It contains a multiphase pulse generator, first to eighth triggers, first to third OR elements, first to third AND elements, counter, pulse former, EXCLUSIVE OR element, first to fifth delay elements. The direct output of the first trigger is connected to the D-input of the third trigger, the C-input and R-input of which are connected, respectively, to the first and second outputs of the multiphase pulse generator, and the direct output is connected to the first input of the first OR element and to the R-input of the first trigger . The direct output of the second trigger is connected to the D-input of the fourth trigger, the C-input and R-input of which are connected, respectively, to the third and fourth outputs of the multiphase pulse generator, and the direct output is connected to the second input of the first OR element and to the R-input of the second trigger . The direct output of the seventh trigger is connected to the D-input of the eighth trigger, the C-input and R-input of which are connected, respectively, to the fifth and sixth outputs of the multiphase pulse generator, and the direct output is connected to the third input of the first OR element and to the R-input of the seventh trigger , the control input of the counter connected by the clock input through the fifth delay element to the output of the first OR element, and by resetting the input to the bus to set the initial state of the device. The output of the last discharge of the counter through a series-connected first element AND and a pulse shaper is connected to the first input of the second OR element, combined at the output with the C-input of the seventh trigger and with the output bus of the device. The second input of the second OR element is connected to the output of the second AND element and through the first delay element to the C-input of the fifth trigger, whose inverse output is connected to the first input of the third element I. The third input of the second OR element is connected to the output of the third AND element and through the second element delays - to the C-input of the sixth trigger, the inverse output of which is connected to the second input of the second element I. The first input of the second element And is combined with the C-input of the first trigger, the first input bus of the device and the first input of the element EXCLUSIVELY E OR, the second input of which is connected to the second input of the third AND element, the C-input of the second trigger and to the second input bus of the device, and the output to the control input of the sixth trigger. The direct outputs of the fifth and sixth triggers, the R-inputs of which are combined with the output of the fourth delay element, are connected respectively to the first and second inputs of the third OR element, connected by the output through the third delay element to the second input of the first AND element and the input of the fourth delay element. In this case, the D-inputs of the first, second, fifth, and seventh triggers are combined with the logical unit bus [2].

Импульс, поступивший на одну из входных шин известного устройства, попадает на выходную шину устройства и одновременно блокирует другую входную шину на время, равное минимальному периоду следования импульсов для потребителя. В случае прихода импульса на закрытую входную шину, последний запоминается устройством. И после того, как будет выдержан необходимый интервал после следования предыдущего импульса, устройство сформирует импульс на выходную шину. Известное устройство имеет высокое быстродействие при проведении коррекции и вносит малую задержку при прохождении через него импульсов. Однако оно имеет большое количество логических элементов и поэтому обладает невысокой надежностью. The pulse received at one of the input buses of the known device falls on the output bus of the device and simultaneously blocks the other input bus for a time equal to the minimum pulse repetition period for the consumer. In the event of a pulse arriving at the closed input bus, the latter is stored by the device. And after the required interval is maintained after following the previous pulse, the device will generate a pulse on the output bus. The known device has a high speed during correction and introduces a small delay when passing through it pulses. However, it has a large number of logical elements and therefore has low reliability.

Цель изобретения - повышение надежности при сохранении технических характеристик устройства. The purpose of the invention is to increase reliability while maintaining the technical characteristics of the device.

Достигается это тем, что в устройство, содержащее первый, второй, третий элементы И, первый, второй, третий элементы ИЛИ, счетчик, при этом первая входная шина устройства соединена с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ и через первый элемент задержки с С-входом первого триггера, инверсный выход которого соединен с первым входом второго элемента И, вторая входная шина устройства соединена со вторыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второго элемента И, выход которого соединен со вторым входом второго элемента ИЛИ и через второй элемент задержки с С-входом второго триггера, инверсный выход которого соединен со вторым входом первого элемента И, прямые выходы первого и второго триггеров соединены с первым и вторым входами соответственно, третьего элемента ИЛИ, выход которого через третий и четвертый, последовательно, элементы задержки соединен с R-входами первого и второго триггеров, D-вход первого триггера соединен с шиной логической единицы, а D-вход второго триггера - с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход формирователя импульсов соединен с третьим входом второго элемента ИЛИ, выход которого соединен с выходной шиной устройства дополнительно введен четвертый элемент И, первый вход которого соединен с прямым выходом первого триггера, второй вход - с второй входной шиной устройства, а выход - со вторым входом первого элемента ИЛИ, выход последнего соединен с С-входом счетчика, вход параллельной записи которого соединен с шиной установки исходного состояния, R-вход - с выходом третьего элемента задержки, D-вход - с шиной логического нуля, а выход - с входом формирователя импульсов, первая входная шина устройства соединена с первым входом третьего элемента И, второй вход которого соединен с прямым выходом второго триггера, а выход - с первым входом первого элемента ИЛИ. This is achieved by the fact that in the device containing the first, second, third AND elements, the first, second, third OR elements, a counter, while the first input bus of the device is connected to the first inputs of the EXCLUSIVE OR element and the first AND element, the output of which is connected to the first the input of the second OR element and through the first delay element with the C-input of the first trigger, the inverse output of which is connected to the first input of the second AND element, the second input bus of the device is connected to the second inputs of the EXCLUSIVE OR element and the second AND element, the output of which is connected to the second input of the second OR element and through the second delay element to the C-input of the second trigger, whose inverse output is connected to the second input of the first AND element, the direct outputs of the first and second triggers are connected to the first and second inputs, respectively, of the third OR element, the output of which through the third and fourth, sequentially, delay elements is connected to the R-inputs of the first and second triggers, the D-input of the first trigger is connected to the logical unit bus, and the D-input of the second trigger is connected to the output of the IC element KEY OR, the output of the pulse shaper is connected to the third input of the second element OR, the output of which is connected to the output bus of the device; the fourth element And, the first input of which is connected to the direct output of the first trigger, the second input to the second input bus of the device, and the output to the second input of the first OR element, the output of the last is connected to the C-input of the counter, the parallel recording input of which is connected to the initial state setting bus, the R-input - with the output of the third delay element, the D-input - with the log bus eskogo zero, and the output - to the input of the pulse shaper, the first input bus device connected to a first input of the third AND gate, a second input coupled to a direct output of the second flip-flop, and an output - to the first input of first OR.

Предлагаемая совокупность признаков не встречалась для решения поставленной задачи и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень". В устройстве-прототипе счетчик используется для подсчета и сравнения количества импульсов, пришедших на входные шины устройства и прошедших с выходной шины устройства. В таком режиме работы он может иметь три внутренних состояния. Для перехода из одного состояния в другое может использоваться только синхровход, по которому состояние счетчика может изменяться на единицу младшего разряда. Поэтому для предотвращения одновременного прихода импульса на синхровход счетчика с закрытой входной шины устройства и с выходной шины устройства необходимо использовать схему привязки к тактам. В заявляемом устройстве счетчик используется для подсчета и сравнения количества импульсов, пришедших на закрытую входную шину устройства, и количества импульсов, сформированных устройством. В этом режиме работы счетчик может иметь два внутренних состояния. Поэтому для обнуления счетчика можно использовать R-вход, что позволяет отказаться от сложной схемы привязки к тактам, т.е. применение устройства для коррекции фазы позволяет сократить число элементов. The proposed set of features was not found to solve the problem and does not follow explicitly from the prior art, which allows us to conclude that the technical solution meets the criteria of "novelty" and "inventive step". In the prototype device, the counter is used to count and compare the number of pulses received at the input buses of the device and passed from the output bus of the device. In this mode of operation, it can have three internal states. To switch from one state to another, only the sync input can be used, according to which the state of the counter can change by a unit of the least significant bit. Therefore, to prevent the simultaneous arrival of a pulse to the counter clock input from the closed input bus of the device and from the output bus of the device, it is necessary to use the clock reference circuit. In the inventive device, the counter is used to count and compare the number of pulses received on the closed input bus of the device and the number of pulses generated by the device. In this operating mode, the counter may have two internal states. Therefore, to reset the counter, you can use the R-input, which allows you to abandon the complex scheme of binding to measures, i.e. the use of a device for phase correction reduces the number of elements.

На фиг.1 приведена структурная схема устройства для коррекции фазы. Figure 1 shows the structural diagram of a device for phase correction.

Она содержит второй элемент ИЛИ 1, первый элемент ИЛИ 2, третий 3 элемент ИЛИ, первый триггер 4, второй триггер 5, первый 6 элемент задержки, второй 7 элемент задержки, третий элемент 8 задержки, четвертый элемент 9 задержки, счетчик 10, формирователь импульсов 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, первый 13 элемент И, второй элемент И 14, третий элемент И 15, четвертый элемент И 16. It contains the second element OR 1, the first element OR 2, the third 3 element OR, the first trigger 4, the second trigger 5, the first 6 delay element, the second 7 delay element, the third delay element 8, the fourth delay element 9, counter 10, pulse shaper 11, the element EXCLUSIVE OR 12, the first 13 element AND, the second element AND 14, the third element AND 15, the fourth element AND 16.

Первая входная шина устройства соединена с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и первого элемента И 13, выход которого соединен с первым входом второго элемента ИЛИ 1 и через первый элемент задержки 6 с С-входом первого триггера 4, инверсный выход которого соединен с первым входом второго элемента И 14. Вторая входная шина устройства соединена со вторыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и второго элемента И 14, выход которого соединен с вторым входом второго элемента ИЛИ 1 и через второй элемент задержки 7 с С-входом второго триггера 5, инверсный выход которого соединен с вторым входом первого элемента И 13. Прямые выходы первого 4 и второго 5 триггеров соединены с первым и вторым входами соответственно, третьего элемента ИЛИ 3, выход которого через третий 8 и четвертый 9 последовательно, элементы задержки соединен с R-входами первого 4 и второго 5 триггеров. D-вход первого триггера 4 соединен с шиной логической единицы, а D-вход второго триггера 5 - с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход формирователя импульсов 11 соединен с третьим входом второго элемента ИЛИ 1, выход которого соединен с выходной шиной устройства. Первый вход четвертого элемента И 16 соединен с прямым выходом первого триггера 4, второй вход - с второй входной шиной устройства, а выход - со вторым входом первого элемента ИЛИ 2, выход последнего соединен с С-входом счетчика 10. The first input bus of the device is connected to the first inputs of the EXCLUSIVE OR element 12 and the first element And 13, the output of which is connected to the first input of the second element OR 1 and through the first delay element 6 with the C-input of the first trigger 4, whose inverse output is connected to the first input of the second element And 14. The second input bus of the device is connected to the second inputs of the element EXCLUSIVE OR 12 and the second element And 14, the output of which is connected to the second input of the second element OR 1 and through the second delay element 7 with the C-input of the second trigger 5, and whose inverse output is connected to the second input of the first element And 13. The direct outputs of the first 4 and second 5 triggers are connected to the first and second inputs, respectively, of the third element OR 3, the output of which through the third 8 and fourth 9 in series, the delay elements are connected to R-inputs first 4 and second 5 triggers. The D-input of the first trigger 4 is connected to the logical unit bus, and the D-input of the second trigger 5 is connected to the output of the EXCLUSIVE OR element. The output of the pulse shaper 11 is connected to the third input of the second element OR 1, the output of which is connected to the output bus of the device. The first input of the fourth element And 16 is connected to the direct output of the first trigger 4, the second input to the second input bus of the device, and the output to the second input of the first element OR 2, the output of the last connected to the C-input of the counter 10.

Вход параллельной записи счетчика 10 соединен с шиной установки исходного состояния, R-вход - с выходом третьего элемента задержки 8, D-вход - с шиной логического нуля, а выход - с входом формирователя импульсов 11. Первая входная шина устройства соединена с первым входом третьего элемента И 15, второй вход которого соединен с прямым выходом второго триггера 5, а выход - с первым входом первого элемента ИЛИ 2. The parallel recording input of the counter 10 is connected to the initial state setting bus, the R-input - with the output of the third delay element 8, the D-input - with the logic zero bus, and the output - with the input of the pulse shaper 11. The first input bus of the device is connected to the first input of the third element And 15, the second input of which is connected to the direct output of the second trigger 5, and the output is with the first input of the first element OR 2.

Первый 4, второй 5 триггеры являются D-триггерами (D - информационный вход, С - тактовый вход, R - вход сброса), в качестве D-триггера можно использовать микросхему 564 ТМ2. В качестве формирователя импульсов 11 можно использовать блокинг-генератор, запускающийся по отрицательному (с высокого уровня в низкий) перепаду сигнала на входе и формирующий при этом импульс с длительностью, равной длительности импульсов, поступающих на входные шины устройства. В качестве элементов, реализующих функции ИЛИ, И, ИСКЛЮЧАЮЩЕЕ ИЛИ, можно использовать микросхемы любых серий (например, 564). Счетчик 10 - счетчик с параллельной записью информации (D - информационный вход, С - тактовый вход, R - вход сброса, РЕ - вход параллельной записи) в качестве счетчика можно использовать микросхему 564 ИЕ11. Первый 6, второй 7, третий 8, четвертый 9 элементы задержки передают сигнал (высокий уровень) с входа к выходу с задержками Т1, Т2, Т3, Т4 соответственно. При снятии высокого уровня со входа элемента задержки низкий уровень на его выходе появляется без задержки (в практической схеме соизмеримо со временем срабатывания логических элементов). При этом времена Т1-Т4 определяются из следующих выражений. The first 4, second 5 triggers are D-triggers (D - information input, C - clock input, R - reset input), 564 TM2 chip can be used as a D-trigger. As a pulse shaper 11, you can use a blocking generator that starts at a negative (from a high level to a low) differential signal at the input and generates a pulse with a duration equal to the duration of the pulses arriving at the input buses of the device. As elements that implement the functions of OR, AND, EXCLUSIVE OR, you can use chips of any series (for example, 564). Counter 10 — counter with parallel recording of information (D — information input, C — clock input, R — reset input, PE — parallel record input). 564 IE11 chip can be used as a counter. The first 6, second 7, third 8, fourth 9 delay elements transmit a signal (high level) from input to output with delays T1, T2, T3, T4, respectively. When a high level is removed from the input of a delay element, a low level at its output appears without delay (in a practical scheme, it is comparable with the response time of logic elements). The times T1-T4 are determined from the following expressions.

t1 > T1 > t2 + t3 + t4, где t1 - длительность импульсов, поступающих на входные шины устройства;
t2 - минимальное необходимое опережение информации на D-входе второго триггера 5 по сравнению с информацией на С-входе этого триггера;
t3 - задержка сигнала при прохождении через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12;
t4 - время срабатывания второго триггера 5 от сигнала на С-входе последнего. При этом для упрощения описания быстродействие входов первого элемента И 13 принимается одинаковым, время переключения его как в единичное состояние, так и в нулевое, также принимается одинаковым.t1>T1> t2 + t3 + t4, where t1 is the duration of the pulses arriving at the input buses of the device;
t2 is the minimum required advance of information on the D-input of the second trigger 5 in comparison with the information on the C-input of this trigger;
t3 - signal delay when passing through the element EXCLUSIVE OR 12;
t4 is the response time of the second trigger 5 from the signal at the C-input of the latter. Moreover, to simplify the description, the speed of the inputs of the first element And 13 is assumed to be the same, the time of switching it to both a single state and zero, is also assumed to be the same.

t1 > T2 > t2 + t3 - t5, где t1, t2, t3 - см. выше,
t5 - задержка сигнала при прохождении через второй элемент И 14.t1>T2> t2 + t3 - t5, where t1, t2, t3 - see above,
t5 - signal delay when passing through the second element And 14.

T3 = t1 + t6 - t7. где t1 - см. выше,
t6 - минимальный допустимый промежуток между импульсами на выходной шине устройства;
t7 - задержка при прохождении сигнала через наиболее быстродействующую цепочку элементов: первый элемент задержки 6, первый триггер 4, третий элемент ИЛИ 3, счетчик 10, формирователь импульсов 11 (или цепочку элементов: второй элемент задержки 7, второй триггер 5, третий элемент ИЛИ 3, счетчик 10, формирователь импульсов 11).T3 = t1 + t6 - t7. where t1 - see above,
t6 is the minimum allowable interval between pulses on the output bus of the device;
t7 - delay when the signal passes through the fastest chain of elements: first delay element 6, first trigger 4, third element OR 3, counter 10, pulse shaper 11 (or chain of elements: second delay element 7, second trigger 5, third element OR 3 , counter 10, pulse shaper 11).

T4 < t8 - t9, где t8 - время, равное длительности наименьшего импульса, который будучи подан на R-вход счетчика 10 сможет обнулить его;
t9 - время обнуления триггеров от сигнала на R-входе (для упрощения описания принимается одинаковым).T4 <t8 - t9, where t8 is the time equal to the duration of the smallest pulse, which, when applied to the R-input of the counter 10, can reset it;
t9 - time to zero the triggers from the signal at the R-input (to simplify the description, it is assumed the same).

В качестве первого 6, второго 7, третьего 8, четвертого 9 элементов задержки можно использовать реле времени, например, РДВ-11. As the first 6, second 7, third 8, fourth 9 delay elements, you can use the time relay, for example, RDV-11.

Кроме того, для элементов устройства должно выполняться условие:
t10 > t11 + t12, где t10 - время положительного (с низкого в высокий уровень) срабатывания первого элемента ИЛИ 2;
t11 - время отрицательного срабатывания третьего элемента ИЛИ 3;
t12 - время отрицательного срабатывания третьего элемента задержки 8 (для упрощения описания принимается одинаковым быстродействие входов у первого элемента ИЛИ 2, также одинаковым принимается быстродействие входов у третьего элемента ИЛИ 3, кроме того, считаем, что после снятия высокого уровня со входа логического элемента на его выходе сигнал может только уменьшаться).In addition, for the elements of the device must meet the condition:
t10> t11 + t12, where t10 is the time of positive (from low to high) response of the first element OR 2;
t11 - negative response time of the third element OR 3;
t12 is the negative response time of the third delay element 8 (for simplification of the description, the input speeds of the first OR 2 element are assumed to be the same, the input speeds of the third OR 3 element are also taken the same, in addition, we consider that after removing a high level from the input of the logical element to output signal can only decrease).

Устройство для коррекции фазы работает следующим образом. Одновременно с подачей питания на устройство надо на шину установки исходного состояния подать высокий уровень, что при включении обеспечит установку счетчика 10 в нулевое состояние. В случае, если при включении первый 4 и (или) второй 5 триггеры установились в единичное состояние, то высокий уровень с его (их) выходов через третий элемент ИЛИ 3, третий 8 и четвертый 9 элементы задержки поступит на их R-входы и они будут обнулены, в результате чего устройство в исходном состоянии и готово к работе. A device for phase correction operates as follows. Simultaneously with the power supply to the device, it is necessary to apply a high level to the initial state bus, which, when turned on, will ensure that the counter 10 is set to zero. If, when you turn on the first 4 and (or) the second 5 triggers are set to a single state, then the high level from its (their) outputs through the third element OR 3, the third 8 and fourth 9 delay elements will go to their R-inputs and they will be reset to zero, leaving the device in its original state and ready for use.

В случае прихода импульса на первую входную шину устройства (фиг.2а) он через первый элемент И 13 и второй элемент ИЛИ 1 поступит на выходную шину устройства (фиг.2з), перетерпев при этом минимальную задержку. Кроме того, он пройдет через первый элемент И 13 и первый элемент задержки 6 и переведет в единичное состояние первый триггер 4 (фиг.2д), в результате чего низкий уровень с его инверсного выхода поступит на первый вход второго элемента И 14 и не разрешит ему пропустить импульс, в случае его прихода на вторую входную шину устройства, на выходную шину устройства. Высокий уровень с выхода первого триггера 4 поступит через третий элемент ИЛИ 3, третий элемент задержки 8, задержавшись на последнем на время Т3, на R-вход счетчика 10 (фиг.2в) (находится в нулевом состоянии) и вход четвертого элемента задержки 9. Через время Т4 высокий уровень с выхода третьего элемента задержки 8 попадет на R-входы первого 4 и второго 5 триггеров (через четвертый элемент задержки 9), в результате чего первый триггер 4 будет обнулен (фиг. 2д). Высокий уровень с инверсного выхода первого триггера 4 поступит на первый вход второго элемента И 14, в результате чего он будет открыт, а все устройство в исходном состоянии. In the case of a pulse arriving at the first input bus of the device (Fig. 2a), it will go through the first element And 13 and the second element OR 1 to the output bus of the device (Fig. 2h), having suffered a minimum delay. In addition, it will pass through the first element And 13 and the first element of the delay 6 and translates into a single state the first trigger 4 (fig.2d), resulting in a low level from its inverse output will go to the first input of the second element And 14 and will not allow him skip the pulse, if it arrives on the second input bus of the device, on the output bus of the device. A high level from the output of the first trigger 4 will go through the third element OR 3, the third delay element 8, lingering on the last for the time T3, to the R-input of the counter 10 (Fig.2c) (is in the zero state) and the input of the fourth delay element 9. After time T4, a high level from the output of the third delay element 8 will fall on the R-inputs of the first 4 and second 5 triggers (through the fourth delay element 9), as a result of which the first trigger 4 will be reset (Fig. 2e). A high level from the inverse output of the first trigger 4 will go to the first input of the second element And 14, as a result of which it will be open, and the entire device is in its original state.

В случае прихода импульса на вторую входную шину устройства (устройство находилось в исходном состоянии) оно в целом срабатывает аналогично тому, как оно срабатывает от импульсов на первой входной шине. Импульс, пришедший на вторую входную шину (фиг. 2б), поступает через второй элемент И 14 и второй элемент ИЛИ 1 на выходную шину устройства (фиг.2з). И, пройдя через второй элемент И 14 и второй элемент задержки 7, поступает на С-вход второго триггера 5 (в этот момент на D-входе второго триггера 5 будет высокий уровень - второй элемент задержки 7 введен в схему для опережающего поступления сигнала на D-вход по сравнению с С-входом второго триггера 5 при подаче импульса на вторую входную шину устройства), в результате чего последний будет переведен в единичное состояние (фиг.2е). Низкий уровень с инверсного выхода этого триггера поступает на второй вход первого элемента И 13 и запрещает ему пропускать импульс (в случае его прихода) с первой входной шины устройства на выходную шину устройства. Высокий уровень с выхода второго триггера 5 через третий элемент ИЛИ 3, третий элемент задержки 8, спустя время Т3, поступает на R-вход счетчика 10 (фиг.2в) (находится в нулевом состоянии) и вход четвертого элемента задержки 9. Через время Т4 высокий уровень с выхода третьего элемента задержки 8 попадает на R-входы первого 4 и второго 5 триггеров (через четвертый элемент задержки 9), в результате чего второй триггер 5 обнулен (фиг.2е). In the case of a pulse arriving at the second input bus of the device (the device was in the initial state), it generally works in the same way as it works from pulses on the first input bus. The pulse arriving at the second input bus (Fig. 2b), enters through the second element And 14 and the second element OR 1 to the output bus of the device (Fig.2z). And, having passed through the second element And 14 and the second delay element 7, it goes to the C-input of the second trigger 5 (at this moment there will be a high level at the D-input of the second trigger 5 - the second delay element 7 is inserted into the circuit to get the signal ahead of D -input compared to the C-input of the second trigger 5 when applying a pulse to the second input bus of the device), as a result of which the latter will be transferred to a single state (Fig.2e). A low level from the inverse output of this trigger goes to the second input of the first element And 13 and prevents it from passing a pulse (if it arrives) from the first input bus of the device to the output bus of the device. A high level from the output of the second trigger 5 through the third element OR 3, the third delay element 8, after a time T3, enters the R-input of the counter 10 (figv) (is in the zero state) and the input of the fourth delay element 9. After a time T4 a high level from the output of the third delay element 8 falls on the R-inputs of the first 4 and second 5 triggers (through the fourth delay element 9), as a result of which the second trigger 5 is reset (Fig.2e).

Высокий уровень с инверсного выхода второго триггера 5 поступает на второй вход первого элемента И 13, в результате чего он открыт, а все устройство в исходном состоянии. A high level from the inverse output of the second trigger 5 goes to the second input of the first element And 13, as a result of which it is open, and the entire device is in the initial state.

В случае прихода импульса на закрытую входную шину устройства, например, на вторую (фиг.2б) (т.е. импульс, пришедший до этого на первую входную шину (фиг.2а), переводит первый триггер 4 (фиг.2д) в единичное состояние и низкий уровень на первом входе второго элемента И 14 перекрывает его, этот импульс не проходит через второй элемент И 14. Импульс с второй входной шины поступает на второй вход открытого (на первом входе есть высокий уровень) четвертого элемента И 16, с его выхода через первый элемент ИЛИ 2 поступает на С-вход счетчика 10, в результате чего последний переведен в единичное состояние (фиг.2г). После того, как третьим элементом задержки 8 будет выдержано время Т3 на R-вход счетчика 10, с выхода третьего элемента задержки 8 проходит импульс (фиг.2в), который и обнуляет счетчик 10 (фиг. 2г). В результате этого отрицательный перепад попадает на вход формирователя импульсов 11 и запускает его (фиг.2ж). Импульс, сформированный формирователем импульсов 11, через второй элемент ИЛИ 1 поступает на выходную шину устройства (фиг. 2з). Таким образом, импульс, пришедший на вторую входную шину устройства во время следования импульса через первую входную шину или с интервалом между ними менее минимально допустимого для потребителя, получающего их с выхода устройства, задержан, а через минимально допустимое время сформирован. In the case of a pulse arriving at the closed input bus of the device, for example, at the second (Fig.2b) (i.e., the pulse that came before the first input bus (Fig.2a) translates the first trigger 4 (Fig.2d) into a single the state and low level at the first input of the second element And 14 blocks it, this pulse does not pass through the second element And 14. The pulse from the second input bus goes to the second input of the open (at the first input there is a high level) fourth element And 16, from its output through the first element OR 2 enters the C-input of the counter 10, as a result of which the latter is transferred to a single state (Fig. 2d). After the third delay element 8 has been sustained with the time T3 at the R-input of the counter 10, a pulse passes from the output of the third delay element 8 (Fig. 2c), which resets the counter 10 ( Fig. 2d) As a result of this, the negative difference enters the input of the pulse shaper 11 and starts it (Fig. 2g). The pulse generated by the pulse shaper 11, through the second element OR 1 enters the output bus of the device (Fig. 2h). Thus, the pulse arriving at the second input bus of the device while following the pulse through the first input bus or with an interval between them less than the minimum acceptable for the consumer receiving them from the output of the device is delayed, and is formed after the minimum acceptable time.

Высокий уровень с выхода третьего элемента задержки 8 через время Т4, поступает также (пройдя через четвертый элемент задержки 9) на R-входы первого 4 и второго 5 триггеров. В результате чего обнуляется первый триггер 4 (фиг.2д) - устройство в исходном состоянии. В случае прихода импульса на закрытую первую входную шину устройства оно срабатывает аналогичным образом: этот импульс не проходит через закрытый первый элемент И 13 на выходную шину устройства, но он проходит через первый вход третьего элемента И 15 и через первый вход первого элемента ИЛИ 2 на С-вход счетчика 10. В результате чего последний переходит в единичное состояние. После того, как выдерживают (третьим элементом задержки 8) необходимое время после прохождения импульса через вторую открытую входную шину, на R-входе счетчика 10 появляется высокий уровень, который и обнуляет счетчик. Отрицательный перепад попадает на вход формирователя импульсов 11 и запускает его, в результате чего формируется дополнительный импульс на выход устройства. A high level from the output of the third delay element 8 through time T4 also arrives (after passing through the fourth delay element 9) at the R-inputs of the first 4 and second 5 triggers. As a result, the first trigger 4 is reset (Fig.2d) - the device is in the initial state. In the case of a pulse arriving at the closed first input bus of the device, it works in the same way: this pulse does not pass through the closed first element And 13 to the output bus of the device, but it passes through the first input of the third element And 15 and through the first input of the first element OR 2 to C - input counter 10. As a result, the latter goes into a single state. After the necessary time is maintained (by the third delay element 8) after the pulse passes through the second open input bus, a high level appears at the R-input of the counter 10, which resets the counter. A negative difference hits the input of the pulse shaper 11 and starts it, as a result of which an additional pulse is formed at the output of the device.

В случае, если рабочий (с низкого уровня в высокий) фронт на С-вход второго триггера 5 приходит в момент переходного процесса на управляющем входе последнего (т. е. в начале пришел импульс на вторую входную шину устройства и начал проходить через второй элемент И 14 на выходную шину устройства и вход второго элемента задержки 7, а потом пришел импульс на первую входную шину устройства, что вызовет изменение состояния на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12) и при этом второй триггер 5 не переходит в единичное состояние, то первый элемент И 13 остается открытым и пропускает на вход первого элемента задержки 6 импульс, который и устанавливает первый триггер 4 в единичное состояние. Т.е. видно, что при таком пространственном положении импульсов, поступающих на входные шины устройства, возможно увеличение длительности импульса, поступающего на выходную шину устройства, на время
t5 + T2 - t3 - t4, Поэтому Т2 желательно выбирать близким к нижней границе допуска. При практической реализации устройства величину Т3 необходимо выбирать из следующих условий
T3 > t1 + t6 - t7, при этом левая часть неравенства должна превышать правую на величину не меньшую, чем величина, определяемая разбросом временных параметров худшей (с большим допуском) из цепочек элементов - первый элемент задержки 6, первый триггер 4, третий элемент ИЛИ 3, третий элемент задержки 8, счетчик 10, формирователь импульсов 11(или - второй элемент задержки 7 второй триггер 5, третий элемент ИЛИ 3, третий элемент задержки 8, счетчик 10, формирователь импульсов 11). Большее превышение левой части над правой нежелательно, т.к. на эту удвоенную величину необходимо увеличивать промежутки между соседними импульсами, поступающими на каждую из входных шин устройства, т.е. сокращать область применения устройства.If the working (from low to high) front to the C-input of the second trigger 5 comes at the time of the transition process at the control input of the latter (i.e., at the beginning the pulse came to the second input bus of the device and began to pass through the second AND element 14 to the output bus of the device and the input of the second delay element 7, and then a pulse came to the first input bus of the device, which will cause a state change at the output of the element EXCLUSIVE OR 12) and the second trigger 5 does not go into a single state, then the first element is And 13 remains I am open and passes a pulse to the input of the first delay element 6, which sets the first trigger 4 to a single state. Those. it is seen that with such a spatial position of the pulses arriving at the input buses of the device, it is possible to increase the duration of the pulse arriving at the output bus of the device for a time
t5 + T2 - t3 - t4; therefore, it is advisable to choose T2 close to the lower tolerance limit. In the practical implementation of the device, the value of T3 must be selected from the following conditions
T3> t1 + t6 - t7, while the left-hand side of the inequality must exceed the right-hand side by an amount no less than the value determined by the spread of the time parameters of the worst (with greater tolerance) of the chains of elements - the first delay element 6, the first trigger 4, the third element OR 3, the third delay element 8, counter 10, pulse shaper 11 (or the second delay element 7, second trigger 5, the third element OR 3, the third delay element 8, counter 10, pulse shaper 11). A larger excess of the left over the right is undesirable, because by this doubled amount, it is necessary to increase the intervals between adjacent pulses arriving at each of the input buses of the device, i.e. reduce the scope of the device.

Теоретически возможен случай, когда информационный импульс на первую (вторую) закрытую входную шину приходит во время обнуления второго 5 (первого 4) триггера. Этот импульс начинает проходить через третий элемент И 15 (четвертый элемент И 16) и в этот момент триггер обнуляется, но "пичек" от импульса может, пройдя через первый элемент ИЛИ 2, попасть на С-вход счетчика 10. Чтобы не произошло установки в высокий уровень счетчика 10, на его R-входе должен присутствовать высокий уровень, для этого и введено вышеуказанное соотношение между величинами t10, t11 и t12. Theoretically, the case is possible when the information pulse to the first (second) closed input bus comes during zeroing of the second 5 (first 4) trigger. This pulse begins to pass through the third element And 15 (the fourth element And 16) and at that moment the trigger is reset, but the "picks" from the pulse can, having passed through the first element OR 2, get to the C-input of the counter 10. That there was no installation in a high level of the counter 10, a high level must be present at its R-input, for this the above ratio between the values of t10, t11 and t12 is introduced.

В случае прихода импульса на закрытую входную шину устройства, во время присутствия высокого уровня на R-входе счетчика 10 последний не установится в единицу и, следовательно, формирователь импульсов 11 не будет запущен. После обнуления первого 4 (второго 5) триггера информационный импульс начинает проходить через второй 14 (первый 13) элемент И на выходную шину устройства укороченным на время, вызванное задержкой на цепочке элементов - третий элемент И 15, первый элемент ИЛИ 2, второй триггер 5 (или цепочке - четвертый элемент И 16, первый элемент ИЛИ 2, первый триггер 4) плюс время Т4. Т.е. при практической реализации устройства Т4 желательно выбирать близким к нижней границе допуска. In the case of a pulse arriving at the closed input bus of the device, during the presence of a high level at the R-input of the counter 10, the latter will not be set to unity and, therefore, the pulse shaper 11 will not be started. After zeroing the first 4 (second 5) trigger, an information pulse begins to pass through the second 14 (first 13) element And the output bus of the device shortened by the time caused by a delay in the chain of elements - the third element And 15, the first element OR 2, the second trigger 5 ( or a chain - the fourth element AND 16, the first element OR 2, the first trigger 4) plus the time T4. Those. in the practical implementation of the T4 device, it is desirable to choose close to the lower tolerance limit.

Предлагаемое устройство имеет такое же ограничение по скважности импульсных последовательностей, поступающих на входные шины устройства, как и известное: интервалы между соседними импульсами каждой из импульсных последовательностей, поступающих на входы устройства, должны быть такими, чтобы в них помещались импульсы другой последовательности, при этом промежутки между импульсами вновь образованной импульсной последовательности были не меньше, чем требуется потребителю, получающему импульсы с выходной шины устройства. Описание работы устройства приведено для положительной логики - наличию сигнала соответствует высокий уровень. The proposed device has the same limitation on the duty cycle of the pulse sequences arriving at the input buses of the device, as well as the known one: the intervals between adjacent pulses of each of the pulse sequences arriving at the device inputs must be such that pulses of a different sequence are placed in them, while between the pulses of the newly formed pulse sequence were not less than required by the consumer receiving pulses from the output bus of the device. A description of the operation of the device is given for positive logic - the presence of a signal corresponds to a high level.

Как видно из вышеуказанного в устройстве, повышение надежности происходит при сохранении технических характеристик. В известном устройстве используется 23-и логических элемента, а в предлагаемом - 16-ть логических элементов, т.е. надежность (определяемая суммарной надежностью элементов) у предлагаемого устройства, по крайней мере, в 1,44 раза выше. Кроме того, в известном устройстве количество связей (от выхода элемента к входу следующего) составляет 50, а в предлагаемом - 33, что также сказывается на надежности устройства. Сравнивая элементный состав устройств, видно, что предлагаемое устройство содержит меньшее относительно общего числа количество элементов со сложной логической структурой (многофазный генератор импульсов, счетчик, триггер), что также увеличивает его надежность. As can be seen from the above in the device, the increase in reliability occurs while maintaining the technical characteristics. In the known device, 23 logical elements are used, and in the proposed one, 16 logical elements, i.e. reliability (determined by the total reliability of the elements) of the proposed device is at least 1.44 times higher. In addition, in the known device, the number of connections (from the output of the element to the input of the next) is 50, and in the proposed one - 33, which also affects the reliability of the device. Comparing the elemental composition of the devices, it can be seen that the proposed device contains a smaller relative to the total number of elements with a complex logical structure (multiphase pulse generator, counter, trigger), which also increases its reliability.

Claims (1)

УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ ФАЗЫ, содержащее первый, второй, третий элементы И, первый, второй, третий элементы ИЛИ, счетчик, при этом первая входная шина устройства соединена с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ и через первый элемент задержки - с C-входом первого триггера, инверсный выход которого соединен с первым входом второго элемента И, вторая входная шина устройста соединена с вторыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второго элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и через второй элемент задержки - с C-входом второго триггера, инверсный выход которого соединен с вторым входом первого элемента И, прямые выходы первого и второго триггеров соединены с первым и вторым входами соответственно третьего элемента ИЛИ, выход которого через третий и четвертый элементы задержки соединен с R-входами первого и второго триггеров, D-вход первого триггера соединен с шиной логической единицы, а D-вход второго триггера - с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход формирователя импульсов соединен с третьим входом второго элемента ИЛИ, выход которого соединен с выходной шиной устройства, отличающееся тем, что в него дополнительно введен четвертый элемент И, первый вход которого соединен с прямым выходом первого триггера, второй вход - с второй входной шиной устройства, а выход - с вторым входом первого элемента ИЛИ, выход последнего соединен с C-входом счетчика, вход параллельной записи которого соединен с шиной установки исходного состояния, R-вход - с выходом третьего элемента задержки, D-вход - с шиной логического нуля, а выход - с входом формирователя импульсов, первая входная шина устройства соединена с первым входом третьего элемента И, второй вход которого соединен с прямым выходом второго триггера, а выход - с первым входом первого элемента ИЛИ. A PHASE CORRECTION DEVICE containing the first, second, third AND elements, the first, second, third OR elements, a counter, wherein the first input bus of the device is connected to the first inputs of the EXCLUSIVE OR element and the first AND element, the output of which is connected to the first input of the second element OR and through the first delay element - with the C-input of the first trigger, whose inverse output is connected to the first input of the second AND element, the second input bus of the device is connected to the second inputs of the EXCLUSIVE OR element and the second AND element, the output is it is connected to the second input of the second OR element and through the second delay element to the C-input of the second trigger, whose inverse output is connected to the second input of the first AND element, the direct outputs of the first and second triggers are connected to the first and second inputs of the third OR element, respectively, the output which through the third and fourth delay elements is connected to the R-inputs of the first and second triggers, the D-input of the first trigger is connected to the logical unit bus, and the D-input of the second trigger is connected to the output of the EXCLUSIVE OR element, the output is formed The pulse generator is connected to the third input of the second OR element, the output of which is connected to the output bus of the device, characterized in that it also has a fourth And element, the first input of which is connected to the direct output of the first trigger, the second input to the second input bus of the device, and the output is with the second input of the first OR element, the output of the last is connected to the C-input of the counter, the parallel recording input of which is connected to the initial state setting bus, the R-input - with the output of the third delay element, the D-input - with the logic bus zero, and the output is with the input of the pulse former, the first input bus of the device is connected to the first input of the third AND element, the second input of which is connected to the direct output of the second trigger, and the output to the first input of the first OR element.

Images