RU2022344C1

RU2022344C1 - Digital signal input/output device

Info

Publication number: RU2022344C1
Authority: RU
Inventors: Анатолий Ефимович Злачевский
Original assignee: Анатолий Ефимович Злачевский
Priority date: 1989-07-18
Filing date: 1989-07-18
Publication date: 1994-10-30

Abstract

FIELD: computer engineering. SUBSTANCE: device has channel receivers 1, channel transmitters 2, channel transceivers 3, control unit 4, address selection and vector generation unit 5, interrupt unit 6, address comparator 7, programmed timer 8, pulse generator 9, 2NAND gate 10, JK flip-flop 11, electric isolation units 12 and 13, status register 14. Device enables input of digital signals whose repetition period is not a multiple of time marker period and also provides for digital signal output. EFFECT: enlarged functional capabilities. 3 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в составе ЭВМ, имеющих канал МПИ, в автоматизированной системе управления, работающей в режиме реального времени. The invention relates to computer technology and can be used as part of computers having an MPI channel in an automated control system operating in real time.

Целью изобретения является расширение функциональных возможностей устройства. The aim of the invention is to expand the functionality of the device.

На фиг. 1 представлена схема устройства; на фиг. 2 приведены формат и назначение отдельных разрядов регистра состояния; на фиг. 3 - временные диаграммы, иллюстрирующие ввод и вывод дискретных сигналов. In FIG. 1 shows a diagram of a device; in FIG. 2 shows the format and purpose of the individual bits of the status register; in FIG. 3 is a timing diagram illustrating input and output of discrete signals.

Устройство (фиг. 1) содержит канальные приемники 1, канальные передатчики 2, канальные приемопередатчики 3, блок 4 управления, блок 5 селекции адресов и выдачи вектора, блок 6 прерывания, компаратор 7 адресов, программируемый таймер 8, генератор 9 импульсов, элемент 2И-НЕ 10, IK-триггер 11, первый блок 12 гальванической развязки, второй блок 13 гальванической развязки, регистр 14 состояния, содержащий первый D-триггер 15, второй D-триггер 16, третий D-триггер 17, элемент И 18 и элемент ИЛИ 19. Входы 20 канальных приемников 1 являются группой входов управления обменом устройства. Выходы 21 канальных передатчиков 2 являются группой выходов управления обменом устройства. Первая группа входов-выходов 22 канальных приемопередатчиков 3 является входами-выходами адреса данных устройства. Входы 20 канальных приемников 1, выходы 21 канальных передатчиков 2 и первая группа входов-выходов 22 канальных приемопередатчиков 3 подключены к каналу 23 ЭВМ. Выходы канальных приемников 1 образуют внутреннюю шину 24 входных сигналов управления обменом устройства. Входы канальных передатчиков 2 образуют внутреннюю шину 25 выходных сигналов управления обменом устройства. Вторая группа входов-выходов канальных приемопередатчиков 3 образует внутреннюю шину 26 сигналов адреса-данных устройства. Вход 27 переключения направления передачи канальных приемопередатчиков 3 подключен к выходу 28 блока 4 управления, вход 29 синхроимпульса ввода блока 4 управления соединен с линией соответствующего сигнала внутренней шины 24, вход 30 синхроимпульса ответа блока 4 управления соединен с линией соответствующего сигнала внутренней шины 25. Группа входов 31 управления обменом блока 5 соединена с линиями соответствующих сигналов внутренней шины 24. Группа входов-выходов 32 адреса-данных блока 5 соединена с линиями соответствующих сигналов адреса-данных внутренней шины 26. Первая группа 33 входов 34 установки адресов сравнения блока 5 соединена с шиной 35 "Плюс источника питания", вторая группа 36 входов 34 блока 5 соединена с шиной 37 "Общий провод". Выход 38 сравнения блока 5 соединен с управляющим входом 39 компаратора 7 адресов. Вход 40 ввода и вход 41 вывода компаратора 7 соединены с линиями соответствующих сигналов внутренней шины 24. Адресные входы 42 компаратора 7 соединены с линиями сигналов трех младших разрядов внутренней шины 26. Выход 43 синхроимпульса ответа компаратора 7 соединен с линией соответствующего сигнала внутренней шины 25. Выход 44 строба управления компаратора 7 соединен с первым входом 45 элемента И 18, второй вход 46 которого соединен с линией синхроимпульса вывода внутренней шины 24. Выход 47 элемента И 18 соединен с синхровходами 48, 49 и 50 D-триггеров 15, 16 и 17 соответственно. D-вход 51 первого D-триггера 15 соединен с линией сигнала шестого разряда адреса-данных внутренней шины 26. D-вход 52 второго D-триггера 16 соединен с линией сигнала нулевого разряда адреса-данных внутренней шины 26. D-вход 53 третьего D-триггера 17 соединен с линией сигнала седьмого адреса-данных внутренней шины 26. Входы 54 и 55 сброса второго 16 и третьего 17 D-триггеров соединены между собой, с первым входом 56 элемента ИЛИ 19 и с линией сигнала начальной установки внутренней шины 24. Второй вход 57 элемента ИЛИ 19 соединен с выходом 58 синхроимпульса ответа блока 5 и с линией соответствующего сигнала внутренней шины 25. Выход 58 элемента ИЛИ 19 соединен с входом 59 сброса первого D-триггера 15. Прямой выход 60 этого триггера соединен с входом 61 разрешения счета второго канала программируемого таймера 8 и с входом 62 сброса IК-триггера 11. Синхровход 63 этого триггера соединен с выходом 64 второго канала таймера 8. I-вход 65 триггера 11 соединен с шиной 35 "Плюс источника питания" устройства, а К-вход 66 - с шиной 37 "Общий провод". Прямой выход 67 второго D-триггера 16 соединен с входами 68 и 69 разрешения счета нулевого и первого каналов программируемого таймера 8. Прямой выход 70 третьего D-триггера 17 соединен с входом 71 второго блока 13 гальванической развязки. Выход 72 этого блока является информационным выходом устройства. Выход 73 сигнала разрешения компаратора 7 соединен с входом 74 выбора кристалла программируемого таймера 8. Младший адресный выход 75 и старший адресный выход 76 компаратора 7 соединены соответственно с младшим адресным входом 77 и старшим адресным входом 78 программируемого таймера. Выход 79 генератора 9 импульсов соединен с частотным входом 80 нулевого канала таймера 8, с частотным входом 81 первого канала таймера 8, а также с первым входом 82 элемента 2И-НЕ 10. К второму входу 83 элемента 2И-НЕ 10 подключен выход 84 первого блока 12 гальванической развязки. Вход 85 этого блока является информационным входом устройства, на который поступают вводимые дискретные сигналы. Выход 86 элемента 2И-НЕ соединен с частотным входом 87 второго канала таймера 8. Вход 88 синхроимпульса чтения и вход 89 синхроимпульса записи таймера 8 соединены с линиями сигналов соответственно ввода и вывода внутренней шины 24. Группа входов-выходов 90 данных таймера 8 соединена с линиями соответствующих сигналов адреса-данных внутренней шины 26. Выход 91 нулевого канала таймера 8 подключен к линии сигнала второго радиального прерывания внутренней шины 25. Выход 92 первого канала таймера 8 подключен к линии сигнала первого радиального прерывания внутренней шины 25. Инверсный выход 93 IK-триггера 11 соединен с входом 94 требования прерывания блока 5. Первая группа 95 входов 96 установки адреса вектора прерывания блока 5 соединена с шиной 35 "Плюс источника питания", вторая группа 97 входов 96 соединена с шиной 37 "Общий провод". Выход 98 требования прерывания блока 5 соединен с одноименным входом 99 блока 6 и с линией соответствующего сигнала внутренней шины 25. Вход 100 предоставления прерывания блока 6 соединен с линией входного сигнала предоставления прерывания внутренней шины 24, а выход 101 предоставления прерывания блока 6 соединен с линией выходного сигнала предоставления прерывания внутренней шины 25. The device (Fig. 1) contains channel receivers 1, channel transmitters 2, channel transceivers 3, control unit 4, address selection and vector output unit 5, interrupt unit 6, address comparator 7, programmable timer 8, pulse generator 9, element 2I- NOT 10, IK-trigger 11, first galvanic isolation unit 12, second galvanic isolation unit 13, status register 14 containing a first D-trigger 15, second D-trigger 16, third D-trigger 17, AND 18 element and OR 19 element The inputs of 20 channel receivers 1 are a group of exchange control inputs m device. The outputs of 21 channel transmitters 2 are a group of device exchange control outputs. The first group of inputs / outputs 22 channel transceivers 3 are inputs / outputs of the device data address. The inputs of 20 channel receivers 1, the outputs of 21 channel transmitters 2 and the first group of inputs and outputs 22 of the channel transceivers 3 are connected to the channel 23 of the computer. The outputs of the channel receivers 1 form the internal bus 24 of the input signals of the exchange control device. The inputs of the channel transmitters 2 form the internal bus 25 of the output signals of the exchange control device. The second group of inputs and outputs of the channel transceivers 3 forms an internal bus 26 of the signal address data of the device. The input 27 of switching the direction of transmission of the channel transceivers 3 is connected to the output 28 of the control unit 4, the input 29 of the input clock of the control unit 4 is connected to the line of the corresponding signal of the internal bus 24, the input 30 of the response clock of the control unit 4 is connected to the line of the corresponding signal of the internal bus 25. Input group 31, the exchange control unit 5 is connected to the lines of the corresponding signals of the internal bus 24. The group of inputs / outputs 32 of the data address of the unit 5 is connected to the lines of the corresponding signals of the address data x internal bus 26. The first group of 33 inputs 34 setting the addresses of the comparison unit 5 is connected to the bus 35 "Plus power supply", the second group of 36 inputs 34 of the unit 5 is connected to the bus 37 "Common wire". The output 38 of the comparison unit 5 is connected to the control input 39 of the comparator 7 addresses. Input input 40 and output 41 of output of comparator 7 are connected to lines of corresponding signals of internal bus 24. Address inputs 42 of comparator 7 are connected to signal lines of three least significant bits of internal bus 26. Output 43 of the response clock of comparator 7 is connected to the line of corresponding signal of internal bus 25. Output 44 of the control gate of the comparator 7 is connected to the first input 45 of the And 18 element, the second input 46 of which is connected to the clock line of the output of the internal bus 24. The output 47 of the And 18 element is connected to the clock inputs 48, 49 and 50 of the D-flip-flops 15, 16 and 17 respectively. D-input 51 of the first D-flip-flop 15 is connected to the signal line of the sixth digit of the internal bus address-data address 26. D-input 52 of the second D-flip-flop 16 is connected to the zero-signal line of the internal bus address-data address 26. D-input 53 of the third D -trigger 17 is connected to the signal line of the seventh data address of the internal bus 26. The reset inputs 54 and 55 of the second 16 and third 17 D-flip-flops are interconnected with the first input 56 of the OR element 19 and with the signal line of the initial setting of the internal bus 24. Second the input 57 of the OR element 19 is connected to the output 58 of the clock response block and 5 and with the line of the corresponding signal of the internal bus 25. The output 58 of the OR element 19 is connected to the reset input 59 of the first D-trigger 15. The direct output 60 of this trigger is connected to the account resolution input 61 of the second channel of the programmable timer 8 and to the IK- reset input 62 trigger 11. Sync input 63 of this trigger is connected to the output 64 of the second channel of timer 8. I-input 65 of trigger 11 is connected to the bus 35 "Plus power supply" of the device, and K-input 66 to bus 37 "Common wire". Direct output 67 of the second D-flip-flop 16 is connected to inputs 68 and 69 of allowing counting of the zero and first channels of the programmable timer 8. Direct output 70 of the third D-flip-flop 17 is connected to the input 71 of the second galvanic isolation unit 13. The output 72 of this block is the information output of the device. The output 73 of the enable signal of the comparator 7 is connected to the input 74 of the chip selection of the programmable timer 8. The lowest address output 75 and the highest address output 76 of the comparator 7 are connected respectively with the lowest address input 77 and the highest address input 78 of the programmable timer. The output 79 of the pulse generator 9 is connected to the frequency input 80 of the zero channel of the timer 8, to the frequency input 81 of the first channel of the timer 8, as well as to the first input 82 of the 2I-NOT 10 element. The output 84 of the first block is connected to the second input 83 of the 2I-NOT 10 element 12 galvanic isolation. The input 85 of this block is the information input of the device, which receives the input discrete signals. The output 86 of the 2AND element is NOT connected to the frequency input 87 of the second channel of the timer 8. The input 88 of the read clock and the input 89 of the write clock of the timer 8 are connected to the signal lines of the input and output of the internal bus 24, respectively. The group of inputs / outputs 90 of the data of the timer 8 are connected to the lines corresponding signals of the data address of the internal bus 26. The output 91 of the zero channel of the timer 8 is connected to the signal line of the second radial interruption of the internal bus 25. The output 92 of the first channel of the timer 8 is connected to the signal line of the first radial interrupt internal bus 25. The inverse output 93 of the IK-trigger 11 is connected to the input 94 of the interrupt requirement of block 5. The first group of 95 inputs 96 of the address of the interrupt vector of block 5 is connected to the bus 35 "Plus power supply", the second group of 97 inputs 96 is connected to the bus 37 "Common wire." The output 98 of the interrupt request of block 5 is connected to the same input 99 of block 6 and to the line of the corresponding signal of the internal bus 25. The input 100 of the interrupt supply of block 6 is connected to the line of the input signal to provide interruption to the internal bus 24, and the output of 101 to the interruption of block 6 is connected to the output line internal bus interrupt grant signal 25.

На выходе 38 блока 5 селекции адресов и выдачи вектора появляется сигнал сравнения, если в адресной части циклов ВВОД и ВЫВОД на группе входов-выходов 32 блока 5 будет комбинация логических "0" и логических "1", совпадающая с комбинацией, установленной на группе входов 34, т.е. если адрес на группе входов-выходов 32 совпадает с адресом, установленным на группе входов 34. Сигнал сравнения на выходе 38 блока 5 длится до окончания текущего цикла. Селектор адресов, заключенный внутри блока 5, осуществляет сравнение не одного адреса, а группы из восьми смежных адресов. Адреса внутри этой группы отличаются один от другого значением одного из трех младших разрядов. При поступлении на вход 94 блока 5 сигнала требования прерывания на выходе 98 блока 5 также появляется сигнал требования прерывания. Этот сигнал поступает на линию сигнала требования прерывания внутренней шины 25, а оттуда через канальные передатчики 2 на линию сигнала требования прерывания канала 23. Процессор ЭВМ (на фигурах не показан), получив из этой линии сигнал требования прерывания, завершает выполнение текущей команды и проводит цикл ВВОД АДРЕСА ВЕКТОРА ПРЕРЫВАНИЯ. Адрес вектора, установленный на входах 96 блока 5 в сопровождении синхроимпульса ответа, вырабатываемого на выходе 58 этого блока, поступает на группу входов-выходов 32 адреса-данных, а оттуда по линиям сигналов адреса-данных внутренней шины 26 через канальные приемопередатчики 3 на линии сигналов адреса-данных канала 23 ЭВМ. At the output 38 of block 5 of address selection and vector output, a comparison signal appears if in the address part of the input and output cycles on the group of input-output 32 of block 5 there will be a combination of logical “0” and logical “1” that matches the combination set on the group of inputs 34, i.e. if the address on the group of inputs / outputs 32 matches the address set on the group of inputs 34. The comparison signal at the output 38 of block 5 lasts until the end of the current cycle. The address selector, enclosed within block 5, compares not one address, but a group of eight adjacent addresses. The addresses within this group differ from each other by the value of one of the three lower order bits. Upon receipt of an interrupt request signal at the input 94 of the block 5, an interrupt request signal also appears at the output 98 of the block 5. This signal is fed to the signal line of the interrupt request signal of the internal bus 25, and from there through channel transmitters 2 to the signal line of the interrupt request signal of channel 23. The computer processor (not shown in the figures), having received the interrupt request signal from this line, completes the execution of the current command and conducts a cycle ENTERING THE INTERRUPT VECTOR ADDRESS. The vector address set at the inputs 96 of block 5, accompanied by a clock pulse of the response generated at the output 58 of this block, goes to the group of inputs / outputs 32 of the data address, and from there along the signal lines of the data address of the internal bus 26 through channel transceivers 3 on the signal line data address of the channel 23 of the computer.

Канальные приемопередатчики 3 исходно включены в напpавлении передачи сигналов из канала 23 во внутреннюю шину 26. Переключения направления передачи происходят в моменты ввода информации из устройства в ЭВМ в циклах ВВОД или ВВОД АДРЕСА ВЕКТОРА ПРЕРЫВАНИЯ. Канальные приемники 1 постоянно включены в направлении передачи сигналов из канала 23 во внутреннюю шину 24. Канальные передатчики 2 постоянно включены в направлении передачи сигналов из внутренней шины 25 в канал 23. Channel transceivers 3 are initially included in the direction of signal transmission from channel 23 to the internal bus 26. Switching the direction of transmission occurs at the moment of input of information from the device into the computer in the cycles of the ENTER or ENTER ADDRESS of the INTERRUPTION VECTOR. Channel receivers 1 are constantly turned on in the direction of signal transmission from channel 23 to the internal bus 24. Channel transmitters 2 are constantly turned on in the direction of signal transmission from internal bus 25 to the channel 23.

Блок 4 выполняет функцию переключателя направления передачи канальных приемо-передатчиков 3. Block 4 performs the function of the switch direction of the channel transceivers 3.

Блок 6 предназначен для выработки запрета на распространение синхроимпульса предоставления прерывания при выполнении цикла ВВОД АДРЕСА ВЕКТОРА ПРЕРЫВАНИЯ в том случае, если прерывания требовало данное устройство. Во всех остальных случаях запрет не вырабатывается и синхроимпульс предоставления прерывания, поступающий из канала 23 через канальные приемники 1 на внутреннюю шину 24 устройства, ретранслируется блоком 6 по внутренней шине 25 через канальные передатчики 2 в канал 23. Block 6 is designed to generate a ban on the distribution of the clock pulse providing an interrupt when executing the cycle INPUT ADDRESS OF THE INTERRUPTION VECTOR in case the interrupt required this device. In all other cases, the ban is not generated and the interrupt providing clock coming from channel 23 through channel receivers 1 to the internal bus 24 of the device is relayed by block 6 via internal bus 25 through channel transmitters 2 to channel 23.

Компаратор 7 адресов в группе из восьми смежных адресов, выделенной блоком 5, распознает четыре адреса, относящиеся к регистрам таймера 8, и один адрес, относящийся к регистру 14 состояния. При обращении ЭВМ к регистрам таймера 8 в циклах ВВОД и ВЫВОД, а также при обращении к регистру 14 состояния в цикле ВЫВОД на выходе 43 компаратора 7 адресов вырабатывается синхроимпульс ответа, поступающий по линии синхроимпульса ответа внутренней шины 25 через канальные передатчики 2 в канал 23 ЭВМ. The address comparator 7 in a group of eight adjacent addresses allocated by block 5 recognizes four addresses related to timer registers 8 and one address related to status register 14. When the computer accesses the timer registers 8 in the INPUT and OUTPUT cycles, and also when the status register 14 is accessed in the OUTPUT cycle, the output of the 43 address comparator 7 generates a response clock, which is transmitted via the internal bus 25 response clock line through channel transmitters 2 to the computer channel 23 .

Регистр 14 состояния имеет доступ только для записи. Формат и назначение разрядов регистра 14 состояния иллюстрирует фиг. 2. При включении питания ЭВМ и при запуске программы импульсом начальной установки канала 23, поступающим через канальные приемники 1 по внутренней шине 24 на вход регистра 14 состояния, производится начальный сброс триггеров 15, 16 и 17 регистра состояния, что приводит к запрету счета всех каналов таймера 8, к запрету первого и второго радиальных прерываний и к запрету сигнала требования прерывания на выходе 93 триггера 11. Status register 14 has write access only. The format and bits of the status register 14 are illustrated in FIG. 2. When you turn on the power of the computer and when the program starts, the initial setting pulse of channel 23 arriving through the channel receivers 1 via the internal bus 24 to the input of the status register 14, the triggers 15, 16 and 17 of the status register are initially reset, which prevents the counting of all channels timer 8, to prohibit the first and second radial interrupts and to ban the signal of the interrupt requirement at the output 93 of trigger 11.

Таймер 8 содержит три независимых идентичных программируемых 16-разрядных счетчика, работающих в двоичном или двоично-десятичном коде. Каждый из счетчиков (каналов) программируют независимо друг от друга, записывая управляющее слово и число, с которого счетчик начинает вычитание. ЭВМ осуществляет записи (инициализацию) счетчиков, обращаясь в цикле ВЫВОД к регистру управляющего слова и к трем регистрам данных каналов таймера 8. При этом на входе 74 выбора кристалла таймера 8 должен действовать сигнал разрешения, адресация регистров таймера 8 осуществляется с помощью сигналов на его адресных входах 77 и 78, а запись данных в регистры таймера 8 осуществляется по линиям сигналов восьми младших разрядов адреса-данных внутренней шины 26, подключенных к группе входов-выходов 90 таймера 8, во время действия синхроимпульса вывода на входе 89 записи таймера 8. По окончании инициализации каждый из трех каналов таймера 8 начинает работать независимо друг от друга, осуществляя уменьшение на единицу своего содержимого по заднему фронту каждого импульса, действующего на частотном входе этого канала, при условии разрешения счета на соответствующем входе 68, 69, 61. В зависимости от управляющего слова возможен один из шести режимов работы каждого канала таймера 8. Timer 8 contains three independent identical programmable 16-bit counters operating in binary or binary decimal code. Each of the counters (channels) is programmed independently of each other, writing down the control word and the number from which the counter starts the subtraction. The computer records (initializes) the counters by accessing the control word register and the three data registers of timer 8 channels in the OUTPUT cycle. At the same time, an enable signal must act on input 74 of the timer 8 crystal, addressing the timer 8 registers is performed using the signals on its address inputs 77 and 78, and the data are recorded in timer registers 8 along the signal lines of the eight least significant bits of the data bus address of the internal bus 26 connected to the group of inputs / outputs 90 of the timer 8, during the operation of the output clock at the input 89 of the timer 8 recording. At the end of the initialization, each of the three channels of the timer 8 starts working independently of each other, decreasing by one unit of its content along the trailing edge of each pulse acting on the frequency input of this channel, provided that the account is resolved at the corresponding input 68 , 69, 61. Depending on the control word, one of the six operating modes of each channel of timer 8 is possible.

В составе ЭВМ устройство работает в программном режиме и в режиме прерываний. As part of a computer, the device operates in program mode and in interrupt mode.

В программном режиме производится инициализация всех каналов таймера 8, т.е. программирование каждого канала таймера 8 на определенный режим работы и занесение в каждый канал своего начального значения n. В программном режиме ЭВМ производит также обращение в цикле ВЫВОД к регистру 14 состояния, устанавливая или сбрасывая D-триггеры 15, 16, 17 этого регистра. Допустим каналы таймера 8 программируются на режим деления частоты, в нулевой канал заносится начальное число n_o, в первый канал n₁, во второй канал - n₂, прием n₀, n₁, n₂ - четные числа от 2 до 65534 (10). Затем ЭВМ обращается к регистру 14 состояния в цикле ВЫВОД. В адресной части этого цикла срабатывают селектор адресов, заключенный внутри блока 5, и компаратор 7 адресов, на выходе 44 которого активируется строб управления регистром 14 состояния, а сигналы на выходах 73, 75, 76 пассивны. Этот строб поступает на вход 45 элемента И 18 регистра 14 состояния и остается активным до конца цикла. По окончании адресной части цикла ВЫВОД ЭВМ активирует линию сигнала нулевого разряда адреса-данных канала 23, сопровождая выводимые данные синхроимпульсом вывода. Компаратор 7 адресов, получив на входе 41 синхроимпульс вывода из внутренней шины 24, вырабатывает на выходе 43 синхроимпульс ответа, поступающий по соответствующей линии внутренней шины 25 через канальные передатчики 2 в канал 23. С приходом на вход 46 элемента И 18 синхроимпульса вывода из внутренней шины 24 на выходе 47 элемента И 18 вырабатывается строб занесения, поступающий на синхровходы 48, 49, 50 триггеров 15, 16, 17. Поскольку на входе 52 триггера 16 сигнал нулевого разряда адреса-данных в рассматриваемый момент времени активен, а на D-входах 51 и 53 триггеров 15 и 17 сигналы шестого и седьмого разрядов адреса-данных пассивны, триггер 16 взводится, а триггеры 15 и 17 остаются в состоянии сброса. На входах 68 и 69 таймера 8 устанавливается разрешение (старт) счета. Таким образом, осуществляется старт счета нулевого и первого каналов таймера 8. На этом процесс инициализации заканчивается. Он проводится, как правило, один раз за все время после включения ЭВМ.In program mode, all channels of timer 8 are initialized, i.e. programming each channel of timer 8 to a specific mode of operation and entering into each channel its initial value n. In the program mode, the computer also makes a call in the OUTPUT cycle to the status register 14, setting or resetting the D-triggers 15, 16, 17 of this register. Assume timer 8 channels are programmed to frequency dividing mode, the zero channel is stored seed n _o, a first channel n _1, into the second channel - n _2, receiving n _0, n _1, n ₂ - even numbers from 2 to 65534 (10 ) Then the computer accesses the status register 14 in the cycle OUTPUT. In the address part of this cycle, an address selector, enclosed inside block 5, and an address comparator 7 are activated, at the output of which 44 the control strobe of state register 14 is activated, and the signals at outputs 73, 75, 76 are passive. This gate enters the input 45 of the element And 18 of the state register 14 and remains active until the end of the cycle. At the end of the address part of the cycle, COMPUTER OUTPUT activates a zero-bit signal line of the channel 23 data-address data, accompanying the output data with an output clock. The address comparator 7, having received at the input 41 an output clock from the internal bus 24, generates a response clock at the output 43, received via the corresponding line of the internal bus 25 through the channel transmitters 2 to channel 23. With the input of the AND element 18, the clock of the output from the internal bus 24 at the output 47 of the And 18 element, a drift gate is produced, which arrives at the synchro inputs 48, 49, 50 of the triggers 15, 16, 17. Since at the input 52 of the trigger 16 the zero-bit signal of the data-address is active at the considered time, and at the D-inputs 51 and 53 trig Erov signals 15 and 17 of the sixth and seventh bits of the address data are passive, the trigger 16 is cocked and the trigger 15 and 17 remain in the reset state. At the inputs 68 and 69 of timer 8, the resolution (start) of the account is set. Thus, the start of the counting of the zero and first channels of timer 8. This completes the initialization process. It is carried out, as a rule, once for the entire time after turning on the computer.

В режиме прерываний устройство, во-первых, организует режим реального времени ЭВМ, а во-вторых, производит вывод дискретных сигналов по программе вывода и ввод дискретных сигналов по программе ввода, причем вводимые дискретные сигналы проходят двухпороговую селекцию по длительности. Получив разрешение на входе 69, первый канал таймера 8 начинает работу как делитель частоты генератора 9 в n₁ раз. С выхода 92 этого канала импульсы скважности, близкой к двум, периода n₁ ^. Т (Т - период импульсов на выходе 79 генератора 9) поступают на линию первого радиального прерывания внутренней шины 25 и через канальные передатчики 2 на одноименную линию канала 23 ЭВМ. Эти импульсы являются метками реального времени, по которым ЭВМ организует режим реального времени. Получив разрешение на входе 68, нулевой канал таймера 8 начинает работу как делитель частоты генератора 9 в n₀ раз. С выхода 91 этого канала импульсы скважности, близкой к двум, периода n₀ ^. T поступают на линию второго радиального прерывания внутренней шины 25 и через канальные передатчики 2 на одноименную линию канала 23 ЭВМ. Моменты перехода уровня этих импульсов из логической "1" в логический "0" означают точки начала, продолжения или окончания вывода дискретных сигналов или их ввода с двухпороговой селекцией по длительности.In the interrupt mode, the device, firstly, organizes a real-time computer mode, and secondly, outputs discrete signals according to the output program and input discrete signals according to the input program, and the input discrete signals pass a two-threshold selection in duration. Having received permission at input 69, the first channel of timer 8 starts working as a frequency divider of generator 9 by a factor of ₁ . From the output 92 of this channel, pulses of duty cycle close to two, period n ₁ ^. T (T is the period of the pulses at the output 79 of the generator 9) is supplied to the line of the first radial interruption of the internal bus 25 and through channel transmitters 2 to the same line of the channel 23 of the computer. These pulses are real-time marks, according to which the computer organizes the real-time mode. Having received permission at input 68, the zero channel of timer 8 starts working as a frequency divider of generator 9 n ₀ times. From the output 91 of this channel, the duty cycle pulses are close to two, period n ₀ ^. T enter the line of the second radial interruption of the internal bus 25 and through channel transmitters 2 to the same line of the channel 23 of the computer. The moments of the transition of the level of these pulses from the logical "1" to the logical "0" mean the points of the beginning, continuation or end of the output of discrete signals or their input with two-threshold selection in duration.

Рассмотрим работу устройства в режиме прерываний, пользуясь временными диаграммами, приведенными на фиг. 3. Стрелками на фиг. 3а показаны моменты перехода импульсов с выхода 92 первого канала таймера 8 логической "1" в логический "0". Соответствующие этим переходам первые радиальные прерывания (метки реального времени) обозначены точками а1, а2, а3. Получив от устройства метку реального времени, поступающую по линии первого радиального прерывания канала 23, процессор ЭВМ завершает выполнение текущей команды и обращается к фиксированной ячейке памяти ЭВМ, в которой указан начальный адрес подпрограммы обработки первого радиального прерывания. Эта подпрограмма осуществляет наращивание на единицу счетчика меток реального времени, организованного в одной или нескольких ячейках памяти ЭВМ, по каждому факту первого радиального прерывания. Моменты перехода импульсов с выхода 91 нулевого канала таймера 8 из логической "1" в логический "0" обозначены на фиг. 3б точками б1...б6. Этим точкам соответствуют вторые радиальные прерывания (метки ввода-вывода дискретных сигналов). Получив от устройства метку ввода-вывода, поступающую по линии второго радиального прерывания канала 23, процессор ЭВМ завершает выполнение текущей команды и обращается к другой фиксированной ячейке памяти ЭВМ, в которой указан начальный адрес подпрограммы ввода-вывода дискретных сигналов. Под управлением этой подпрограммы ЭВМ в необходимые моменты времени, совпадающие с метками ввода-вывода, производит включение или отключение D-триггера 17 регистра 14 состояния, осуществляя вывод дискретных сигналов, а также производит включение или отключение D-триггера 15, разрешая двухпороговую селекцию и ввод дискретных сигналов. Так, например, в момент прихода метки ввода-вывода б1 программы ЭВМ необходимо осуществить вывод дискретного сигнала и одновременно разрешить ввод дискретного сигнала. Для этого ЭВМ, обращаясь к регистру 14 состояния в цикле ВЫВОД, активирует линии нулевого, шестого и седьмого разрядов адрес-данных канала 23, сопровождая выводимые данные синхроимпульсом вывода. Происходит взведение триггеров 15 и 17 и подтверждение взведенного состояния триггера 16н. На выходе 70 триггера 17 устанавливается логическая "1", что приводит к появлению дискретного сигнала на выходе 72 блока 13 (участок в1-в2 на фиг. 3в). Дискретный сигнал выводится до момента очередного воздействия по метке ввода-вывода б2. Взведенное состояние триггера 15 разрешает работу второго канала таймера 8 (участок г1-г2 на фиг. 3г). Поскольку на вход 85 блока 12 в этот момент поступает вводимый дискретный сигнал (участок д1-д2 на фиг. 3д), на частотный вход 87 второго канала таймера 8 с выхода 86 элемента 2И-НЕ 10 поступают импульсы периода Т от генератора 9, и по каждому заднему фронту этих импульсов происходит уменьшение на единицу начального значения n2, записанного в регистр второго канала таймера 8 при инициализации (участок е1 - е3 на фиг. 3е). В момент времени е2 содержимое счетчика второго канала таймера 8 становится равным нулю и на выходе 64 этого канала появляется сигнал логического "0". Взводится триггер 11, что приводит к появлению сигнала требования прерывания на выходе 98 блока 5, поступающего через канальные передатчики 2 в канал 23 (точка ж1 на фиг. 3ж). Процессор ЭВМ, получив этот сигнал, в течение времени ж1-ж2, называемого временем ожидания предоставления прерывания τ_ож (фиг. 3ж), завершает выполнение текущей команды и вводит адрес вектора прерывания, как это было указано выше при описании работы блока 5 и блока 6. Синхроимпульсом ответа с выхода 58 блока 5, поступающим через элемент ИЛИ 19 на вход 59 сброса триггера 15, последний сбрасывается (точка г2 на фиг. 3г), что приводит к запрету счета второго канала таймера 8 (точка е3 на фиг. 3е), сбросу триггера 11 и к снятию сигнала требования прерывания на выходе 98 блока 5 (точка ж2 на фиг. 3ж). Подпрограмма обслуживания векторного прерывания, начальный адрес которой находится в ячейке памяти ЭВМ, на которую указывает введенный вектор, по факту векторного прерывания информируется о том, что принят дискретный сигнал длительностью τ, причем (б2 - е1) > τ ≥ (е2 - е1).Consider the operation of the device in interrupt mode, using the timing diagrams shown in FIG. 3. The arrows in FIG. 3a shows the moments of the transition of pulses from the output 92 of the first channel of the timer 8 logical "1" to logical "0". The first radial interruptions corresponding to these transitions (real-time marks) are indicated by points a1, a2, a3. Having received from the device a real-time mark coming through the line of the first radial interruption of channel 23, the computer processor completes the execution of the current command and refers to a fixed cell in the computer's memory, which indicates the starting address of the processing routine for the first radial interruption. This subroutine carries out the increment per unit of real-time labels, organized in one or more computer memory cells, for each fact of the first radial interruption. The moments of the transition of pulses from the output 91 of the zero channel of the timer 8 from logical “1” to logical “0” are indicated in FIG. 3b by points b1 ... b6. These points correspond to the second radial interrupt (I / O marks of discrete signals). Having received from the device an I / O mark coming through the second radial interrupt line of channel 23, the computer processor completes the execution of the current command and refers to another fixed cell in the computer's memory, which indicates the starting address of the digital signal I / O routine. Under the control of this subroutine, the computer at the required time, coinciding with the I / O marks, enables or disables the D-trigger 17 of state register 14, outputs discrete signals, and also enables or disables the D-trigger 15, allowing two-threshold selection and input discrete signals. So, for example, at the time of arrival of the I / O mark b1 of the computer program, it is necessary to output a discrete signal and simultaneously enable the input of a discrete signal. For this, the computer, referring to the status register 14 in the OUTPUT cycle, activates the lines of zero, sixth and seventh bits of the address data of channel 23, accompanying the output data with an output clock. The triggers 15 and 17 are cocked and the cocked state of the trigger 16n is confirmed. Logic "1" is set at the output 70 of trigger 17, which leads to the appearance of a discrete signal at the output 72 of block 13 (section b1-b2 in Fig. 3c). A discrete signal is output until the next exposure on the I / O label B2. The cocked state of the trigger 15 allows the operation of the second channel of the timer 8 (section g1-g2 in Fig. 3d). Since the input of the block 12 at this moment receives an input discrete signal (section d1-d2 in Fig. 3d), the frequency input 87 of the second channel of the timer 8 from the output 86 of the 2I-NOT 10 element receives pulses of period T from the generator 9, and each trailing edge of these pulses decreases by one unit the initial value n2 recorded in the register of the second channel of timer 8 during initialization (section e1 - e3 in Fig. 3e). At time e2, the contents of the counter of the second channel of timer 8 becomes equal to zero and a logical "0" signal appears at the output 64 of this channel. Trigger 11 is cocked, which leads to the appearance of an interrupt demand signal at the output 98 of block 5, which passes through channel transmitters 2 to channel 23 (point g1 in Fig. 3g). A computer processor, receiving this signal, for a time x1, x2, called latency of interrupt τ _standby (FIG. 3g), completes the current operation and enters the address of the interrupt vector, as was indicated above in the description of the block 5 and block 6 The response clock from the output 58 of block 5, coming through the OR element 19 to the reset input 59 of the trigger 15, the last is reset (point r2 in Fig. 3d), which leads to the prohibition of counting the second channel of timer 8 (point e3 in Fig. 3e), reset trigger 11 and to remove the signal interrupt requirements in the output 98 of block 5 (point g2 in Fig. 3g). The vector interrupt service routine, whose starting address is in the computer memory cell indicated by the entered vector, informs that a discrete signal of duration τ has been received after the vector interrupt, and (b2 - e1)> τ ≥ (e2 - e1).

По приходе очередной метки ввода-вывода б2 программа вывода дискретных сигналов должна прекратить вывод (точка в2 на фиг. 3в), а программа ввода дискретных сигналов должна продолжить ввод. Поэтому в седьмой бит регистра состояния записывается "0", в шестой и нулевой биты - "1" (см. также фиг. 2). Триггер 17 сбрасывается, и на выходе 72 блока 13 выводится дискретный сигнал уровня логического "0" до очередной записи "1" в седьмой бит регистра состояния, т.е. до очередного взведения триггера 17 (участок в2-в3 на фиг. 3в). Запись "1" в шестой бит регистра состояния приводит к новому взведению триггера 15 (точка г3 на фиг. 3г), что вызывает новый цикл ввода дискретного сигнала (участок е4 - е6 на фиг. 3е), происходит новое векторное прерывание (участок ж3 - ж4 на фиг. 3ж), приводящее к сбросу триггера 15 (точка г4 на фиг. 3г). По факту векторного прерывания программа ввода информируется о том, что принят дискретный сигнал (б3 - е4) > τ ≥ (е5 - е4). Upon the arrival of the next I / O label b2, the discrete signal output program should stop output (point B2 in Fig. 3c), and the discrete signal input program should continue input. Therefore, “0” is written in the seventh bit of the status register, and “1” is written in the sixth and zero bits (see also Fig. 2). The trigger 17 is reset, and at the output 72 of block 13, a discrete logic level signal “0” is output until the next record “1” in the seventh bit of the status register, i.e. to the next cocking of the trigger 17 (plot B2-B3 in Fig. 3B). Writing "1" to the sixth bit of the status register leads to a new cocking of trigger 15 (point r3 in Fig. 3d), which causes a new cycle of input of a discrete signal (section e4 - e6 in Fig. 3e), a new vector interrupt occurs (section g3 - g4 in Fig. 3g), leading to the reset of the trigger 15 (point g4 in Fig. 3d). Upon the fact of vector interruption, the input program is informed that a discrete signal (b3 - e4)> τ ≥ (e5 - e4) has been received.

По приходе метки ввода-вывода б3 программа вывода должна продолжить вывод дискретного сигнала, равного логическому "0", а программа ввода должна продолжить ввод (участок б3 - б4). В седьмой бит регистра 14 состояния записывается "0", в шестой и нулевой биты - "1". На этом участке вводимый дискретный сигнал длительностью б3-б4, уровень которого равен логическому "0", искажает помехи в виде всплеска малой длительности (участок д3 - д4). Поскольку длительность помехи ниже нижнего порога двухпороговой селекции, на частотный вход 87 второго канала таймера 8 хотя и поступают счетные импульсы, их количество за время б3-б4 меньше числа n₂ (участок е7-е8 на фиг. 3е), и векторное прерывание не возникает. По факту отсутствия векторного прерывания за время б3-б4 программа ввода информируется о том, что уровень вводимого дискретного сигнала на этом отрезке равен логическому "0". Снятие условия разрешения векторного прерывания осуществляется в этом случае по приходе метки б4 (точка г6 на фиг. 3г).Upon arrival of the I / O mark b3, the output program should continue to output a discrete signal equal to the logical "0", and the input program should continue input (section b3 - b4). In the seventh bit of state register 14, “0” is written, in the sixth and zero bits, “1”. In this section, the input discrete signal of duration b3-b4, the level of which is equal to the logical "0", distorts interference in the form of a burst of short duration (section d3 - d4). Since the duration of the interference is lower than the lower threshold of the two-threshold selection, although counting pulses arrive at the frequency input 87 of the second channel of timer 8, their number during time b3-b4 is less than the number n ₂ (section e7-e8 in Fig. 3e), and vector interruption does not occur . Upon the fact that there is no vector interruption during b3-b4, the input program is informed that the level of the input discrete signal in this segment is equal to the logical "0". In this case, the condition for resolving a vector interruption is removed upon arrival of the label b4 (point r6 in Fig. 3d).

Фронт вводимого дискретного сигнала, показанного на участке д5 - д9 (фиг. 3д), запаздывает относительно метки ввода-вывода б4 на время τ_з. Кроме того, этот сигнал искажает помеха в виде провала малой длительности (д7 - д8). Однако, поскольку суммарная длительность вводимого дискретного сигнала за время б4-б5 даже за вычетом длительности провала превышает нижний порог селекции по длительности, на счетчик второго канала таймера 8 успевает поступить число импульсов, равное n ^. 2 (участок е9 - е11 на фиг. 3е), и векторное прерывание происходит (участок ж5-ж6 на фиг. 3ж).The front of the input discrete signal shown in the section d5 - d9 (Fig. 3d) is delayed relative to the I / O mark b4 for a time τ _s . In addition, this signal distorts interference in the form of a short-duration dip (d7 - d8). However, since the total duration of the input discrete signal during b4-b5, even after deducting the duration of the dip, exceeds the lower selection threshold in duration, the number of pulses equal to n has time to arrive at the counter of the second channel of timer 8 ^. 2 (section e9 - e11 in Fig. 3e), and vector interruption occurs (section j5-g6 in Fig. 3g).

Таким образом, временные диаграммы на фиг. 3 интерпретируются следующим образом. Устройство в составе ЭВМ вырабатывает метки реального времени периода n₁ ^. T (фиг. 3а) и метки ввода-вывода периода n₀ ^. T (фиг. 3б) независимо друг от друга, причем ЭВМ, работающая в режиме реального времени, осуществляет вывод кода 10011 за промежуток времени б1 - б6 (фиг. 3в) и одновременно осуществляет ввод кода 1101 на фоне помех (фиг. 3ж). На участке б5 - б6 ЭВМ не вводит дискретные сигналы (фиг. 3г). Конфликтные ситуации, связанные с одновременным приходом нескольких запросов на прерывание (например, в точках а1, б1 или а3, б3), разрешаются системой приоритетов процессора ЭВМ.Thus, the timing diagrams in FIG. 3 are interpreted as follows. The device in the computer generates real-time tags of period n ₁ ^. T (Fig. 3a) and I / O labels of period n ₀ ^. T (Fig. 3b) independently of each other, moreover, a computer operating in real time mode outputs a code 10011 for a period of time b1 - b6 (Fig. 3c) and simultaneously enters a code 1101 against a background of interference (Fig. 3g). In section b5 - b6, the computer does not introduce discrete signals (Fig. 3d). Conflict situations associated with the simultaneous arrival of several interrupt requests (for example, at points a1, b1 or a3, b3) are resolved by the priority system of the computer processor.

Применение устройства позволяет ЭВМ, работающей в режиме реального времени, производить дуплексный ввод-вывод дискретных сигналов по прерываниям основных программ. Отвлечения процессора ЭВМ на обслуживание устройства заключаются лишь в однократной за все время работы программы инициализации таймера 8, обслуживании первых и вторых радиальных прерываний, обращениях к регистру состояния устройства в циклах ВЫВОД и обслуживании векторных прерываний от устройства. Эти отвлечения процессора ЭВМ оказывают весьма малое воздействие на его загрузку и практически не мешают выполнению основных программ при условии, что период следования меток ввода-вывода хотя бы на порядок больше длительности машинного цикла ЭВМ. The use of the device allows a computer operating in real time to produce duplex I / O of discrete signals by interrupting the main programs. The distractions of the computer processor to servicing the device consist only in the timer 8 initialization program, which is the only one during the whole time of operation, servicing the first and second radial interrupts, accessing the device status register in the OUTPUT cycles, and servicing vector interrupts from the device. These distractions of the computer processor have a very small effect on its loading and practically do not interfere with the execution of the main programs, provided that the period of the I / O marks is at least an order of magnitude longer than the duration of the computer's computer cycle.

Применение устройства позволяет организовать полудуплексный и дуплексный обмен информацией с периферийными устройствами, а также межмашинный обмен по различным последовательным каналам связи, в том числе по радиоканалу, в условиях действия импульсных помех в канале связи. С помощью устройства может быть реализован практически любой стандартный или нестандартный протокол обмена по последовательному каналу связи, причем для изменения протокола обмена нужно лишь изменить программу ввода-вывода. The use of the device allows you to organize a half-duplex and duplex exchange of information with peripheral devices, as well as inter-machine exchange over various serial communication channels, including over the radio channel, under the action of impulse noise in the communication channel. Using the device, almost any standard or non-standard communication protocol can be implemented over a serial communication channel, and to change the communication protocol you just need to change the I / O program.

Экспериментальный образец устройства применен в составе автоматизированной системы управления на базе микроЭВМ ДВК-2М для организации межмашинного обмена дискретной информацией по последовательному каналу связи с применением нестандартного протокола обмена с кодированием по Хеммингу. An experimental sample of the device was used as part of an automated control system based on the DVK-2M microcomputer to organize inter-machine exchange of discrete information over a serial communication channel using a non-standard communication protocol with Hamming coding.

Claims

УСТРОЙСТВО ДЛЯ ВВОДА И ВЫВОДА ДИСКРЕТНЫХ СИГНАЛОВ, содержащее канальные приемники, канальные передатчики, канальные приемопередатчики, блок управления, блок селекции адресов и выдачи вектора, блок прерывания, компаратор адресов, программируемый таймер, генератор импульсов, элемент 2И - НЕ, JK-триггер, первый блок гальванической развязки, регистр состояния, содержащий первый и второй D-триггеры, элемент И и элемент ИЛИ, при этом входы канальных приемников являются группой входов управления обменом устройства, выходы канальных передатчиков - группой выходов управления обменом устройства, первая группа входов-выходов канальных приемопередатчиков - входами-выходами адреса данных устройства, вход переключения направления передачи канальных приемопередатчиков подключен к выходу блока управления, вход синхроимпульса ввода блока управления соединен с соответствующим выходом канальных приемников, вход синхроимпульса ответа блока управления соединен с соответствующим входом канальных передатчиков, группа входов управления обменом блока селекции адресов и выдачи вектора соединена с соответствующими выходами канальных приемников, группа входов-выходов адреса данных блока селекции адресов и выдами вектора соединена с второй группой входов-выходов канальных приемопередатчиков, первая и вторая группы входов установки адресов сравнения блока селекции адресов и выдачи вектора соединены соответственно с положительным и нулевым потенциалами источника питания, выход сравнения блока селекции адресов и выдачи вектора соединен с управляющим входом компаратора адресов, входы ввода и вывода которого соединены с соответствующими выходами канальных приемников, адресные входы компаратора адресов соединены с тремя младшими разрядами второй группы входов-выходов канальных приемопередатчиков, выход синхроимпульса ответа компаратора адресов соединен с соответствующим входом канальных передатчиков, выход строба управления компаратора адресов - с первым входом элемента И, второй вход элемента И соединен с выходом синхроимульса вывода канальных приемников, выход элемента И - с синхровходами первого и второго D-триггеров, D-входы которых соединены соответственно с шестым и нулевым разрядами входов-выходов второй группы входов-выходов канальных приемопередатчиков, вход сброса второго D-триггера соединен с первым входом элемента ИЛИ и с выходом начальной установки канальных приемников, второй вход элемента ИЛИ соединен с выходом синхроимпульса ответа блока селекции адресов и выдачи вектора и с соответствующим входом канальных передатчиков, выход элемента ИЛИ - с входом сброса первого D-триггера, прямой выход первого D-триггера - с входом разрешения счета второго канала программируемого таймера и с входом сброса JK-триггера, синхровход которого соединен с выходом второго канала программируемого таймера, J- и K-входы JK-триггера соединены соответственно с положительным и нулевым потенциалами источника питания, прямой выход второго D-триггера соединен с входами разрешения счета нулевого и первого каналов программируемого таймера, инверсный выход JK-триггера - с входом требования прерывания блока селекции адресов и выдачи вектора, первая и вторая группы входов установки адреса вектора прерывания которого соединены соответственно с положительным и нулевым потенциалами источника питания, выход требования прерывания блока селекции адресов и выдача вектора соединен с соответствующим входом канальных передатчиков и с входом требования прерывания блока прерывания, вход предоставления прерывания которого соединен с соответствующим выходом канальных приемников, выход предоставления прерывания - с соответствующим входом канальных передатчиков, выходы сигнала разрешения, младший и старший адресные выходы компаратора адресов соединены соответственно с входом выбора кристалла, с младшим и старшим адресными входами порограммируемого таймера, вход синхроимпульса чтения и вход синхроимпульса записи программируемого таймера соединены соответственно с выходом синхроимпульса ввода и с выходом синхроимпульса вывода канальных приемников, группа входов-выходов данных программируемого таймера соединена с соответствующими входами-выходами второй группы входов-выходов канальных приемопередатчиков, частотный вход первого канала программируемого таймера соединен с первым входом элемента 2И - НЕ, к второму входу которого подключен выход первого блока гальванической развязки, вход которого является информационным входом устройства, выход элемента 2И - НЕ соединен с частотным входом второго канала программируемого таймера, выход первого канала которого соединен с входом радиального прерывания канальных передатчиков, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет возможности ввода дискретных сигналов, период следования которых не кратен периоду временных меток, а также возможности вывода дискретных сигналов, в него введен второй блок гальванической развязки, а в регистр состояния третий D-триггер, синхровход которого соединен с выходом элемента И и с синхровходами первого и второго D-триггеров регистра состояния, вход третьего D-триггера соединен с входом сброса второго D-триггера, а также с первым входом элемента ИЛИ и с выходом начальной установки канальных приемников, D-вход третьего D-триггера соединен с седьмым разрядом входов-выходов второй группы входов-выходов канальных приемопередатчиков, прямой выход третьего D-триггера соединен с входом второго блока гальванической развязки, выход которого является информационным выходом устройства, выход генератора импульсов соединен с частотными входами нулевого и первого каналов программируемого таймера и с первым входом элемента 2И - НЕ, а выход нулевого канала программируемого таймера подключен к входу второго радиального прерывания канальных передатчиков. DEVICE FOR INPUT AND OUTPUT OF DISCRETE SIGNALS, containing channel receivers, channel transmitters, channel transceivers, control unit, address selection and vector output unit, interrupt unit, address comparator, programmable timer, pulse generator, element 2I - NOT, JK trigger, first galvanic isolation unit, a status register containing the first and second D-flip-flops, the AND element and the OR element, while the inputs of the channel receivers are a group of inputs for controlling the exchange of the device, the outputs of the channel transmitters are a group of device exchange control outputs, the first group of I / O channel transceivers - inputs and outputs of the device data address, the input of switching the direction of transmission of the channel transceivers is connected to the output of the control unit, the input clock input of the control unit is connected to the corresponding output of the channel receivers, the sync input of the response of the control unit connected to the corresponding input of the channel transmitters, the group of inputs for controlling the exchange of the address selection block and outputting the vector is dined with the corresponding outputs of the channel receivers, the group of input / output addresses of the data of the address selection block and the outputs of the vector is connected to the second group of inputs and outputs of the channel transceivers, the first and second groups of inputs of the settings of the addresses of the comparison of the address selection block and the output of the vector are connected respectively with positive and zero potentials power supply, the output of the comparison of the address selection and vector output unit is connected to the control input of the address comparator, the input and output inputs of which are connected to the corresponding outputs of the channel receivers, the address inputs of the address comparator are connected to the three least significant bits of the second group of input-output channels of the channel transceivers, the output of the sync pulse of the response of the address comparator is connected to the corresponding input of the channel transmitters, the output of the control gate of the address comparator is with the first input of the element And, the second input of the element And connected to the output of the clock pulse of the output of channel receivers, the output of the element And - to the clock inputs of the first and second D-flip-flops, the D-inputs of which are connected to respectively, with the sixth and zero bits of the inputs and outputs of the second group of inputs and outputs of the channel transceivers, the reset input of the second D-trigger is connected to the first input of the OR element and to the output of the initial setup of the channel receivers, the second input of the OR element is connected to the output of the response clock of the address selection unit and vector output and with the corresponding input of the channel transmitters, the output of the OR element - with the reset input of the first D-trigger, the direct output of the first D-trigger - with the input of the account resolution of the second channel programmable timer and with the reset input of the JK trigger, the sync input of which is connected to the output of the second channel of the programmable timer, the J and K inputs of the JK trigger are connected respectively to the positive and zero potentials of the power supply, the direct output of the second D trigger is connected to the inputs of the zero count resolution and the first channels of the programmable timer, the inverse output of the JK trigger - with the input of the interrupt requirement of the address selection block and the issuance of the vector, the first and second groups of inputs of setting the address of the interrupt vector of which are connected respectively with positive and zero potentials of the power supply, the output of the interrupt request block of the address selection unit and the output of the vector are connected to the corresponding input of the channel transmitters and to the interrupt request input of the interrupt unit, the interrupt supply input of which is connected to the corresponding output of the channel receivers, the interrupt supply output is with the corresponding input channel transmitters, permission signal outputs, junior and senior address outputs of the address comparator are connected respectively to the input select the chip, with the lowest and highest address inputs of the programmable timer, the input of the read clock and the input of the write clock of the programmable timer are connected respectively to the output of the input clock and the output of the output of the channel receivers, the group of inputs and outputs of the programmable timer data is connected to the corresponding inputs and outputs of the second group input-output channel transceivers, the frequency input of the first channel of the programmable timer is connected to the first input of the element 2I - NOT, to the second input of which the output of the first galvanic isolation block is connected, the input of which is the information input of the device, the output of element 2I is NOT connected to the frequency input of the second channel of the programmable timer, the output of the first channel of which is connected to the radial interrupt input of the channel transmitters, characterized in that, for the purpose expanding the functionality of the device due to the ability to input discrete signals, the period of which is not a multiple of the time stamp period, as well as the possibility of output discrete signals, the second galvanic isolation unit is inserted into it, and the third D-trigger is in the status register, the sync input of which is connected to the output of the And element and with the sync inputs of the first and second D-triggers of the status register, the input of the third D-trigger is connected to the reset input of the second D -trigger, as well as with the first input of the OR element and with the output of the initial installation of channel receivers, the D-input of the third D-trigger is connected to the seventh bit of the inputs and outputs of the second group of inputs and outputs of the channel transceivers, direct output of the third D-tr the Igger is connected to the input of the second galvanic isolation unit, the output of which is the information output of the device, the output of the pulse generator is connected to the frequency inputs of the zero and first channels of the programmable timer and the first input of the element 2I - NOT, and the output of the zero channel of the programmable timer is connected to the input of the second radial interrupt channel transmitters.