RU2012036C1 - Device for input of analog data - Google Patents

Abstract

FIELD: digital systems for information input and processing. SUBSTANCE: device has analog signal multiplexer 1, amplifier 3, access and storage unit 4, channel decoder 2, analog-to-digital converter 6, receiving buffer register 15, transmitting buffer register 14, address decoder 21, pulse oscillator 19, frequency divider 18, counter 17, OR gate 5, two delay gates 8, 13, mode register 16, measuring signal shaper 22, correction signal shaper 20. EFFECT: increased functional capabilities. 1 dwg

Description

Изобретение относится к информационно-вычислительной технике и может быть использовано в цифровых системах сбора и обработки данных. The invention relates to information technology and can be used in digital data acquisition and processing systems.

Известно устройство ввода аналоговых сигналов, содержащее мультиплексор аналоговых сигналов с дешифратором адреса, схемы выборки и хранения, аналого-цифровой (АЦП) и цифроаналоговый преобразователи (ЦАП), а также схему управления [1] . A device for inputting analog signals containing an analog signal multiplexer with an address decoder, sampling and storage circuits, analog-to-digital (ADC) and digital-to-analog converters (DACs), as well as a control circuit [1].

Недостатком известного устройства является то, что для коррекции погрешностей в нем используются дополнительные схемы выборки и хранения и ЦАП, что усложняет устройство и повышает его стоимость, так как для калибровки необходимо использование высокочастотного ЦАП. A disadvantage of the known device is that to correct errors it uses additional sampling and storage circuits and DACs, which complicates the device and increases its cost, since calibration requires the use of a high-frequency DAC.

Наиболее близким к предлагаемому техническому решению является устройство для ввод аналоговых сигналов, содержащее мультиплексор аналоговых сигналов с блоком управления, последовательно соединенные с ним усилитель, схему выборки и хранения, компаратор и регистр последовательного приближения, которые совместно с ЦАП образуют АЦП последовательного приближения, блок управления устройством ввода аналоговых данных, включающий дешифратор адреса устройства ввода аналоговых данных и двухсекционную линию задержки, передающий буферный регистр, приемный буферный регистр, цифровой мультиплексор, двухпозиционный аналоговый ключ, триггер, схему И, формирователь импульсов [2] . Closest to the proposed technical solution is a device for inputting analog signals, comprising a multiplexer of analog signals with a control unit, an amplifier connected in series with it, a sampling and storage circuit, a comparator and a serial proximity register, which together with the DAC form a serial approximation ADC, a device control unit analog data input, including an address decoder for an analog data input device and a two-section delay line transmitting a buffer reg istr, receive buffer register, digital multiplexer, on-off analog switch, trigger, circuit I, pulse shaper [2].

Недостатком данного устройства является то, что процесс коррекции погрешности полностью управляется центральным процессом системы, что отрицательно сказывается на эффективности его использования. The disadvantage of this device is that the error correction process is completely controlled by the central process of the system, which negatively affects the efficiency of its use.

Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения работы в режиме коррекции погрешности. The aim of the invention is to expand the functionality of the device by providing operation in the mode of error correction.

Цель достигается тем, что в устройство, содержащее мультиплексор аналоговых сигналов, усилитель, блок выборки и хранения, дешифратор каналов, АЦП и блок управления, содержащий приемный и передающий буферные регистры и дешифратор адреса, введены генератор импульсов, делитель частоты, счетчик, элемент ИЛИ, первый и второй элементы задержки, а в блок управления регистр состояний, формирователь сигналов измерения и формирователь сигналов коррекций, при этом выход конца преобразования ЦАП через первый элемент задержки соединен с первым входом формирователя сигналов коррекции, выходы приемного буферного регистра соединены с входами предустановки делителя частоты, выход которого соединен с управляющим входом счетчика, первым входом элемента ИЛИ, управляющим входом АЦП и вторым входом формирователя сигналов коррекции, информационные выходы счетчика соединены с информационными входами группы ЦАП, выход элемента ИЛИ соединен с управляющим входом блока выборки и хранения и через второй элемент задержки с входом запуска АЦП, выход переполнения счетчика соединен с третьим входом формирователя сигналов коррекции и первым входом формирователя сигналов измерения, выход которого соединен с вторым входом элемента ИЛИ, первый выход формирователя сигналов коррекции соединен с входом сброса регистра состояния, установочные входы которого объединены с входами приемного буферного регистра, первый выход регистра состояния соединен с вторым входом формирователя сигналов измерения и пятым входом формирователя сигналов коррекции, второй и третий выходы которого соединены с входами запуска и остановки генератора импульсов, выход которого соединен со счетными входами делителя частоты и счетчика, второй и третий выходы регистра состояний соединены с шестым и седьмым входами формирователя сигналов коррекции. The goal is achieved by the fact that a pulse generator, a frequency divider, a counter, an OR element are introduced into a device containing an analog signal multiplexer, an amplifier, a sampling and storage unit, a channel decoder, an ADC and a control unit containing a transmit and receive buffer registers and an address decoder, the first and second delay elements, and to the control unit a state register, a shaper of measurement signals and a shaper of correction signals, while the output of the end of the DAC conversion through the first delay element is connected to the first input m of the correction signal generator, the outputs of the receiving buffer register are connected to the preset inputs of the frequency divider, the output of which is connected to the counter control input, the first input of the OR element, the ADC control input and the second input of the correction signal generator, the information outputs of the counter are connected to the information inputs of the DAC group, the output the OR element is connected to the control input of the fetch and storage unit and through the second delay element with the input of the ADC start, the counter overflow output is connected to the third input ohm of the correction signal generator and the first input of the measurement signal generator, the output of which is connected to the second input of the OR element, the first output of the correction signal generator is connected to the reset input of the status register, the installation inputs of which are combined with the inputs of the receiving buffer register, the first output of the status register is connected to the second input the shaper of the measurement signals and the fifth input of the shaper of the correction signals, the second and third outputs of which are connected to the inputs of the start and stop of the impu In this case, the output of which is connected to the counting inputs of the frequency divider and counter, the second and third outputs of the state register are connected to the sixth and seventh inputs of the correction signal generator.

На чертеже показано предлагаемое устройство. The drawing shows the proposed device.

Устройство содержит мультиплексор 1 аналоговых сигналов, дешифратор 2 каналов, усилитель 3, блок 4 выборки и хранения, элемент ИЛИ 5, АЦП 6, содержащий компаратор 7, регистр 9 последовательного приближения, мультиплексор 10 цифровых сигналов, ЦАП 11 и двухпозиционный аналоговый ключ 12, передающий буферный регистр 14, приемный буферный регистр 15, регистр 16 состояний, счетчик 17, делитель 18 частоты, генератор 19 импульсов, формирователь 20 сигналов коррекции, дешифратор 21 адреса устройства, формирователь 22 сигналов измерения, два элемента 8, 13 задержки. The device comprises an analog signal multiplexer 1, a 2-channel decoder, an amplifier 3, a sampling and storage unit 4, an OR 5 element, an ADC 6 containing a comparator 7, a serial proximity register 9, a digital signal multiplexer 10, a DAC 11, and an on-off analog switch 12 that transmits buffer register 14, receiving buffer register 15, state register 16, counter 17, frequency divider 18, pulse generator 19, correction signal generator 20, device address decoder 21, measurement signal generator 22, two delay elements 8, 13.

Работа устройства возможна в двух режимах: коррекции и измерения. Режим коррекции содержит два подрежима: коррекция в точке и коррекция по диапазону. The device can operate in two modes: correction and measurement. The correction mode contains two submodes: point correction and range correction.

В исходном состоянии устройство находится в режиме измерения. Оба триггера регистра 16 состояний установлены в "0", мультиплексор 10 цифровых сигналов соединяет вход ЦАП 11 с выходом регистра 9 последовательного приближения, двухпозиционный аналоговый ключ 12 связывает выход ЦАП 11 с одним из входов компаратора 7, счетчик 17 и делитель 18 частоты установлены в "0", старт-стопный генератор 19 заторможен. Если коррекция не требуется, то при наличии на входе дешифратора 21 адреса установки соответствующего адреса и высокого потенциала на нулевом выходе первого триггера регистра состояний запускается формирователь 22 сигналов, который представляет собой цифровой автомат. In the initial state, the device is in measurement mode. Both flip-flops of the state register 16 are set to "0", the digital signal multiplexer 10 connects the input of the DAC 11 to the output of the sequential approximation register 9, the on-off analog switch 12 connects the output of the DAC 11 to one of the inputs of the comparator 7, the counter 17 and the frequency divider 18 are set to " 0 ", the start-stop generator 19 is inhibited. If correction is not required, then when the input of the decoder 21 has the installation address of the corresponding address and high potential at the zero output of the first trigger of the state register, the signal driver 22 is launched, which is a digital machine.

Процесс измерения инициируется формирователем сигналов по уравнению
ИЗМ = Кор^ ДША.The measurement process is initiated by the signal conditioner according to the equation
ISM = Kor ^ YES.

При этом обеспечиваются выборка измерительного канала, выборка и хранение входного сигнала, управляемая выходным сигналом формирователя 22 сигналов измерения, запуск АЦП 6 и запись данных в выходной буферный регистр 14. This provides sampling of the measuring channel, sampling and storage of the input signal, controlled by the output signal of the shaper 22 of the measurement signals, the launch of the ADC 6 and the recording of data in the output buffer register 14.

В режиме коррекции в зависимости от выбранного подрежима в регистр состояний заносится либо код "10" - коррекция в точке, либо код "11" - коррекция по диапазону. In the correction mode, depending on the selected sub-mode, either the code "10" - correction at a point or the code "11" - correction over a range is entered in the state register.

Различие между режимами заключается в том, что в режиме коррекции в точке устройство выполняет операцию коррекции при одном значении кода и автоматически возвращается в режим измерения. При коррекции по диапазону она выполняется в нескольких точках, определяемых заданным коэффициентом деления делителя 18 частоты, и затем по сигналу переполнения счетчика 17 устройство переходит в режим измерения. В любом случае коррекция начинается передачей в устройство его адреса и номера калибровочного канала. The difference between the modes is that in the correction mode at the point, the device performs the correction operation at a single code value and automatically returns to the measurement mode. When the range is corrected, it is performed at several points determined by the specified division ratio of the frequency divider 18, and then, according to the overflow signal of the counter 17, the device enters the measurement mode. In any case, the correction begins by transmitting to the device its address and calibration channel number.

Рассмотрим режим коррекции в точке. Центральный процессор на шине адреса устанавливает адрес устройства ввода, адрес калибровочного канала, в регистр 16 состояний заносит код "10", а в приемный буферный регистр 15 - код коэффициента деления управляемого делителя 18 частоты. Consider the point correction mode. The central processor on the address bus sets the address of the input device, the address of the calibration channel, enters the code "10" into the state register 16, and the division coefficient code of the controlled frequency divider 18 is entered into the reception buffer register 15.

Формирователь 20 сигналов калибровки представляет собой цифровой автомат, реализующий следующие логические уравнения: START= (Кор^ ДША)V (ДША^ Кор^ Гот^ Диап), (1) где START - сигнал для запуска старт-стопного генератора 19 импульсов;
ДША - выходной сигнал дешифратора 21 адреса;
Кор - выходной сигнал с единичного выхода первого триггера регистра 16 состояний;
Диап - выходной сигнал с единичного выхода второго триггера регистра 16 состояний;
Гот - сигнал готовности данных в АЦП.Calibration signal generator 20 is a digital machine that implements the following logical equations: START = (Cor ^ DCA) V (DCA ^ Cor ^ Goth ^ Diap), (1) where START is the signal to start the start-stop generator of 19 pulses;
DSA - the output signal of the address decoder 21;
Cor - the output signal from the single output of the first trigger of the register of 16 states;
Range - the output signal from the single output of the second trigger of the register of 16 states;
Goth is a signal of data readiness in the ADC.

При коррекции в точке сигнал START формируется по выражению, стоящему в первых скобках. При запуске генератора 19 его импульсы одновременно поступают на счетные входы счетчика 17 и делителя 18 частоты. Коэффициент деления делителя 18 частоты устанавливается таким, чтобы к моменту появления выходного импульса "Чт" (чтение) делителя частоты в счетчике 17 был накоплен требуемый калибровочный код. При появлении сигнала "Чт" мультиплексор 10 и двухпозиционный аналоговый ключ 12 переключаются в противоположное исходному состоянию положение и выход счетчика 17 через мультиплексор 10 подключается к входу ЦАП 11, выход которого через ключ 12 соединяются с калибровочным каналом, а через усилитель 3 - с блоком 4 выборки и хранения, который переводится в режим выборки тем же сигналом "Чт". По окончании сигнала "Чт" блок выборки и хранения переходит в режим хранения, мультиплексор 10 и двухпозиционный ключ 12 возвращаются в исходное состояние, восстанавливая структуру АЦП, который запускается задержанным элементом 8 задержки (заторможенный мультивибратор) импульсов "Чт". Выходные данные АЦП помещаются в передающий буферный регистр 14. When correcting at a point, the START signal is generated by the expression in the first brackets. When the generator 19 is started, its pulses simultaneously arrive at the counting inputs of the counter 17 and the frequency divider 18. The division coefficient of the frequency divider 18 is set so that by the time the output pulse “Th” (reading) of the frequency divider appears in the counter 17, the required calibration code is accumulated. When the signal “Th” appears, the multiplexer 10 and the on-off analog switch 12 are switched to the opposite position and the output of the counter 17 is connected via the multiplexer 10 to the input of the DAC 11, the output of which through the key 12 is connected to the calibration channel, and through the amplifier 3 to the block 4 sampling and storage, which is transferred to the sampling mode with the same signal "Thu." At the end of the “Th” signal, the sampling and storage unit switches to the storage mode, the multiplexer 10 and the on-off switch 12 return to their original state, restoring the structure of the ADC, which is triggered by the delayed delay element 8 (braked multivibrator) of the “Th” pulses. The output of the ADC is placed in the transmit buffer register 14.

Сигнал "Чт" поступает также на формирователь 20 сигналов коррекции, где по логическому уравнению
STOP = (Кор^ Чт) V Р, где Р - сигнал переполнения счетчика 17, формирует сигнал останова старт-стопного генератора 19, а по логическому уравнению
Сброс = (Кор^ Гот^ Точка)VР, где Точка - сигнал с нулевого выхода второго триггера регистра 16 состояний, формируется сигнал сброса обоих триггеров регистра 16 состояний, и режим коррекции заканчивается.The signal "Th" is also fed to the shaper 20 correction signals, where according to the logical equation
STOP = (Cor ^ Th) V P, where P is the overflow signal of the counter 17, generates a stop signal for the start-stop generator 19, and according to the logical equation
Reset = (Cor ^ Goth ^ Point) VR, where Point is the signal from the zero output of the second trigger of the state register 16, a reset signal is generated for both triggers of the state register 16, and the correction mode ends.

При коррекции по диапазону запуск старт-стопного генератора 19 осуществляется по логическому выражению, стоящему во вторых скобках выражений (1). При этом перезапуск осуществляется по каждому сигналу "Гот". В остальном режим работы повторяется. When correcting for the range, the start-stop generator 19 is started by the logical expression in the second brackets of expressions (1). In this case, a restart is performed for each “Goth” signal. Otherwise, the operation mode is repeated.

Процесс коррекции основан на следующих соотношениях. Если ε - погрешность ЦАП, то его выходное напряжение равно
U_цап= U_оп(1-ε)N $\genfrac{}{}{0ex}{}{\text{i}}{\text{к}}$ _ал где N_кал ⁱ - калибровочный код, соответствующий i-й калибровочной точке, i =

.The correction process is based on the following relationships. If ε is the error of the DAC, then its output voltage is
U _DAC = U _OP (1-ε) N $\genfrac{}{}{0ex}{}{\text{i}}{\text{to}}$ _al where N _cal ⁱ is the calibration code corresponding to the i-th calibration point, i =

.

Если Δ U - суммарная погрешность блока выборки и хранения и усилителя 3, то выходной код ЦАП в i-й точке равен
N $\genfrac{}{}{0ex}{}{\text{i}}{\text{ц}}$ _ап=

= N $\genfrac{}{}{0ex}{}{\text{i}}{\text{к}}$ _ал+

Таким образом

определяет погрешность устройства ввода.If Δ U is the total error of the sampling and storage unit and amplifier 3, then the output DAC code at the i-th point is
N $\genfrac{}{}{0ex}{}{\text{i}}{\text{c}}$ _an =

= N $\genfrac{}{}{0ex}{}{\text{i}}{\text{to}}$ _al +

In this way

determines the accuracy of the input device.

Соответствующая поправка может быть вычислена центральным процессом и введена в код результата. The corresponding correction can be calculated by the central process and entered into the result code.

Claims (1)

УСТРОЙСТВО ДЛЯ ВВОДА АНАЛОГОВЫХ СИГНАЛОВ, содержащее мультиплексор аналоговых сигналов, усилитель, блок выборки и хранения, дешифратор каналов, аналого-цифровой преобразователь и блок управления, содержащий приемный и передающий буферный регистры и дешифратор адреса, причем информационные входы мультиплексора аналоговых сигналов являются информационными входами устройства, выход мультиплексора аналоговых сигналов соединен с входом усилителя, выход которого соединен с информационным входом блока выборки и хранения, выход которого соединен с информационным входом аналого-цифрового преобразователя, информационные выходы которого соединены с информационными входами передающего буферного регистра, управляющий вход которого соединен с выходом конца преобразования аналого-цифрового преобразователя, выходы передающего буферного регистра соединены с входами приемного буферного регистра и являются входами-выходами устройства, выходы дешифратора адреса и дешифратора каналов являются адресными входами устройства, выходы дешифратора каналов соединены с управляющими входами мультиплексора аналоговых сигналов, информационный вход которого соединен с информационным выходом аналого-цифрового преобразователя, отличающееся тем, что, с целью расширения функциональных возможностей устройства путем обеспечения работы в режиме коррекции погрешности, в устройстве введены генератор импульсов, делитель частоты, счетчик, элемент ИЛИ, первый и второй элементы задержки, а в блок управления введены регистр состояний, формирователь сигналов коррекции, выход конца преобразования аналого-цифрового преобразователя через первый элемент задержки соединен с первым входом формирователя сигналов коррекции, выходы приемного буферного регистра соединены с входами предустановки делителя частоты, выход которого соединен с управляющим входом счетчика, первым входом элемента ИЛИ, управляющим входом аналого-цифрового преобразователя и вторым входом формирователя сигналов коррекции, информационные выходы счетчика соединены с информационными входами группы аналого-цифрового преобразователя, выход элемента ИЛИ соединен с управляющим входом блока выборки и хранения и через второй элемент задержки - с входом запуска аналого-цифрового преобразователя, выход переполнения счетчика соединен с третьим входом формирователя сигналов коррекции, выход дешифратора адреса соединен с четвертым входом формирователя сигналов коррекции и первым входом формирователя сигналов измерения, выход которого соединен с вторым входом элемента ИЛИ, первый выход формирователя сигналов коррекции соединен с входом сброса регистра состояния, установочные входы которого объединены с входами приемного буферного регистра, первый выход регистра состояний соединен с вторым входом формирователя сигналов измерения и пятым входом формирователя сигналов коррекции, второй и третий выходы которого соединены с входами запуска и остановки генератора импульсов соответственно, выход которого соединен со счетными входами делителя частоты и счетчика, второй и третий выходы регистра состояний соединены с шестым и седьмым входами формирователя сигналов коррекции. A device for inputting analog signals, comprising an analog signal multiplexer, an amplifier, a sampling and storage unit, a channel decoder, an analog-to-digital converter, and a control unit containing a transmit and receive buffer registers and an address decoder, wherein the information inputs of the analog signal multiplexer are information inputs of the device, the output of the analog signal multiplexer is connected to the input of the amplifier, the output of which is connected to the information input of the sampling and storage unit, the output of which connected to the information input of the analog-to-digital converter, the information outputs of which are connected to the information inputs of the transmitting buffer register, the control input of which is connected to the output of the conversion end of the analog-to-digital converter, the outputs of the transmitting buffer register are connected to the inputs of the receiving buffer register and are the inputs and outputs of the device, the outputs of the address decoder and the channel decoder are the address inputs of the device, the outputs of the channel decoder are connected to the control and inputs of an analog signal multiplexer, the information input of which is connected to the information output of an analog-to-digital converter, characterized in that, in order to expand the functionality of the device by providing operation in the error correction mode, a pulse generator, a frequency divider, a counter, an OR element are introduced into the device , the first and second delay elements, and a state register, a shaper of correction signals, an output of the end of the analog-to-digital conversion are entered into the control unit Pouring through the first delay element is connected to the first input of the correction signal generator, the outputs of the receiving buffer register are connected to the preset inputs of the frequency divider, the output of which is connected to the counter control input, the first input of the OR element, the control input of the analog-to-digital converter and the second input of the correction signal generator, the information outputs of the counter are connected to the information inputs of the analog-to-digital converter group, the output of the OR element is connected to the control input of the select block orcs and storage and through the second delay element - with the start input of the analog-to-digital converter, the counter overflow output is connected to the third input of the correction signal generator, the address decoder output is connected to the fourth input of the correction signal generator and the first input of the measurement signal generator, the output of which is connected to the second the input of the OR element, the first output of the correction signal generator is connected to the reset input of the status register, the installation inputs of which are combined with the inputs of the receive buffer of the first register, the first output of the state register is connected to the second input of the measuring signal generator and the fifth input of the correction signal generator, the second and third outputs of which are connected to the start and stop inputs of the pulse generator, respectively, the output of which is connected to the counting inputs of the frequency divider and counter, the second and third the outputs of the state register are connected to the sixth and seventh inputs of the correction signal generator.