RU2010293C1 - Linear-circular interpolator - Google Patents

Abstract

FIELD: automatics. SUBSTANCE: linear-circular interpolator has reversible pulse counter, controlled frequency divider with fractional division ratio, two coordinate channels each including code control unit and unit of movement direction, controlled frequency divider with fractional division ratio, frequency dividers, AND gate, pulse counter, register, former of interpolation sign signal, pulse generator, AND gates, commutator, former of signals of velocity code scanning, former of signals of frame control. EFFECT: increased accuracy of interpolation, reduced irregularity of sequence of movement output pulses to provide reliable operation of controlled interpolator of discrete drive at higher frequencies, expanded functional capabilities. 4 cl, 14 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано, в частности, в системах контурного программного управления перемещениями исполнительных органов станков и технологического оборудования. The invention relates to automation and computer technology and can be used, in particular, in contour software control systems for the movements of the executive bodies of machine tools and technological equipment.

Известны линейно-круговые интерполяторы [1] , содержащие координатные каналы с перекрестными обратными связями, выполненными на базе накапливающих сумматоров, и осуществляющие в процессе своего функционирования для упрощения интерполятора нормализацию входных кодов относительно емкости Z накапливающих сумматоров путем умножения входных кодов на коэффициент 2ⁿ, но при этом для импульсных последовательностей на выходах координатных каналов, период следования Т которых определяется выражением T = int

, где int { } - целая часть, выражения в скобках;
Δ - выходной код управления интерполяцией координатного канала;
τ - период следования импульсов тактовой частоты, период Т имеет большую погрешность относительно номинального значения, вызывая увеличение погрешности воспроизведения координатных составляющих контурной скорости, что приводит к увеличению и накоплению по ходу отработки перемещения погрешности интерполяции.Linear-circular interpolators [1] are known that contain coordinate channels with cross feedbacks based on accumulating adders and, during their operation, to simplify the interpolator, normalize input codes with respect to the capacitance Z of accumulating adders by multiplying the input codes by a factor of 2 ⁿ , but in this case, for pulse sequences at the outputs of coordinate channels, the repetition period T of which is determined by the expression T = int

where int {} is the integer part, expressions in parentheses;
Δ is the output control code for the interpolation of the coordinate channel;
τ is the repetition period of the clock frequency pulses, the period T has a large error relative to the nominal value, causing an increase in the error in the reproduction of the coordinate components of the contour speed, which leads to an increase and accumulation of interpolation errors during the movement.

Известен линейно-круговой интерполятор [2] , содержащий блок ввода информации, регистр длины отрезка, блок задания скорости, два блока суммирования и вычитывания, два регистра памяти, два регистра суммы, две схемы совпадения, два вторых блока суммирования и вычитания, два блока сравнения. Known linear-circular interpolator [2], containing an information input unit, a segment length register, a speed setting unit, two summation and subtraction blocks, two memory registers, two sum registers, two coincidence schemes, two second summation and subtraction blocks, two comparison blocks .

Для выполнения линейной интерполяции в устройстве задаются исходные данные: величина перемещения Δ х по координате х, величина перемещения Δ у по координате у, величина перемещения l в заданном направлении, контурная скорость, в соответствии с которой блок задания скорости вырабатывает импульсную последовательность частотой следования F_k. Для выполнения круговой интерполяции задаются следующие исходные данные: координаты х_н, у_н начальной точки перемещения относительно центра окружности, радиус R окружности, контурная скорость, определяемая как и в случае линейной интерполяции частотой F_k импульсов на выходе блока задания скорости.To perform linear interpolation in the device, the initial data are set: the displacement Δ x along the x coordinate, the displacement Δ y along the y coordinate, the displacement l in the given direction, the loop speed, according to which the speed reference unit generates a pulse sequence with a repetition rate F _k . To perform circular interpolation, the following initial data are specified: the coordinates x _n , y _{n of the} starting point of movement relative to the center of the circle, the radius R of the circle, the contour speed, which is determined as in the case of linear interpolation with a frequency F _k pulses at the output of the speed setting unit.

В каждом координатном канале совокупность регистра памяти, схемы совпадения, второго блока суммирования, регистра суммы, блок сравнения и второй схемы совпадения образует управляемый делитель частоты с дробным коэффициентом деления, выполняющий преобразование в соответствии с общим выражением
F =

· f, N≅ Z, где F и f - выходная и входная частоты импульсов управляемого делителя соответственно,
N, Z - входные управляющие коды, и формирующий на временном масштабе Z·

= Z·τ N выходных импульсов, неравномерность следования Δ Т которых не превышает периода следования τ входных импульсов за счет учета остатка от деления Z на N в циклах преобразования управляемого делителя. При этом обеспечивается точное воспроизведение интегрального значения заданной скорости в виде N выходных импульсов перемещения на временном масштабе Z τ , но вместе с тем имеет место неравномерность следования выходных импульсов. Относительная неравномерность

≅

=

и может достигать максимальных значений для

, близких к единице.In each coordinate channel, the combination of a memory register, a coincidence circuit, a second summing unit, a sum register, a comparison unit, and a second coincidence circuit forms a controlled frequency divider with a fractional division coefficient that performs conversion in accordance with the general expression
F =

· F, N≅ Z, where F and f are the output and input frequencies of the pulses of the controlled divider, respectively,
N, Z - input control codes, and forming on a time scale Z ·

= Z · τ N output pulses, the non-uniformity of the sequence Δ Т of which does not exceed the period of succession of τ input pulses due to taking into account the remainder of dividing Z by N in the conversion cycles of the controlled divider. This ensures accurate reproduction of the integral value of the given speed in the form of N output movement pulses on a time scale Z τ, but at the same time there is an uneven sequence of output pulses. Relative unevenness

≅

=

and can reach maximum values for

close to unity.

Известный интерполятор вырабатывает на своих выходах импульсные последовательности с частотами F_х, F_y, являющиеся проекциями контурной скорости F_k на соответствующие координатные оси в случае линейной интерполяции
F_x=

F_к;
F_y=

F_к,
в случае круговой интерполяции
F

=

F_к; ; y_o = y_н;
F

=

F_к; ; x_o = x_н, i = 0,1,2, . . . , где х_i, y_i - текущие координаты точек интерполяции окружности относительно ее центра, изменяющиеся во времени за счет обратных связей с выходов устройства по каждой координате на первые блоки суммирования и вычитания противоположной координаты.The well-known interpolator generates at its outputs pulsed sequences with frequencies F _x , F _y , which are projections of the contour speed F _k on the corresponding coordinate axes in the case of linear interpolation
F _x =

F _to ;
F _y =

F _to
in case of circular interpolation
F

=

F _to ; ; y _o = y _n ;
F

=

F _to ; ; x _o = x _n , i = 0,1,2,. . . , where x _i , y _i are the current coordinates of the interpolation points of the circle relative to its center, which vary in time due to feedback from the outputs of the device for each coordinate to the first summation and subtraction blocks of the opposite coordinate.

Недостатком известного линейно-кругового интерполятора является значительная неравномерность следования выходных импульсов в связи с относительно низкими значениями частоты и близкими в общем случае к единице значениями

,

,

,

(для круговой интеpполяции имеется ввиду нерегулярность мгновенных выходных частот - координатные частоты меняются в этом случае от 0 до F_k), что ограничивает функциональные возможности интерполятора, поскольку не позволяет использовать его при работе в системе с дискретным приводом на частотах вне диапазона приемистости, требующих для их достижения реализации режима разгона-торможения. Известное устройство имеет также недостаточно высокую точность интерполяции.A disadvantage of the known linear circular interpolator is the significant unevenness of the output pulses due to relatively low frequency values and, in the general case, close to unity values

,

,

,

(for circular interpolation, the instantaneous output frequencies are irregular - the coordinate frequencies in this case vary from 0 to F _k ), which limits the functionality of the interpolator, since it does not allow using it when working in a system with a discrete drive at frequencies outside the pick-up range, requiring their achievement of the implementation of the acceleration-braking mode. The known device also has insufficiently high interpolation accuracy.

Целью изобретения является расширение частотного диапазона интерполятора, расширение его функциональных возможностей и точности интерполяции. The aim of the invention is to expand the frequency range of the interpolator, expanding its functionality and accuracy of interpolation.

Управляемый делитель частоты с дробным коэффициентом деления содержит два регистра с тремя состояниями выходов, два сумматора, триггер, инвертор, первый и второй регистры, информационными входами подключенные к выходам первого и второго сумматоров соответственно, выходами - к второму входу первого сумматора, выходом подключенного к второму входу второго сумматора, выходом переполнения соединенного с входом установки триггера, выполненного с приоритетным состоянием сброса, выходом, являющимся выходом управляемого делителя частоты, соединенного с входом разрушения чтения второго регистра непосредственно, а первого регистра через инвертор, при этом первый вход сброса триггера соединен с входами сброса регистров и является входом блокировки преобразования, второй инверсный вход сброса триггера соединен с синхровходами записи регистров и является входом управляемого делителя частоты, первые информационные входы первого и второго сумматоров являются первыми и вторыми информационными входами управляемого делителя частоты соответственно. The controlled frequency divider with a fractional division coefficient contains two registers with three output states, two adders, a trigger, an inverter, first and second registers, information inputs connected to the outputs of the first and second adders, respectively, outputs to the second input of the first adder, the output connected to the second the input of the second adder, the overflow output connected to the trigger installation input, performed with the priority reset state, the output being the output of the controlled frequency divider, with read directly from the second register and the first register through the inverter; the first trigger reset input is connected to the register reset inputs and is a conversion lock input, the second inverse trigger reset input is connected to the register write clock inputs and is the input of the controlled frequency divider, the first information inputs of the first and second adders are the first and second information inputs of a controlled frequency divider, respectively.

Формирователь сигналов сканирования кода скорости содержит реверсивный счетчик импульсов, задатчик кода ускорения, блок совпадения кодов, счетчик импульсов, задатчик кода максимальной скорости, два блока сравнения, два триггера, элемент ИЛИ, два элемента И, реверсивный счетчик импульсов, счетный вход которого является входом, первый вход сброса - входом управления, второй вход сброса, соединенный с входами установки триггеров и входами записи задатчиков, - входом записи, третий вход сброса, соединенный с выходным элементом ИЛИ, - первым выходом формирователя, входом направления счета, причем реверсивный счетчик импульсов, соединен с выходом второго триггера, выходом переполнения при счете на вычитание - с синхровходом второго триггера и первым входом элемента ИЛИ, выходом - с первым входом блока совпадения кодов, вторым входом соединенного с выходом задатчика кода ускорения, выходом, являющимся третьим выходом формирователя, - с вторым входом элемента ИЛИ, третьим входом соединенного с выходом первого элемента И, первым входом соединенного с первым выходом первого блока сравнения кодов, первый вход которого является первым информационным входом формирователя, второй вход соединен с выходом задатчика кода максимальной скорости, второй выход соединен с первым входом второго элемента И, третий выход - с входом блокировки сброса второго триггера и входом блокировки счетчика импульсов, счетный вход и вход сброса которого являются счетным входом и входом запуска формирователя соответственно, а выход соединен с первым входом второго блока сравнения кодов, второй вход и вход стробирования которого являются вторым информационным входом и входом стробирования формирователя соответственно, а выход соединен с первыми входами сброса триггеров, вторыми входами сброса подключенных к линии сигнала "Торможение", первый триггер выходом соединен с вторыми входами элементов И, выход второго элемента И является вторым выходом формирователя. The speed code scan signal generator comprises a reversible pulse counter, an acceleration code generator, a code matching unit, a pulse counter, a maximum speed code generator, two comparison units, two triggers, an OR element, two AND elements, a reversible pulse counter, the counter input of which is an input, the first reset input is the control input, the second reset input connected to the trigger setup inputs and the setpoint recording inputs is the write input, the third reset input is connected to the OR output element, the first you by the shaper, the input of the direction of counting, and a reversible pulse counter connected to the output of the second trigger, the output of the overflow when counting on subtraction - with the clock input of the second trigger and the first input of the OR element, the output - with the first input of the block matching codes, the second input connected to the output of the master acceleration code, the output, which is the third output of the driver, with the second input of the OR element, the third input connected to the output of the first AND element, the first input connected to the first output of the first block with codes, the first input of which is the first information input of the driver, the second input is connected to the output of the maximum speed code setter, the second output is connected to the first input of the second AND element, the third output is with the reset lock input of the second trigger and the pulse counter lock input, the counting input and the reset input of which is the counting input and the start input of the shaper, respectively, and the output is connected to the first input of the second code comparison unit, the second input and gate input of which are second the information input and the gate input of the shaper, respectively, and the output is connected to the first inputs of the reset of the triggers, the second inputs of the reset connected to the signal line "Braking", the first trigger with the output is connected to the second inputs of the elements And, the output of the second element And is the second output of the shaper.

Формирователь сигналов управления кадра содержит схему запуска отработки кадра , формирователь конца кадра, регистр, три элемента И, схему запуска, синхровход которой является синхровходом, первый и второй выходы - первым и вторыми выходами формирователя соответственно, вход соединен с выходом формирователя сигналов конца кадра, первый и второй входы которого являются первым и вторым входами формирователя соответственно, а первый и второй входы управления соединены с первым и вторым выходами регистра соответственно, входом записи подключенного к второму выходу схемы запуска и первым входам второго и третьего элементов И, вторым и третьим выходами - к входам первого элемента И соответственно, выход которого является третьим выходом, при этом первый выход регистра, выходы второго и третьего элементов И являются четвертым, пятым и шестым выходами формирователя соответственно, первый, второй, третий выходы регистра, вторые входы второго и третьего элементов И подключены к сигнальным линиям "Диапазон приемистости", "Отработка заданного перемещения", "Разрешение отработки торможения", "Разрешение записи кода скорости", "Запуск счетчика пути разгона" соответственно. The driver of the control signal frame contains a start-up trigger circuit, a frame-end former, a register, three AND elements, a start-up circuit whose sync input is a sync input, the first and second outputs are the first and second outputs of the former, respectively, the input is connected to the output of the end-of-signal conditioner, the first and the second inputs of which are the first and second inputs of the shaper, respectively, and the first and second inputs of the control are connected to the first and second outputs of the register, respectively, the recording input sub directed to the second output of the start-up circuit and the first inputs of the second and third AND elements, the second and third outputs to the inputs of the first AND element, respectively, the output of which is the third output, with the first output of the register, the outputs of the second and third AND elements being the fourth, fifth and the sixth outputs of the shaper, respectively, the first, second, third outputs of the register, the second inputs of the second and third elements AND are connected to the signal lines "Range pickup", "Work off a given movement", "Resolution work then braking "," Permission to write speed code "," Start counter acceleration path ", respectively.

В предлагаемом линейно-круговом интерполяторе наличие в каждом координатном канале первого и второго делителя частоты, имеющих коэффициенты деления 2ⁿ ₁ и 2ⁿ ₂ соответственно, подключение задатчика кода скорости перемещения к информационному входу преобразователя код-частота со сдвигом (n₁ + n₂) в сторону старших разрядов, подключение (n₁ + n₂) младших разрядов информационного входа преобразователя код-частота к нулевой информационной шине позволяют минимизировать неравномерность следования выходных импульсов координатных перемещений интерполятора и расширить область частот корректурного функцио- нирования при введении в состав интерполятора формирователя сканирования кода скорости и выполнении задатчика кода скорости перемещения в виде реверсивного счетчика импульсов. Подключение в каждом координатном канале второй информационной шины соответствующего канала к информационному входу задатчика кода и направления перемещения и выхода регистра к второму информационному входу управляемых делителей частоты с дробным коэффициентом деления каждого канала со сдвигом n₂ в сторону старших разрядов с подключением n₂ младших разрядов этих входов к нулевой информационной шине, подключение счетного входа задатчика кода и направления перемещения каждого канала к выходу первого делителя частоты противоположного канала позволяют путем увеличения частоты функционирования координатных каналов интерполятора в 2ⁿ ₂ раз и соответствующего уменьшения дискреты интерполяции повысить точность интерполяции.In the proposed linear circular interpolator, the presence in each coordinate channel of the first and second frequency divider having division factors 2 ⁿ ₁ and 2 ⁿ _2, respectively, the connection of the displacement code code generator to the information input of the code-frequency converter with a shift (n ₁ + n ₂ ) towards the higher bits, connecting (n ₁ + n ₂ ) low bits of the information input of the code-frequency converter to the zero information bus allows minimizing the unevenness of the output pulses of coordinate movements and interpolator and expand the frequency range of the corrective functioning when the speed code scan tool is introduced into the interpolator and the speed code encoder is executed in the form of a reversible pulse counter. Connection in each coordinate channel of the second information bus of the corresponding channel to the information input of the code setter and the direction of movement and the output of the register to the second information input of the controlled frequency dividers with a fractional division coefficient of each channel with a shift of n ₂ towards the higher bits with the connection of n ₂ lower bits of these inputs to the zero information bus, connecting the counting input of the code setter and the direction of movement of each channel to the output of the first frequency divider About the channel, by increasing the frequency of operation of the coordinate channels of the interpolator by 2 ⁿ ₂ times and correspondingly decreasing the interpolation samples, the interpolation accuracy can be increased.

Введение в состав интерполятора формирователя сигнала знака круговой интерполяции позволяет расширить диапазон отрабатываемых заданных перемещений путем автоматической смены в процессе круговой интерполяции состояния направления счета задатчиков кода и направления перемещения координатных каналов. The introduction of the sign of circular interpolation into the composition of the signal shaper interpolator allows you to expand the range of worked out specified movements by automatically changing the state of the count direction of code adjusters and the direction of movement of coordinate channels during circular interpolation.

Наличие в предлагаемом интерполяторе коммутатора, производящего при необходимости переключение выходных сигналов координатных каналов, позволяет минимизировать величину погрешности интерполяции, выполняемой с использованием режима разгон-торможение, осуществляя управление формирователем сигналов при сканировании кода скорости каналами первого координатного канала, для которого задается отработка перемещения, по координате с большим заданным перемещением. The presence in the proposed interpolator of a switch that, if necessary, switches the output signals of the coordinate channels, makes it possible to minimize the value of the interpolation error performed using the acceleration-braking mode by controlling the signal driver when scanning the speed code with the channels of the first coordinate channel for which the motion is set according to the coordinate with a large given displacement.

Введение в координатные каналы элемента И, блокирующего счет импульсов счетчиком по достижении им нулевого состояния, предотвращает отработку лишних импульсов перемещения из-за наличия погрешности круговой интерполяции и линейной интерполяции с использованием режима разгона-торможения. The introduction of the element And into the coordinate channels, blocking the pulse count by the counter when it reaches the zero state, prevents the development of excess movement pulses due to the presence of an error in circular interpolation and linear interpolation using the acceleration-braking mode.

Выполнение преобразователя код-частота в виде управляемого делителя частоты с дробным коэффициентом деления позволяет избежать повышения погрешности формирования унитарного кода скорости при увеличении его в 2⁽ⁿ1⁺ⁿ2⁾ раз.The implementation of the code-frequency converter in the form of a controlled frequency divider with a fractional division coefficient allows avoiding an increase in the error in the formation of a unitary speed code when it is increased 2 ⁽ⁿ 1 ^{+ n} 2 ⁾ times.

Вариант выполнения формирователя сигналов сканирования кода скорости и введение в интерполятор формирователя сигнала управления кадра, второго элемента И позволяют расширить функциональные возможности интерполятора введением режимов отработки безразмерных перемещений, завершающихся по внешним управляющим сигналам, отработки перемещений с чередованием кадров с движением на постоянной скорости и с ускорением. An embodiment of the speed code scanning signal generator and the introduction of the second frame control signal, the second AND element, into the interpolator allows the interpolator to expand its functionality by introducing dimensionless motion processing modes that are completed by external control signals, motion training processing with frame rotation with constant speed and acceleration.

Аналоги предлагаемого технического решения не имеют с ним общих признаков, отличающих заявляемое решение от прототипа, в связи с чем предлагаемое решение обладает существенными отличиями. Analogues of the proposed technical solution do not have common features with it that distinguish the claimed solution from the prototype, and therefore the proposed solution has significant differences.

На фиг. 1 представлена блок-схема линейно-кругового интерполятора; на фиг. 2 - схема управляемого делителя частоты с дробным коэффициентом деления; на фиг. 3 - временные диаграммы сигналов, поясняющие работу управляемого делителя частота, где а - сигнал на входе управляемого делителя частоты, б - сигнал на входе блокировки преобразования, в, г - импульсы на выходе переполнения второго сумматора и выходе управляемого делителя частоты соответственно для случая наличия на первом и втором информационных входах кодов N = 3, Z = -7 соответственно, д, е - то же, что и в , г соответственно для случая наличия кодов N = 7, Z = -7; на фиг. 4 показана схема задатчика кода и направления перемещения для каждого канала линейно-кругового интерполятора; на фиг. 5 - схема формирователя сигнала знака интерполяции; на фиг. 6 - схема коммутатора; на фиг. 7 - схема формирователя сигналов сканирования кода скорости; на фиг. 8 - схема формирователя сигналов управления кода; на фиг. 9 - схема запуска отработки кадра; на фиг. 10 - схема формирователя сигнала конца кадра; на фиг. 11 - вариант схемы формирования сигналов для сигнальных линий "Конец кадра" или "Торможение"; на фиг. 12 - временные диаграммы сигналов, поясняющие работу формирователя сигналов управления кадра, где а - импульсы на синхровходе формирователя, б - сигнал на линии "Запись кадра" в схеме запуска отработки кадра, в, г, д - сигналы на прямых выходах первого, второго, третьего триггеров схемы запуска отработки кадра соответственно, е - сигнал на втором выходе формирователя управления кадра, ж - сигнал на выходе формирователя сигнала конца кадра, римскими цифрами обозначены временные интервалы: I - до отработки кадров задания перемещения, II, III - отработки первого и второго кадров; на фиг. 13, 14 - временные диаграммы сигналов, поясняющие работу формирователя сигналов сканирования кода скорости, причем фиг. 13 относится к случаю отработки интерполятором заданного перемещения, для которого не достигается максимальная заданная скорость, фиг. 14 - к случаю отработки интерполятором заданного перемещения, для которого достигается максимальная заданная скорость, на фиг. 13, 14 приведены эпюры сигналов: а - на входе записи формирователя б - на первом выходе формирователя, в - на выходе первого управляемого делителя частоты с дробным коэффициентом деления, д - на выходе триггера формирователя, г - фиг. 13 - на выходе второго триггера формирователя, е - фиг. 13 - на выходе переполнения при счете на вычитание реверсивного счетчика импульсов формирователя, г - фиг. 14 - на втором выходе равенства входных кодов первого блока сравнения кодов формирователя. In FIG. 1 is a block diagram of a linear circular interpolator; in FIG. 2 is a diagram of a controlled frequency divider with a fractional division factor; in FIG. 3 - time diagrams of signals explaining the operation of the controlled frequency divider, where a is the signal at the input of the controlled frequency divider, b is the signal at the input of the conversion lock, c, d are pulses at the overflow output of the second adder and the output of the controlled frequency divider, respectively, for the first and second information inputs of codes N = 3, Z = -7, respectively, q, e - the same as c, d, respectively, for the case of the presence of codes N = 7, Z = -7; in FIG. 4 shows a diagram of a code setter and a direction of movement for each channel of a linear circular interpolator; in FIG. 5 is a diagram of a signal driver of an interpolation sign; in FIG. 6 is a diagram of a switch; in FIG. 7 is a diagram of a signal generator for scanning a speed code; in FIG. 8 is a diagram of a code control signal generator; in FIG. 9 is a diagram of the launch of the development of the frame; in FIG. 10 is a diagram of a driver of the signal end of the frame; in FIG. 11 is a variant of a signal generation circuit for “End of frame” or “Braking” signal lines; in FIG. 12 - time diagrams of signals explaining the operation of the driver of the frame control signal, where a are the pulses on the sync input of the driver, b is the signal on the line "Record frame" in the trigger circuit of the frame, c, d, e are the signals at the direct outputs of the first, second, the third flip-flops of the start-up frame start circuit, respectively, e is the signal at the second output of the frame control shaper, g is the signal at the output of the end-of-frame signal shaper, Roman numerals denote the time intervals: I - until the frames of the move job are processed, II, III - work and the first and second frames; in FIG. 13, 14 are timing diagrams of signals explaining the operation of a speed code scan signal generator, wherein FIG. 13 relates to the case where the interpolator works out a given movement for which the maximum specified speed is not achieved, FIG. 14 - to the case of working out by the interpolator a predetermined movement for which the maximum predetermined speed is achieved, in FIG. Figures 13, 14 show the diagrams of the signals: a - at the input of the shaper recording b - at the first output of the shaper, c - at the output of the first controlled frequency divider with a fractional division coefficient, d - at the output of the shaper trigger, d - fig. 13 - at the output of the second trigger of the former; e - FIG. 13 - at the overflow output when counting on subtracting the reverse pulse counter of the shaper, g - FIG. 14 - at the second output of the equality of the input codes of the first block comparing the codes of the shaper.

Линейно-круговой интерполятор (фиг. 1) содержит реверсивный счетчик 1 импульсов, информационным входом подключенный к первой информационной шине, управляемый делитель 2 частоты с дробным коэффициентом деления, два канала, в каждом из которых установлены задатчик 3 кода и направления перемещения, последовательно соединенные управляемый делитель 4 частоты с дробным коэффициентом деления, делители 5, 6 частоты с коэффициентами деления 2ⁿ ₁ и 2ⁿ ₂ соответственно, элемент И7, счетчик 8 импульсов, а также вне каналов регистр 9, формирователь 10 сигнала знака круговой интерполяции, генератор 11 импульсов, два элемента И 12, 13, коммутатор 14, выходы которого образуют выходную шину линейно-кругового интерполятора, формирователь 15 сигналов сканирования кода скорости, формирователь 16 сигналов управления кадра. Реверсивный двоичный счетчик 1 импульсов выходом соединен со сдвигом (n₁ + n₂) в сторону старших разрядов с первым информационным входом управляемого делителя 2 частоты, (n₁ + n₂) младших разрядов первого информационного входа которого подключены к нулевой информационной шине, выход соединен с входом управляемого делителя 4 частоты каждого канала. Вторая информационная шина каждого канала подключена к информационному входу задатчика 3 соответствующего канала со сдвигом n₂ в сторону старших разрядов, к n₂ младшим разрядам информационного входа задатчика 3 подключена нулевая информационная шина. Третья информационная шина соединена с входом регистра 9, выходом соединенного со сдвигом в сторону старших разрядов к второму информационному входу управляемого делителя 4 частоты каждого канала, n₂ младшими разрядами второго информационного входа соединенного с нулевой информационной шиной. Четвертая информационная шина каждого канала соединена с информационным входом счетчика 8 импульсов соответствующего канала, выходом дешифрации нулевого состояния соединенного с вторым входом элемента И7. Выход делителя 5 частоты каждого канала соединен со счетным входом задатчика 3 противоположного канала. Формирователь 10 сигнала знака круговой интерполяции первым входом и первым выходом соединен с вторым выходом и входом направления счета задатчика 3 первого канала соответственно, вторым входом и вторым выходом - с вторым выходом и входом направления счета задатчика 3 второго канала соответственно. Генератор 11 импульсов выходом соединен с входами управляемого делителя 2 частоты и формирователя 15, синхровходом формирователя 16, первым и вторым входами соединенного с выходами элементов И 12, 13 соответственно, первым выходом - с входами блокировки преобразования управляемых делителей 2 и 4 каждого канала, вторым выходом - с входами записи задатчика 3, счетчика 8 каждого канала, регистра 9, формирователя 10, коммутатора 14, формирователя 15, третьим и четвертым выходами - с входами стробирования и управления формирователя 15 соответственно, пятым выходом - с входом записи реверсивного счетчика 1 импульсов, шестым выходом - с входом запуска формирователя 15, счетным входом соединенного с выходом элемента И7 первого канала, вторым информационным входом - с выходом счетчика 8 импульсов канала, первым информационным входом, первым и вторым выходами - с выходом, счетным входом и входом направления счета реверсивного счетчика 1 импульсов соответственно, третьим выходом - с первым входом элемента И13, вторым входом соединенного с выходом дешифрации минимального состояния реверсивного счетчика 1 импульсов. Элемент И12 входами соединен с выходами дешифрации нулевого состояния счетчика 8 импульсов каждого канала соответственно. Коммутатор 14 первым входом и первым входом направления перемещения с выходом элемента И7 и первым выходом задатчика 3 первого канала соответственно, вторым входом и вторым входом направления перемещения - с выходом элемента И7 и первым выходом задатчика 3 второго канала соответственно.The linear-circular interpolator (Fig. 1) contains a reversible counter 1 pulses, an information input connected to the first information bus, a controlled frequency divider 2 with a fractional division coefficient, two channels, each of which has a code adjuster 3 and a direction of movement, connected in series frequency divider 4 with a fractional division coefficient, frequency dividers 5, 6 with division coefficients 2 ⁿ ₁ and 2 ⁿ _2, respectively, element I7, pulse counter 8, and also register 9 outside the channels, signal shaper 10 circular interpolation sign, pulse generator 11, two elements And 12, 13, switch 14, the outputs of which form the output line of the linear circular interpolator, speed code scan signal generator 15, frame control signal generator 16. The reversible binary counter 1 pulses output is connected with a shift (n ₁ + n ₂ ) in the direction of the senior bits with the first information input of a controlled frequency divider 2, (n ₁ + n ₂ ) the least significant bits of the first information input which are connected to the zero information bus, the output is connected with the input of a controlled divider 4 frequencies of each channel. The second information bus of each channel is connected to the information input of the master 3 of the corresponding channel with a shift of n ₂ towards the higher digits, and the n ₂ low bits of the information input of the master 3 is connected to the zero information bus. The third information bus is connected to the input of the register 9, the output is connected with a shift in the direction of the senior bits to the second information input of a controlled frequency divider 4 of each channel, n ₂ low bits of the second information input connected to the zero information bus. The fourth information bus of each channel is connected to the information input of the counter 8 pulses of the corresponding channel, the output of the decryption of the zero state connected to the second input of the element And7. The output of the frequency divider 5 of each channel is connected to the counting input of the master 3 of the opposite channel. The circular interpolation sign signal generator 10 by the first input and the first output is connected to the second output and the input of the counting direction of the setter 3 of the first channel, respectively, the second input and second output to the second output and the counting direction input of the setter 3 of the second channel, respectively. The pulse generator 11 is connected to the inputs of the controlled frequency divider 2 and the driver 15, the sync input of the driver 16, the first and second inputs connected to the outputs of the elements And 12, 13, respectively, the first output - to the inputs of the conversion lock of the controlled dividers 2 and 4 of each channel, the second output - with the inputs of the recording of the setter 3, the counter 8 of each channel, register 9, the shaper 10, the switch 14, the shaper 15, the third and fourth outputs - with the gating and control inputs of the shaper 15, respectively, the fifth an output — with a recording input of a reversible counter of 1 pulses, a sixth output — with a start input of a shaper 15, a counting input connected to the output of element I7 of the first channel, a second information input — with an output of a counter 8 pulses of a channel, a first information input, first and second outputs — with the output, the counting input and the input of the counting direction of the reverse pulse counter 1, respectively, the third output - with the first input of the I13 element, the second input connected to the decryption output of the minimum state of the reverse counter and 1 pulses. Element I12 inputs connected to the outputs of the decryption of the zero state of the counter 8 pulses of each channel, respectively. The switch 14 is the first input and the first input of the direction of movement with the output of the I7 element and the first output of the setter 3 of the first channel, respectively, the second input and the second input of the direction of movement - with the output of the I7 element and the first output of the setter 3 of the second channel, respectively.

Управляемый делитель 2 частоты вторым информационным входом подключен к информационной шине задания обратного или дополнительного кода. The controlled frequency divider 2 by the second information input is connected to the information bus of setting a reverse or additional code.

Реверсивный счетчик 1 импульсов выполнен с блокировкой счета на вычитание при установке в нем кода минимального состояния. Управляемые делители 2, 3 частоты с дробным коэффициентом деления выполнены по схеме, приведенной на фиг. 2, и содержат два регистра 17, 18 с тремя состояниями выходов, два сумматора 19, 20, триггер 21, инвертор 22. Регистры 17, 18 информационными входами подключены к выходам сумматоров 19, 20 соответственно, выходами - к второму входу сумматора 19, выходом подключенного к второму входу сумматора 20, выходом переполнения соединенного с входом установки триггера 21, выполненого с приоритетом установки состояния по сбросу, выходом, являющимся выходом управляемого делителя частоты, соединенного с входами разрешения чтения регистра 18 непосредственно, а регистр 17 через инвертор 22. Первый вход сброса триггера 21 соединен с входами сброса регистров 17, 18 и является входом блокировки преобразования, второй инверсный вход сброса триггера 21 соединен с синхровходами записи регистров 17, 18 и является входом управляемого делителя 2, 3 частоты, первые информационные входы сумматоров 19, 20 являются первым и вторым информационными входами соответственно. The reversible counter 1 pulses made with the blocking of the account for subtraction when setting the minimum state code in it. The controlled frequency dividers 2, 3 with a fractional division coefficient are made according to the circuit shown in FIG. 2, and contain two registers 17, 18 with three output states, two adders 19, 20, trigger 21, inverter 22. Registers 17, 18 with information inputs are connected to the outputs of adders 19, 20, respectively, with outputs - to the second input of the adder 19, output connected to the second input of the adder 20, the overflow output connected to the installation input of the trigger 21, performed with the priority of setting the reset state, the output being the output of the controlled frequency divider connected to the read permission inputs of the register 18 directly, and the register 17 through the inverter 22. The first reset input of the trigger 21 is connected to the reset inputs of the registers 17, 18 and is the conversion lock input, the second inverse reset input of the trigger 21 is connected to the clock inputs of the register registers 17, 18 and is the input of the controlled frequency divider 2, 3, the first information inputs adders 19, 20 are the first and second information inputs, respectively.

При подаче на второй информационный вход управляемого делителя частоты обратного кода знаменателя коэффициента преобразования Z на вход переноса сумматора 20 подается сигнал переноса, чтобы получить вычитание кода Z. When applying the reverse code of the denominator of the conversion coefficient Z to the second information input of the controlled frequency divider, the transfer signal is applied to the transfer input of the adder 20 to obtain the subtraction of the Z code.

Задатчик 3 кода и направления перемещения канала (фиг. 4) содержит реверсивный счетчик 23 импульсов, триггеры 24, 25 элемент И 26. Информационный вход реверсивного счетчика 23 импульсов является информационным входом, вход направления счета - входом направления счета, вход записи, соединенный с входами стробирования установкии и броса триггеров 24, 25 - входом записи, выход - информационным выходом, выход дешифрации нулевого состояния, соединенный с синхровходом триггера 25, - вторым выходом задатчика. Счетчик 23 входом соединен с выходом элемента И 26, первый вход которого является счетным входом задатчика, второй вход соединен с выходом триггера 24, входом установки и инверсным входом сброса соединенного с линией сигнала "Круговая интерполяция". Триггер 25 выполнен в виде делителя частоты на два, выход которого является первым выходом задатчика, входом установки и инверсным входом сброса подключен к линии сигнала "Направление перемещения канала". The dial 3 code and the direction of movement of the channel (Fig. 4) contains a reversible counter 23 pulses, triggers 24, 25 element And 26. The information input of the reverse counter 23 pulses is an information input, the input of the direction of the account - the input of the direction of the account, the recording input connected to the inputs gating the installation and throwing of the triggers 24, 25 — by the recording input, the output — by the information output, the zero state decryption output connected to the trigger input 25 — the second output of the master. Counter 23 input connected to the output of the element And 26, the first input of which is the counting input of the master, the second input is connected to the output of the trigger 24, the installation input and inverse reset input connected to the line signal "Circular interpolation". The trigger 25 is made in the form of a frequency divider into two, the output of which is the first output of the master, the input of the installation and the inverse input of the reset is connected to the signal line "Channel movement direction".

Формирователь 10 сигнала знака круговой интерполяции (фиг. 5) выполнен в виде триггера 27, первые входы установки и сброса которого являются первым и вторым входами соответственно, входы стробирования вторых входов установки и сброса - входом записи, прямой и инверсный выходы - первым и вторым выходами соответственно формирователя 9, второй вход установки и второй инверсный вход сброса триггера 27 подключены к линии сигнала "Знак круговой интерполяции". Shaper of the signal of the circular interpolation sign (Fig. 5) is made in the form of a trigger 27, the first installation and reset inputs of which are the first and second inputs, respectively, the gating inputs of the second installation and reset inputs are the recording input, direct and inverse outputs are the first and second outputs respectively, the former 9, the second input of the installation and the second inverse input of the reset trigger 27 are connected to the signal line "Sign of circular interpolation".

Коммутатор 14 (фиг. 6) содержит триггер 28 и блок буферных стробируемых элементов. Входы стробирования установки и сброса триггера 28 являются входом записи коммутатора 14, вход установки и инверсный вход сброса триггера 28 подключены к линии "Переключение каналов". Буферные элементы блока 29 выполнены с тремя состояниями выходов, подключение выхода каждого элемента осуществляется при установке сигнала логической единицы на входе стробирования. Все буферные элементы разбиты на пары, в каждой их которых объединены выходы буферных элементов. Вход стробирования первого элемента каждой пары подключен к инверсному выходу, второго элемента - к прямому выходу триггера 28, в зависимости от состояния которого сигналы с первых входа и входа направления перемещения, вторых входа и входа направления перемещения коммутатора 14 поступающих на соответствующие первые и вторые линии выходной шины линейно-кругового интерполятора или меняются местами. The switch 14 (Fig. 6) contains a trigger 28 and a block of gated buffer elements. The gates of the installation and reset of the trigger 28 are the recording input of the switch 14, the installation input and the inverse reset input of the trigger 28 are connected to the channel switching line. The buffer elements of block 29 are made with three output states; the output of each element is connected when the signal of a logical unit at the gating input is set. All buffer elements are divided into pairs, in each of which the outputs of the buffer elements are combined. The gating input of the first element of each pair is connected to the inverse output, the second element to the direct output of the trigger 28, depending on the state of which the signals from the first input and input of the direction of movement, the second input and input of the direction of movement of the switch 14 are received on the corresponding first and second lines of the output linear circular interpolator buses or swap.

Формирователь 15 сигналов сканирования кода скорости (фиг. 7) содержит реверсивный счетчик 30 импульсов, задатчик 31 кода ускорения, блок 32 совпадения кодов, первым входом соединенный с выходом реверсивного счетчика 30, вторым входом - с выходом задатчика 31, счетчик 33 импульсов, счетный вход которого является счетным входом, вход сброса - входом запуска формирователя 15, задатчик 34 кода максимальной скорости, первый блок 35 сравнения кодов, первый вход которого является первым информационным входом формирователя 15, второй вход соединен с выходом задатчика 34, второй блок 36 сравнения кодов, первый вход которого является вторым информационным входом, вход стробирования - входом стробирования формирователя 15, второй вход соединен с выходом счетчика 33 импульсов, триггеры 37, 38, элемент ИЛИ 39, два элемента И 40, 41. Счетный вход реверсивного счетчика 30 импульсов является входом, первый вход сброса - входом управления, второй вход сброса, соединенный с входами установки триггеров 37, 38, входами записи задатчиков 31, 34, - входом записи формирователя 15. Счетчик 30 направления счета соединен с выходом триггера 38, третьим входом сброса - с выходом элемента ИЛИ 39, выходом переполнения при счете на вычитание - с синхровходом установки триггера 38, первым входом элемента ИЛИ 39. Первые входы сброса триггеров 37, 38 соединены с выходом второго блока 39 сравнения кодов, вторые входы сброса триггеров 37, 38 подключены к линии сигнала "Торможение". Первый блок 35 сравнения кодов первым выходом соединен с первым входом элемента И 40, вторым выходом - с первым входом элемента И 41, третьим выходом - с входом блокировки счета счетчика 33 и входом блокировки сброса триггера 38. Триггер 37 выходом соединен с вторыми входами элементов И40, 41 блок 32 совпадения кодов выходом соединен с вторым входом элемента ИЛИ 39. Элемент И40 выходом соединен с третьим входом элемента ИЛИ 39, выход которого является первым выходом, выход элемента И 41 - вторым выходом, выход блока 32 совпадения кодов - третьим выходом формирователя 15. Задатчик 31 кода ускорения и задатчик 34 кода максимальной скорости могут быть выполнены в виде регистров, входами записи соединенных с входами записи задатчиков соответственно, информационными входами - с информационными шинами задания кода ускорения и кода максимальной скорости соответствено, а в случае отсутствия необходимости оперативного изменения управляющих кодов в процессе функционирования - в виде кодовых шин, задающих то или иное значение кода, например, при помощи перемычек или кодовых переключателей. The generator 15 signals of scanning the speed code (Fig. 7) contains a reversible counter 30 pulses, a setter 31 of the acceleration code, a block 32 matching codes, the first input connected to the output of the reversible counter 30, the second input to the output of the setter 31, counter 33 pulses, counting input which is a counting input, the reset input is the start input of the driver 15, the maximum speed code generator 34, the first code comparison unit 35, the first input of which is the first information input of the driver 15, the second input is connected to the output sensor 34, a second code comparison unit 36, the first input of which is the second information input, the gating input is the gate input of the driver 15, the second input is connected to the output of the pulse counter 33, triggers 37, 38, OR element 39, two And 40, 41 elements. The counting input of the reversible counter 30 pulses is the input, the first reset input is the control input, the second reset input connected to the installation inputs of the triggers 37, 38, the recording inputs of the setters 31, 34, is the recording input of the shaper 15. The counter 30 of the counting direction is connected to the output of the trigger 38, the third reset input - with the output of the OR element 39, the overflow output with the subtraction account - with the sync input of the trigger 38, the first input of the OR element 39. The first inputs of the reset of the triggers 37, 38 are connected to the output of the second block 39 code comparison, the second inputs reset the triggers 37, 38 are connected to the line signal "Braking". The first block 35 comparison of codes with the first output connected to the first input of the AND 40 element, the second output to the first input of the AND 41 element, the third output to the counter lock input of the counter 33 and the reset lock input of the trigger 38. The trigger 37 is connected to the second inputs of the I40 elements by the output , 41, the block 32 matching the codes with the output is connected to the second input of the OR element 39. The I40 element is connected with the output of the third input of the OR 39, the output of which is the first output, the output of the AND 41 element is the second output, the output of the block 32 matching the codes is the third output the adjuster 15. The acceleration code generator 31 and the maximum speed code generator 34 can be made in the form of registers, recording inputs connected to the recording inputs of the sensors, respectively, information inputs - with information buses for setting the acceleration code and maximum speed code, respectively, and if there is no need for operational changes in control codes during operation - in the form of code buses that specify one or another code value, for example, using jumpers or code switches.

Формирователь 16 сигналов управления кадра (фиг. 8) содержит схему 42 запуска отработки кадра, формирователь 43 сигнала конца кадра, регистр 44, три элемента И45, 46, 47. Синхровход схемы 42 является синхровходом, первый и второй выходы - первым и вторым выходами формирователя 16 соответственно. Схема 42 соединена с выходом формирователя 43, вторым выходом - с входом записи регистра 44, первыми входами элементов И46, 47. Первый и второй входы 43 формирователя являются первым и вторым входами формирователя 16 соответственно, первый и второй входы управления соединены с первым и вторым выходами регистра 44 соответственно, первый, второй и третий входы которого подключены к линиям сигналов "Диапазон приемистости", "Отработка заданного перемещения", "Разрешение отработки торможения" соответственно, второй и третий выходы подключены к входам элемента И45, выход которого является третьим выходом, первый выход регистра 44 - четвертым выходом, выходы элементов И46, 47 - пятым и шестым выходами формирователя 16. Вторые входы элементов И 46 и 47 подключены к линии сигналов "Разрешение записи кода скорости" и "Запуск счетчика пути разгона" соответственно. The driver 16 of the control signals of the frame (Fig. 8) contains a circuit 42 for starting the development of the frame, the driver 43 of the signal for the end of the frame, register 44, three elements I45, 46, 47. The clock input of the circuit 42 is a clock input, the first and second outputs are the first and second outputs of the driver 16 respectively. The circuit 42 is connected to the output of the driver 43, the second output to the input of the register 44, the first inputs of the elements I46, 47. The first and second inputs 43 of the driver are the first and second inputs of the driver 16, respectively, the first and second control inputs are connected to the first and second outputs register 44, respectively, the first, second and third inputs of which are connected to the signal lines "Pickup range", "Run a given movement", "Enable brake run", respectively, the second and third outputs are connected to the inputs of element I45, the output of which is the third output, the first output of the register 44 is the fourth output, the outputs of the elements I46, 47 are the fifth and sixth outputs of the driver 16. The second inputs of the elements 46 and 47 are connected to the signal line "Permission for writing the speed code" and "Start acceleration counter "respectively.

Схема 42 запуска отработки кадра (фиг. 9) содержит триггеры 48, 49, 50, элементы ИЛИ 51, элементы И52, 53 одновибратор 54, инвертор 55. Триггер 48 синхровходом установки соединен с линией сигнала "Запись кадра", входом сброса - с выходом одновибратора 54, выходом - D-входом триггера 50 и первым входом элемента ИЛИ 51. Синхровходы триггеров 49, 50 соединены и являются синхровходом первый вход элемента И53 соединен с входом инвертора 55 и является входом, инверсный выход триггера 49 является первым выходом, инверсный выход элемента И52 соединен с синхровходом одновибратора 54 и является вторым выходом схемы 42. Триггер 49 Д-входом подключен к выходу элемента ИЛИ 51, входом сброса - к выходу элемента И53, выходом - к вторым входам элементов ИЛИ51 и И52. Элемент И52 первым входом соединен с выходом инвертора 55. The frame mining start circuit 42 (Fig. 9) contains flip-flops 48, 49, 50, OR elements 51, I52, 53 elements, a single-shot 54, an inverter 55. The trigger 48 of the setup is connected to the “Frame record” signal line by a reset input, and the reset input to the output one-shot 54, the output is the D-input of the trigger 50 and the first input of the OR element 51. The clock inputs of the triggers 49, 50 are connected and the clock input is the first input of the I53 element connected to the input of the inverter 55 and is the input, the inverse output of the trigger 49 is the first output, the inverse output of the element I52 is connected to the sync input of a single-vibration the torus 54 and the second output of the circuit 42. The trigger 49 D-input connected to the output of the OR gate 51, a reset input - to the output element I53, the output - to the second inputs I52 and ILI51 elements. Element I52 the first input is connected to the output of the inverter 55.

Формирователь 43 сигнала конца кадра (фиг. 10) содержит три элемента И56, 57, 58, элемент ИЛИ 59, инверторы 60, 61. К первому входу элемента И56 подключена линия сигнала "Торможение", первый вход управления формирователя 43 подключен к вторым входам элемента И56 непосредственно, элемента И58 через инвертор 61, второй вход управления формирователя 43 подключен к второму входу элемента И57 непосредственно, а к третьим входам элементов И56, 58 через инвертор 60. Первый и второй входы формирователя 43 подключены к первым входам элементов И57 и 58 соответственно, элемент ИЛИ59, выход которого является выходом формирователя 43, тремя входами соединен с выходами элементов И56, 57, 58, а четвертым входом - с линией сигнала "Конец кадра". The driver of the end-of-frame signal (Fig. 10) contains three I56, 57, 58 elements, an OR element 59, inverters 60, 61. A brake line is connected to the first input of the I56 element, the first brake control input 43 is connected to the second inputs of the element I56 directly, of the I58 element through the inverter 61, the second control input of the shaper 43 is connected directly to the second input of the I57 element, and to the third inputs of the I56, 58 elements through the inverter 60. The first and second inputs of the shaper 43 are connected to the first inputs of the I57 and 58 elements, respectively elemen t OR59, whose output is the output of the former 43, three inputs connected to the outputs of the elements I56, 57, 58, and the fourth input to the signal line "End of frame".

Формирователи сигналов для линий "Торможение" или "Конец кадра" могут быть выполнены по однотипной схеме, приведенной на фиг. 11, содержащей триггер 62, синхровходом сброса соединенный с входом схемы, триггер 63, синхровходом установки соединенный с синхровходом схемы, соединенный в интерполяторе с выходом генератора 11 импульсов, элемент 64 задержки, выходом соединенный с входом установки триггера 62. Триггер 63, выход которого подключен к выходу схемы, выходом соединен с входом 64 задержки, а входом сброса - с выходом триггера 62. The signal conditioners for the "Braking" or "End of frame" lines can be performed according to the same type of circuit shown in FIG. 11, comprising a trigger 62, a reset sync input connected to the input of the circuit, a trigger 63, a setup sync input connected to a circuit sync input, connected in the interpolator to the output of the pulse generator 11, a delay element 64 connected to an output of the setup of the trigger 62. The trigger 63, the output of which is connected to the output of the circuit, the output is connected to the input 64 of the delay, and the input of the reset to the output of the trigger 62.

Линейно-круговой интерполятор работает следующим образом. Linear circular interpolator operates as follows.

В начале каждого кадра работы в интерполятор с информационных шин и сигнальных линий вводится необходимая информация, сопровождаемая импульсом записи с второго выхода схемы запуска отработки кадра, проходящего на второй выход или через элементы И46, 47 при наличии на их вторых входах сигналов логической "1" на пятый и шестой выходы формирователя 16 сигналов управления кадра. At the beginning of each operation frame, the necessary information is entered into the interpolator from information buses and signal lines, followed by a recording pulse from the second output of the frame development start-up circuit passing to the second output or through I46, 47 elements if there are logical “1” signals on their second inputs the fifth and sixth outputs of the driver 16 of the control signals of the frame.

С первой информационной шины в реверсивный счетчик 1 импульсов сигналом записи, поступающим с пятого выхода формирователя 16 на вход записи реверсивного счетчика 1 благодаря наличию на линии сигнала "Разрешение записи кадра скорости" в формирователе 16 уровня логической "1" переписывается код N контурной скорости перемещения. Если в кадре задается перемещение, осуществляемое на постояной скорости в диапазоне приемистости шагового двигателя, на линии сигнала "Диапазон приемистости" к моменту появления на выходе схемы 42 импульса записи имеет место сигнал логической "1", запоминаемый регистром 44 на время отработки кадра, с выхода которого сигнал поступает на вход управления формирователя 15 сигналов сканирования кода скорости, блокируя его работу, на реверсивный счетчик 1 не поступают счетные импульсы и записанный код N сохраняется на все время отработки кадра. From the first information bus to the reversible counter 1 pulses, a recording signal from the fifth output of the shaper 16 to the recording input of the reverse counter 1 due to the presence of a speed frame recording permission signal in the shaper 16 of the logic level “1”, the code N of the loop speed is rewritten. If the frame is set to move at a constant speed in the pickup range of the stepper motor, on the line of the signal "Pickup Range" to the moment of the appearance of the write pulse at the output of circuit 42, a logical signal "1" is stored by the register 44 for the duration of the frame, from the output whose signal is fed to the control input of the driver 15 of the scanning signals of the speed code, blocking its operation, counting pulses do not arrive at the reverse counter 1 and the recorded code N is stored for the entire time the frame is worked out.

С начала отработки кадров за счет установки триггера 49 схемы 42 запуска снимается сигнал блокировки преобразования с соответствующего входа управляемых делителей частоты с дробным коэффициентом деления, выполняющих преобразование частоты входной последовательности импульсов. Первый управляемый делитель 2 частоты на выходе из импульсной последовательности на выходе генератора 11 частотой

формирует унитарный код N ˙2⁽ⁿ1⁺ⁿ2⁾ на временном масштабе Z τ , частота которого соответствует заданной скорости перемещения, умноженной на коэффициент 2⁽ⁿ1⁺ⁿ2⁾. Импульсная последовательность с выхода управляемого делителя 2 поступает на входы управляемых делителей 4 частоты каждого координатного канала, на первые информационные входы которых поступают коды с выходов задатчиков 3 каждого координатного канала, определяющие числители коэффициентов преобразрвания, на вторые информационные входы - код выхода регистра 9. В каждом канале с второй информацией шины в реверсивный счетчик 23 импульсов записи переписываются в случае задания линейной интерполяции коды Δ_I, Δ_II заданных перемещений по координатам I, II, а в случае круговой интерполяции коды координат начальной точки относительно центра интерполируемой окружности: VII - для координаты I, VI - для координаты II. С третьей информационной шины в регистр 9 переписывается в случае линейной интерполяции код величины l заданного отрезка перемещения, в случае круговой интерполяции код величины R заданного радиуса окружности. При линейной интерполяции триггер 24 сброшен, блокируя поступление на счетный вход реверсивного счетчика 23 импульсов и оставляли его состояние неизменным на все время во время отработки кадра. При круговой интерполяции триггер 24 установлен, разрешая прохождение на счетный вход реверсивного счетчика 23 импульсов с выхода делителя 5 частоты потивоположной координаты, частота следования которых превышает в 2ⁿ ₂ раз частоту следования выходных импульсов устройства, за счет чего, а также за счет увеличения кодов, поступающих на информационные входы управляемых делителей частоты, дискрета интерполяции уменьшается в 2ⁿ ₂ раза по сравнению с дискретой перемещения.From the beginning of frame mining, by setting the trigger 49 of the start circuit 42, the conversion blocking signal is removed from the corresponding input of the controlled frequency dividers with a fractional division coefficient, which convert the frequency of the input pulse sequence. The first controlled frequency divider 2 at the output of the pulse sequence at the output of the generator 11 frequency

generates a unitary code N ˙2 ⁽ⁿ 1 ^{+ n} 2 ⁾ on a time scale Z τ, the frequency of which corresponds to a given speed of movement, multiplied by a factor of 2 ⁽ⁿ 1 ^{+ n} 2 ⁾ . The pulse sequence from the output of the controlled divider 2 is supplied to the inputs of the controlled dividers 4 of the frequency of each coordinate channel, the first information inputs of which are the codes from the outputs of the adjusters 3 of each coordinate channel, which determine the numerators of the conversion coefficients, and the second information inputs are the output code of the register 9. In each second information channel with a tire-down counter 23, a write pulse is overwritten in the case of linear interpolation reference codes Δ _I, Δ _II predetermined displacement of coord Nats I, II, and in the case of circular interpolation start point coordinates interpolated codes relative to the center circle: VII - for the coordinates I, VI - for coordinates II. In the case of linear interpolation, the code of magnitude l of a given travel segment is rewritten from the third information bus into register 9, in the case of circular interpolation, the code of magnitude R of a given circle radius. With linear interpolation, trigger 24 is reset, blocking the arrival of the counting input of the reverse counter 23 pulses and leaving its state unchanged for the entire time during the processing of the frame. With circular interpolation, trigger 24 is installed, allowing the passage of a reversible counter 23 pulses to the counting input from the output of the divider 5 of the frequency of the opposite coordinate, the repetition frequency of which exceeds 2 ⁿ ₂ times the repetition frequency of the output pulses of the device, due to which, as well as by increasing the codes, arriving at the information inputs of controlled frequency dividers, the interpolation discretion decreases by 2 ⁿ ₂ times in comparison with the discrete displacement.

С четвертых информационной шин каждого канала в счетчик 8 импульсов соответствующих каналов импульсом записи переписываются коды Δ_I, Δ_II заданных перемещений по координатам I, II которые считываются до нулевого кода импульсами координатных перемещений с выходов элементов И7. Сигналы дешифрации нулевого состояния счетчиков 8 поступают на элемент И12, установка уровня логической "1" на выходе которого свидетельствует об окончании отработки заданного перемещения.From the fourth information bus of each channel to the counter of 8 pulses of the corresponding channels, the write pulse transcribes the codes Δ _I , Δ _{II of the} specified movements along the coordinates I, II, which are read to the zero code by the pulses of coordinate movements from the outputs of the I7 elements. The decryption signals of the zero state of the counters 8 are supplied to the element I12, the setting of the logical level “1” at the output of which indicates the end of the workout of the specified movement.

Состояние сигнала направления перемещения по каждой координате с линии "направление перемещения" заносится в триггер 25, причем при круговой интерполяции состояние триггера 25 меняется на противоположное при установке на выходе дешифрации нулевого кода реверсивного счетчика 23 сигнала логической "1". The state of the signal of the direction of movement along each coordinate from the line "direction of movement" is entered into the trigger 25, and with circular interpolation, the state of the trigger 25 is reversed when the logic counter signal 23 is set to the decoding output of the zero code and the logic signal is "1".

Направлением счета в процессе круговой интерполяции реверсивного счетчика 23 импульсов управляют триггер 27, принимающий начальное состояние с линии сигнала "Знак круговой интерполяции. " Установленное состояние триггера 27 вызывает пересчет на сложение реверсивного счетчика 23 канала I и переcчет на вычитание реверсивного счетчика 23 канала II, при этом достижение им нулевого состояния вызывает появление сигнала единичного логического уровня на втором входе формирователя 10, приводящего к сбросу триггера 27 и изменению направления счета реверсивных счетчиков 23 каналов I, II на противоположное. Достижение нулевого состояния реверсивным счетчиком 1 канала, для которого выполняется пересчет импульсов на вычитание, вызывает вновь установку триггера 27 сигналом, поступающим на его первый вход установки. The direction of counting during the circular interpolation of the reversible counter of 23 pulses is controlled by a trigger 27, which takes an initial state from the signal line “Sign of circular interpolation.” The set state of the trigger 27 causes the addition of the reversible counter 23 of the channel I and the subtraction of the reversible counter 23 of the channel II, when this achievement of his zero state causes the appearance of a signal of a single logical level at the second input of the shaper 10, leading to the reset of the trigger 27 and a change in the direction of the count rsivnyh counters 23 channels I, II reversed. The achievement of a zero state by the reversible counter 1 of the channel, for which the pulses are counted for subtraction, causes the trigger 27 to be set again by the signal supplied to its first installation input.

В управляемых делителях частоты с дробным коэффициентом деления в исходном состоянии на входе блокировки преобразования имеется уровень логической "1", регистры 17, 18 и триггер 21 сброшены, вследствие чего выход регистра 18 находится в третьем отключенном состоянии, а выход регистра 17 подключен к второму входу сумматора 19, на выходе которого присутствует код N, поступающий на первый информационный вход. На выходе сумматора 20 присутствует сумма кодов на выходе сумматора 19 и на втором информационном входе: N - Z. In controlled frequency dividers with a fractional division coefficient in the initial state, the conversion lock input has a logic level of “1”, registers 17, 18 and trigger 21 are reset, as a result of which the output of register 18 is in the third disabled state, and the output of register 17 is connected to the second input an adder 19, at the output of which there is an N code arriving at the first information input. At the output of the adder 20 there is a sum of codes at the output of the adder 19 and at the second information input: N - Z.

Сигнал на входе блокировки преобразования управляемого делителя частоты по отрицательному фронту импульсной последовательности переходит на уровень логического "0", обуславливая начало преобразования, при этом очередным отрицательным фронтом входного импульса в регистры 17, 18 переписываются выходные коды сумматоров 19, 20 соответствено, после чего выходной код сумматора 19 становится равным 2N, а сумматора 20 - равным 2N -Z. Под воздействием каждого последующего отрицательного фронта импульса, поступающих на вход управляемого делителя частоты, на выходе сумматоров 19, 20 коды увеличиваются на величину N до тех пор, пока сумма на выходе сумматора 20 будет оставаться отрицательной. The signal at the lock input of the conversion of the controlled frequency divider on the negative edge of the pulse sequence goes to the logic level "0", causing the start of the conversion, while the next negative edge of the input pulse into the registers 17, 18 is written the output codes of the adders 19, 20, respectively, after which the output code the adder 19 becomes equal to 2N, and the adder 20 becomes equal to 2N-Z. Under the influence of each subsequent negative edge of the pulse arriving at the input of the controlled frequency divider, at the output of adders 19, 20, the codes increase by an amount N until the sum at the output of adder 20 remains negative.

При появлении на выходе сумматора 20 неотрицательного кода D, численно равного остатку от деления Z на N, на выходе переноса сумматора 20 одновременно возникает сигнал логической "1", вызывающий установку триггера 21 во время положительного полуимпульса входной последовательности после освобождения второго инверсного входа сброса триггера 21 от сигнала с уровнем логического "0". Установленное состояние триггера 21 соответствует формированию выходного импульса, при этом выход регистра 17 переводится в третье состояние и к второму выходу сумматора 20 подключается выход регистра 18, содержащий в это время код D. When the non-negative code D appears at the output of the adder 20, numerically equal to the remainder of dividing Z by N, the logical “1” signal simultaneously appears at the output of the adder 20 transfer, causing the trigger 21 to be set during the positive half-pulse of the input sequence after releasing the second inverse trigger reset input 21 from a signal with a logic level of "0". The established state of the trigger 21 corresponds to the formation of the output pulse, while the output of the register 17 is transferred to the third state and the output of the register 18 containing the code D is connected to the second output of the adder 20.

Вышеописанный цикл работы управляемого делителя с дробным коэффициентом деления повторяется до появления на выходе сумматора 20 вновь неотрицательного кода, причем в каждом очередном цикле учитывается остаток от деления Z на N предыдущего цикла, так как на первом шаге цикла в регистры 17, 18 переписываются коды. При поступлении на вход управляемого делителя частоты Z импульсов на выход проходит N импульсов, код остатка равен нулю - устройство приходит к начальным условиям преобразования. Таким образом, на выходе управляемого делителя частоты на временном масштабе Z τ формируется N выходных импульсов, неравномерность следования которых не превышает периода следования τ на входной линии, а частота f_вых определяется соотношением
f_вых=

f_вх=

.The above-described operation cycle of a controlled divider with a fractional division coefficient is repeated until a non-negative code appears at the output of adder 20, and in each next cycle, the remainder of dividing Z by N of the previous cycle is taken into account, since at the first step of the cycle codes are written into registers 17, 18. When Z pulses arrive at the input of a controlled frequency divider, N pulses pass to the output, the remainder code is zero - the device comes to the initial conditions of conversion. Thus, at the output of the controlled frequency divider on the time scale Z τ, N output pulses are formed, the unevenness of the repetition of which does not exceed the repetition period τ on the input line, and the frequency f _o is determined by the relation
f _out =

f _in =

.

В соответствии с данным выражением формирует выходную последовательность импульсов управляемый делитель 2 частоты, при этом код N увеличен в 2⁽ⁿ1⁺ⁿ2⁾, поэтому выходная частота определяется выражением
f_вых

=

.In accordance with this expression, an output pulse train generates a controlled frequency divider 2, while the code N is increased by 2 ⁽ⁿ 1 ^{+ n} 2 ⁾ , so the output frequency is determined by the expression
f _out

=

.

Код Z выбирается такой величины, чтобы обеспечить минимальное значение F_мин рабочего диапазона частот интерполятора:
F_мин=

.The Z code is selected so as to provide a minimum value of F _{min the} operating frequency range of the interpolator:
F _min =

.

Максимальное значение частоты интерполятора
F_макс=

= N_максF_мин.The maximum value of the interpolator frequency
F _max =

= N _max F _min

Импульсная последовательность с выхода управляемого делителя 2 частоты, проходя через управляемые делители чатоты, преобразуется в импульсные последовательности, частоты которых соответствуют поекциями контурной скорости на координаты, увеличенные 2⁽ⁿ1⁺ⁿ2⁾, а проходя через делители 5, 6 частоты приводятся к импульсным последовательностям с заданными коордиантными частотами, при лиенейной интерполяции
F_I=

·

;
F_II=

·

;
при круговой интерполяции
F

=

·

;
F

=

·

.The pulse sequence from the output of the controlled frequency divider 2, passing through the controlled frequency dividers, is converted into pulse sequences whose frequencies correspond to the contour velocity sections by coordinates increased by 2 ⁽ⁿ 1 ^{+ n} 2 ⁾ , and passing through frequency dividers 5, 6 are converted to pulse sequences with given coordinate frequencies, with linear interpolation
F _i =

·

;
F _ii =

·

;
with circular interpolation
F

=

·

;
F

=

·

.

Наличие в линейно-круговом интерполяторе делителей частоты 5, 6 с коэффициентом деления 2⁽ⁿ1⁺ⁿ2⁾ позволяет во столько же раз понизить относительную неравномерность следования выходных импульсов устройства и использовать его на повышенных частотах, требующих реализации режима разгона-торможения, с помощью реверсивного счетчика 1 импульсов и формирователя 15 сигналов сканирования кода скорости.The presence in the linear-circular interpolator of frequency dividers 5, 6 with a division ratio of 2 ⁽ⁿ 1 ^{+ n} 2 ⁾ makes it possible to reduce the relative unevenness of the output pulses of the device by the same amount and use it at higher frequencies that require the implementation of the acceleration-braking mode using a reversible counter 1 pulses and the shaper 15 signals of the scanning speed code.

Для запуска формирователя 15 регистр 44 на время отработки кадра считывает с линии сигнала "Диапазон приемистости" сигнал нулевого логического уровня, поступающий на вход управления формирователя 15, освобождая реверсивный счетчик 30 импульсов от принудительного сброса. В начале кадра импульсом записи в задатчики 31, 34 вводятся коды ускорения и максимальной скорости, устанавливаются триггеры 37, 38, обуславливающие установку счета на сложение реверсивных счетчиоков 1, 30. To start the shaper 15, the register 44, at the time of processing the frame, reads a signal of a zero logic level from the signal line “Pickup Range”, which is input to the control input of the shaper 15, freeing the reverse counter 30 of pulses from a forced reset. At the beginning of the frame, a write pulse into the adjusters 31, 34, the acceleration and maximum speed codes are entered, the triggers 37, 38 are set, which determine the count setting for adding the reversible counters 1, 30.

Реверсивный счетчик 30 импульсов, пересчитывая тактовые импульсы с выхода генератора 11, через временный интервал, определяемый задатчиком 31 кода ускорения, и при помощи блока 32 совпадения кодов, выходной сигнал которого через элемент ИЛИ 39 поступает на третий вход сброса реверсивного счетчика 30 и на первый выход формирователя 15, вырабатывает импульсы, поступающие на счетный вход реверсивного счетчика 1 импульсов, возрастание состояния которого приводит к пропорциональному увеличению частоты следования выходных импульсов управляемого делителя 2 частоты вплоть до максимального значения, если блоком 36 сравнения кодов к этому моменту времени не выработаны сигналы, приводящие к реверсу ускорения. Состояние реверсивного счетчика 1 импульсов Nмакс выделяется блоком 35 сравнения кодов, на первый вход А которого поступает код состояния реверсивного счетчика 1, а на второй вход В - код от задатчика 34. Сигнал с первого выхода А-В блока 35 поступает на вход элемента И40 и блокирует формирование пересчетных импульсов, поддерживая реверсивный счетчик 30 в сброшенном состоянии. The reversible counter 30 pulses, counting clock pulses from the output of the generator 11, through a time interval determined by the accelerator code setter 31, and using the code matching unit 32, the output signal of which through the OR element 39 is fed to the third reset input of the reversible counter 30 and to the first output shaper 15, generates pulses arriving at the counting input of the reversible counter 1 pulses, an increase in the state of which leads to a proportional increase in the repetition rate of the output pulses of the controlled pulse frequency divider 2 up to the maximum value, if the block 36 code comparison to this point in time no signals are generated, leading to reverse acceleration. The status of the reverse counter 1 pulses Nmax is selected by the code comparison unit 35, the first input A of which receives the status code of the reverse counter 1, and the second input B receives the code from the setpoint 34. The signal from the first output AB of block 35 is fed to the input of the I40 element and blocks the formation of counting pulses, maintaining the reversible counter 30 in the reset state.

Исходное состояние счетчика 33 импульсов нулевое, что обеспечивается приходом импульса на вход сброса в начале кадра. Счетчик 33, на счетный вход которого поступают импульсы перемещения с выхода элемента И7 первого канала, контролирует величину отработанного в кадре перемещения по координате, связанной с первым каналом, сраниваемого с кодом оставшегося для отработки в кадре перемещения, поступающим с выхода счетчика 8 импульсов. В режиме отработки в кадре заданного перемещения на вход стробирования блока 36 сравнения поступает сигнал единичного логического уровня, разрешающего формирование на выходе блока 36 сигнала сравнения входных кодов. В рассматриваемом случае, когда максимальная очастота F_макс следования импульсов на выходе управляемого делителя 2 достигается раньше, чем вырабатывается сигнал А ≥ B на выходе блока 36, где А - код, поступающий с выхода счетчика 33, В - код, поступающий с выхода счетчика 8, появление на третьем выходе A ≥ B блока 35 сигнала единичного логического уровня приводит к блокировке счета счеточика 33, благодаря чему в нем фиксируется код пути разгона, а также к блокировке сброса триггера 38, поэтому в дальнейшем сохраняется направление счета на сложение для реверсивного счетчика 30 импульсов. Счетчик 8 продолжает считывание кода заданного перемещения по координате, контролируя оставшееся для отработки в кадре перемещение, и, когда величина остатка пути сравняется с величиной пути разгона, на выходе А ≥ В блока 36 появляется сигнал, сбрасывающий триггер 37, что вызывает перевод в состояние Nмакс - 1 реверсивного счетчика 1 и освобождение от сброса реверсивного счетчика 30, продолжающего после этого формирование счетных импульсов для реверсивного счетчика 1. Причем в связи со сброшенным состоянием триггера 37 счет выполняется на вычитание, в следствие чего состояние реверсивного счетчика 1 последовательно уменьшается, обуславливая реализацию фазы торможения при отработке заданного перемещения в кадре.The initial state of the pulse counter 33 is zero, which is ensured by the arrival of a pulse at the reset input at the beginning of the frame. The counter 33, to the counting input of which there are movement pulses from the output of the I7 element of the first channel, controls the amount of movement spent in the frame in the coordinate associated with the first channel, saved with the code remaining for processing in the movement frame coming from the output of the 8 pulse counter. In the processing mode, in the frame of the specified movement, the signal of the unit logic level is received at the gating input of the comparison unit 36, which allows the formation of an input code comparison signal at the output of the block 36. In the case under consideration, when the maximum frequency F _max of the pulse following at the output of the controlled divider 2 is reached before the signal A ≥ B is generated at the output of block 36, where A is the code coming from the output of counter 33, B is the code coming from the output of counter 8 , the appearance on the third output A ≥ B of the unit 35 of a signal of a logical logic level blocks the counting of the counter 33, due to which the code of the acceleration path is fixed in it, as well as blocking the reset of the trigger 38, therefore, the counting direction is added for For reversible counter 30 pulses. Counter 8 continues reading the code of the specified movement along the coordinate, controlling the movement remaining for processing in the frame, and when the value of the remaining path is equal to the value of the acceleration path, output A ≥ B of block 36 displays a signal that resets trigger 37, which causes the transition to Nmax - 1 reverse counter 1 and release from resetting the reverse counter 30, which continues after that the formation of counting pulses for the reverse counter 1. Moreover, due to the reset state of the trigger 37, the calculation is performed on the subtract fading, as a result of which the state of the reversible counter 1 decreases sequentially, causing the implementation of the braking phase when practicing a given movement in the frame.

Если сигнал А ≥ В на выходе блока 36 вырабатывается раньше, чем достигается максимальная частота Fмакс, сбрасывается не только триггер 37, но и триггер 38, что вызывает реверс направления счета реверсивного счетчика 30, считывающего достигнутое им на момент смены направления счета состояние и импульсом переполнения при счете на вычитание возвращающего триггеру 38 установленное состояние. Таким образом, обеспечивается равенство времени перемещения на достигнутой максимальной скорости в фазах разгона и торможения, минимизируя в целом разницу времени отработки разгона и времени отработки торможения. Вместе с тем эта разница времен присутствует из-за отличия пути разгона и пути торможения на единицу дискреты перемещения, когда заданное перемещение выражено нечетным числом, а также вследствие того, что момент конца разгона не синхронизирован, в то время как момент начала торможения синхронизирован импульсами перемещения с выхода элемента И47. Поэтому в отличие от линейной интерполяции на постоянной заданной скорости, не имеющей погрешности интерполяции, линейная интерполяция, выполняемая с разгоном-торможением, обладает погрешностью, и для ее минимизации в первый канал, используемый для взаимодействия с формирователем 15, вводится исходная информация с информационных шин и сигнальных линий по той координате, для которой имеет место большая заданная величина Δ координатного перемещения, а необходимую перекоммутацию выходных линий каналов выполняет коммутатор 14, принимающий в начале кадра соответствующий сигнал с линии "Переключения каналов". If the signal A ≥ B at the output of block 36 is generated earlier than the maximum frequency Fmax is reached, not only trigger 37, but also trigger 38 is reset, which causes a reverse of the counting direction of the reversible counter 30, which reads the state it reached at the time of changing the counting direction and the overflow pulse when the account for the subtraction of the returning trigger 38, the established state. Thus, equality of travel time at the reached maximum speed in the phases of acceleration and deceleration is ensured, minimizing the overall difference between the acceleration development time and the braking development time. At the same time, this time difference is present due to the difference in the acceleration path and the braking path per unit of travel discrete, when the specified movement is expressed by an odd number, and also because the moment of the end of the acceleration is not synchronized, while the moment of the start of braking is synchronized by the movement pulses from the output of the I47 element. Therefore, in contrast to linear interpolation at a constant predetermined speed that does not have an interpolation error, linear interpolation performed with acceleration-deceleration has an error, and to minimize it, the initial information from information buses is input into the first channel used for interaction with the driver 15 signal lines along the coordinate for which there is a large specified value Δ of coordinate displacement, and the necessary switching of the output lines of the channels is performed by the switch 14, which receives at the beginning of the frame, the corresponding signal from the Channel Switching line.

При задании в кадре безмерного перемещения на втором выходе регистра имеется уровень логического "0", вызывающий блокировку формирования выходного сигнала сравнения блока 36. В данном случае перевод формирователя 15 из фазы разгона в фазу торможения выполняется при помощи сигнала, поступающего по линии "Торможение", действие которого на триггеры 37, 38 аналогично действию сигнала А ≥ В на выходе блока 36 в режиме отработки заданного перемещения, а эквивалентность фазировки возникновения относительно тактовых импульсов на выходе генератора 11 обеспечивается при помощи схемы синхронизации, показанной на фиг. 11. When you specify immeasurable movement in the frame at the second output of the register, there is a logical level of "0", which blocks the formation of the output signal of comparison of block 36. In this case, the shaper 15 is transferred from the acceleration phase to the braking phase using a signal from the "Braking" line, the effect of which on the triggers 37, 38 is similar to the action of the signal A ≥ B at the output of block 36 in the mode of working off a given movement, and the phasing equivalence of occurrence relative to clock pulses at the output of the generator 11 provided by the synchronization circuit shown in FIG. eleven.

При отработке заданного или безразмерного перемещения в режиме разгона-торможения минимальная частота на выходе управляемого делителя 2, от которой начинатся разгон и завершается торможение, может в общем случае отличаться от частоты F_мин, определяющей дискрету смены частоты, что способствует минимизации погрешности линейной интерполяции, выполняемой с разгоном и торможением, а также повышает производительность работы интерполятора в этом режиме. Поэтому реверсивный счетчик 1 имеет выход дешифрации кода минимальной скорости торможения, активный сигнал которого блокирует счет на вычитание реверсивного счетчика 1 и разрешает прохождение через элемент И13 сигнала единичного логического уровня с выхода блока 32 совпадения кодов на второй вход формирователя 16, вызывающего завершение кадра отработки безразмерного перемещения.When practicing a predetermined or dimensionless movement in acceleration-deceleration mode, the minimum frequency at the output of controlled divider 2, from which acceleration starts and braking ends, can generally differ from the frequency F _min , which determines the frequency change discrete, which helps to minimize the linear interpolation error performed with acceleration and braking, and also increases the performance of the interpolator in this mode. Therefore, the reverse counter 1 has a decryption code output of the minimum braking speed, the active signal of which blocks the account for subtracting the reverse counter 1 and allows the signal of a single logic level to pass through the I13 element from the output of the code matching block 32 to the second input of the shaper 16, which causes the completion of the frame of dimensionless movement .

При отработке безразмерного перемещения в случае необходимости изменения значений максимальной скорости перемещения без промежуточного торможения до минимальной скорости торможения на линии сигнала "Конец кадра" при помощи схемы синхронизации, аналогичной схеме на фиг. 11, формируется импульс, выполняющий перезапуск кадра с обновленным значением кода максимальной скорости, который может превосходить или быть меньше прежнего значения - в этом случае состояние второго выхода А < B блока 35 сравнения кодов регламентирует через элемент И41 направление счета реверсивного счетчика 1 импульсов. When practicing dimensionless movement, if necessary, change the values of the maximum movement speed without intermediate braking to the minimum braking speed on the “End of frame” signal line using a synchronization circuit similar to that in FIG. 11, a pulse is formed that performs a frame restart with the updated value of the maximum speed code, which can exceed or be less than the previous value - in this case, the state of the second output A <B of the code comparison unit 35 regulates through the element I41 the counting direction of the reverse pulse counter 1.

Линии сигналов "Разрешение отработки торможения", "Разрешение записи кода скорости", "Запуск счетчика пути разгона" в формирователе 16 позволяют расширить функциональные возможности интерполятора. Например, наличие в пределах отработки текущего кадра сигнала нулевого логического уровня на третьем выходе регистра 44, принявшего сигнал с линии "Разрешение отработки торможения", и наличие в начале отработки последующего сигнала нулевого логического уровня на линии "Разрешение записи кода скорости" позволяют при отработке заданного перемещения в режиме разгона в текущем кадре предотвратить формирование сигнала на выходе блока 36 сравнения кодов, вызывающего переход в фазу торможения, а также предотвратить в последующем кадре запись данных в реверсивный счетчик 1, обеспечивая перемещение в начале последующего кадра на скорости, достигнутой в результате отработки предыдущего кадра. Таким образом, путем формирования последовательности кадров оказывается возможным устранение ограничения на величину отработки заданного перемещения в режиме разгон-торможение. The signal lines "Permission for braking testing", "Permission for recording the speed code", "Start of the acceleration path counter" in the shaper 16 allow you to expand the functionality of the interpolator. For example, the presence of a signal of a zero logic level at the third output of register 44, which received a signal from the line "Permission for braking testing", and the presence of a subsequent signal of a zero logic level on the line "Permission to write speed code" at the beginning of processing moving in acceleration mode in the current frame to prevent the formation of a signal at the output of block 36 code comparison, causing the transition to the braking phase, as well as to prevent recording in the subsequent frame data in the reverse counter 1, providing movement at the beginning of the next frame at the speed achieved as a result of working out the previous frame. Thus, by forming a sequence of frames, it becomes possible to eliminate the restriction on the amount of testing a given movement in the acceleration-braking mode.

Дополнение приведенного режима работы интерполятора управлением по линии "Запуск счетчика пути разгона", устанавливающим на данной линии к началу очередного кадра сигнал нулевого логического уровня и предотвращающим перезапуск счетчика 33, контролирующего величину пути разгона, позволяет в последовательности кадров, имеющих разрывные фрагменты разгона, определить суммарный путь разгона и обеспечить корректную отработку фазы торможения в режиме отработки заданного перемещения. Supplementation of the given mode of operation of the interpolator by control along the line “Start of the acceleration path counter”, which establishes a signal of a logic level on the line to the beginning of the next frame and prevents the counter 33, which controls the size of the acceleration path from restarting, allows determining the total acceleration path and ensure the correct development of the braking phase in the mode of practicing a given movement.

Для запуска отработки интерполярного кадра после установки на информационных линиях и сигнальных данных отрицательным фронтом импульса на линии сигнала "Запись кадра" устанавливается триггер 48, после чего очередным отрицательным фронтом импульса на синхровходе схемы 42 запуска отработки кадра устанавливаются триггер 50 и триггер 49, поддерживающий установленное состояние при помощи элемента ИЛИ 51. Установка триггера 49 вызывает отрицательный перепад логического уровня на инверсном выходе элемента И52 и запуск одновибратора 54, выходным импульсом сбрасывающего триггер 48, что является основанием для внешней системы управления начать установку данных на информационных шинах и сигнальных линиях для запуска последующего кадра. Сброс триггера 48 вызывает возврат в нулевое состояние триггера 50. To trigger the processing of the interpolar frame after installation on the data lines and signal data with a negative pulse edge on the signal line of the “Frame record”, a trigger 48 is installed, after which a trigger 50 and a trigger 49 supporting the established state are set by the next negative edge of the pulse on the sync input of the frame processing start circuit 42 using the OR element 51. Setting the trigger 49 causes a negative logical level difference at the inverse output of the I52 element and the start of the one-shot 54, the output and pulse resets the flip-flop 48, which is a basis for the external control system to initiate the installation information for the tire information signal lines and to start the subsequent frame. Resetting the trigger 48 causes the trigger 50 to return to zero.

В результате отработки текущего кадра от формирователя 43 сигнала конца кадра на вход схемы 42 поступает сигнал единичного логического уровня, который, если к этому моменту времени установлен триггер 50, проходит через инвертор 55 и элемент И 52 на второй выход схемы 42 в качестве импульса записи динных в регистры и задатчики интерполятора для отработки нового кадра. Импульс записи имеет длительность и сфазирован относительно выходной импульсной последовательности генератора 11 так, чтобы обеспечить завершение установки обновленных данных в регистрах и задатчиках интерполятора в пределах отрицательных полуимпульсов генератора 11 для корректного функционирования управляемых делителей частоты. As a result of processing the current frame from the driver 43 of the signal end of the frame to the input of the circuit 42 receives a signal of a single logical level, which, if at this point in time the trigger 50 is installed, passes through the inverter 55 and the element And 52 to the second output of the circuit 42 as a pulse recording to the registers and adjusters of the interpolator to work out a new frame. The recording pulse has a duration and is phased relative to the output pulse sequence of the generator 11 so as to ensure that the updated data in the registers and adjusters of the interpolator are completed within the negative half-pulses of the generator 11 for the correct operation of the controlled frequency dividers.

В том случае, когда триггер 50 сброшен, сигнал конца кадра проходит через элемент И53 на вход сброса триггера 49, завершая работу интерполятора установки сигналов единичного логического уровня на выходах схемы 42. In the case when the trigger 50 is reset, the signal of the end of the frame passes through the I53 element to the reset input of the trigger 49, completing the operation of the interpolator setting signals of a single logic level at the outputs of circuit 42.

Формирователь 43 в зависимости от установленного в кадре режима работы по соответствующему признаку выставляет на выходе сигнал конца в виде единичного логического уровня. В кадре отработки заданного перемещения, которому соответствует присутствие сигнала логической "1" на втором входе управления формирователя 43, сигнал конца возникает под воздействием через элемент И57 сигнала завершения координатных перемещений с выхода элемента И12. В кадре отработки безразмерного перемещения на втором входе управления формирователя 43 присутствует сигнал нулевого логического уровня и сигнал конца кадра возникает в случае отработки перемещения с разгоном-торможением через элемент И58 под действием выходного сигнала элемента И13 после установления в счетчике 1 кода минимальной скорости, а в случае отработки перемещения без разгона-торможения на заданной скорости в диапазоне приемистости - под действием сигнала на линии "Торможение" через элемент И56. В отмеченном выше режиме, когда необходима безусловная смена кадров, сигнал с линии "Конец кадра" непосредственно поступает на элемент ИЛИ 59 и далее на выход формирователя 43. Shaper 43, depending on the operating mode set in the frame, sets the end signal in the form of a single logical level at the output according to the corresponding attribute. In the frame for practicing a predetermined movement, which corresponds to the presence of a logical “1” signal at the second control input of the former 43, the end signal arises under the influence of the signal for completing coordinate movements from the output of the element I12 through the element I57. In the frame of testing the dimensionless movement at the second control input of the shaper 43 there is a signal of the zero logic level and the signal of the end of the frame occurs in the case of testing the movement with acceleration-braking through the I58 element under the action of the output signal of the I13 element after setting the minimum speed code in counter 1, and in the case working off of movement without acceleration-braking at a given speed in the pick-up range - under the influence of a signal on the "Braking" line through the I56 element. In the mode noted above, when an unconditional frame change is required, the signal from the "End of frame" line directly goes to the OR element 59 and then to the output of the former 43.

При реализации предлагаемого линейно-кругового интерполятора, например, для управления двухкоординатным дискретным приводом на основании требования обеспечения значения максимальной выходной частоты Fмакс импульсов перемещения интерполятора и требований по обеспечению допустимой относительной погрешности неравномерности следования выходных импульсов выбираются значения суммарного коэффициента деления делителей 5,6 частоты координатных каналов K = 2⁽ⁿ1⁺ⁿ2⁾ и значение частоты выходных импульсов генератора 11 f ≥K˙ F_макс. На основании требования по обеспечению допустимой величины погрешности круговой интерполяции, например, по известным сотношениям выбирается коэфициент деления K₂ = 2ⁿ ₂ делителя 6 частоты и соответствующий ему коэффициент деления K₁ = 2ⁿ ₁ делителя 5 частоты, причем при нежестких требованиях к величине погрешности круговой интерполяции коэффициент деления К₂ может быть выбран равным единице, т. е. делитель 6 частоты исключен из состава устройства. Если требования к допустимой величине погрешности круговой интерполяции соответствуют или превосходят требования к допустимой величине неравномерности следования выходных импульсов перемещения может быть взят К₁ = 1 и исключен делитель 5 частоты.When implementing the proposed linear-circular interpolator, for example, to control a two-axis discrete drive based on the requirement to ensure the maximum output frequency Fmax of the interpolator's moving pulses and the requirements to ensure the permissible relative error of the unevenness of the output pulses, the values of the total division factor of the dividers of 5.6 coordinate channel frequencies are selected K = 2 ⁽ⁿ 1 ^{+ n} 2 ⁾ and the value of the frequency of the output pulses of the generator 11 f ≥K˙ F _max . Based on the requirement to ensure the permissible error of circular interpolation, for example, by known ratios, the division coefficient K ₂ = 2 ⁿ _{2 of the} frequency divider 6 and the corresponding division coefficient K ₁ = 2 ⁿ _{1 of the} frequency divider 5 are selected, and with non-stringent requirements for the error circular interpolation division factor K ₂ can be selected equal to unity, that is, the frequency divider 6 is excluded from the device. If the requirements for the permissible error of circular interpolation meet or exceed the requirements for the allowable unevenness of the output pulses of movement can be taken K ₁ = 1 and excluded the frequency divider 5.

Требования по обеспечению минимальной частоты F_мин выходных импульсов перемещения определяет максимальное состояние N_максреверсивного счетчика 1 импульсов: N_макс=

, и, следовательно, его емкость, а также размерность и номинальное значение кода Z=

, в соответствии с которым выбирается размерность регистров и сумматоров управляемого делителя 2 частоты. Определив размерности регистров и сумматоров управляемых делителей частоты, необходимо для выбранной элементной базы проверить условие их корректного функционирования: в каждом цикле преобразования в управляемых делителях частоты завершение установки данных на выходных сумматорах 19, 20 должно происходить до возникновения фронта записи регистры в 17, 18, и, если условие не выполняется, необходимо пересмотреть выбор элементной базы по крайней мере для элементов, определяющих быстродействие преобразования частоты.Requirements to ensure the minimum frequency F _{min of} output movement pulses determines the maximum state N _max reverse counter 1 pulses: N _max =

, and, therefore, its capacity, as well as the dimension and nominal value of the code Z =

, in accordance with which the dimension of the registers and adders of the controlled frequency divider 2 is selected. Having determined the dimensions of the registers and adders of the controlled frequency dividers, it is necessary to check the condition of their correct functioning for the selected element base: in each conversion cycle in the controlled frequency dividers, the data installation on the output adders 19, 20 should complete before the recording front appears, the registers 17, 18, and if the condition is not fulfilled, it is necessary to reconsider the choice of the element base at least for the elements determining the speed of the frequency conversion.

Например, для управления приводом на базе шагового двигателя ШД-5 с максимальной частотой Fмакс = 8 кГц в интерполяторе при выборе частоты генератора 11 f = 1 250 кГц коэффициент деления К может быть выбран K = 128 <

. При F_мин = 8 Гц N_макс=

= 1000, Z =

= 156250. Двадцатиразрядный управляемый делитель 2 обеспечивает преобразование для максимального кода 128000, поступающего на первый информационный вход, и кода 156250, поступающего на второй информационный вход, и для выбранной частоты 1,25 МГц и позволяет получить корректное функционирование при выполнении на элементах среднего быстродействия, например, серии К555. Максимальная частота, поступающая на вход управляемого делителя 4, составляет 1024 кГц. Для максимального радиуса, составляющего, например, 3 ˙ 10⁵ дискрет перемещения, и при выборе К₁ = 1, К₂ = 128 максимальные коды, поступающие на информационные входы управляемых делителей 4, равны 3,84 ˙ 10⁷ и требуют его 28- разядной размерности и выполнения также на элементах среднего быстродействия, как и для управялемого делителя 2. (56) 1. Авторское свидетельство СССР N 1312530, кл. G 05 B 19/18, 1985.For example, to control the drive based on the ShD-5 stepper motor with a maximum frequency of Fmax = 8 kHz in the interpolator, when choosing a generator frequency of 11 f = 1,250 kHz, the division coefficient K can be selected K = 128 <

. At F _min = 8 Hz N _max =

= 1000, Z =

= 156250. The twenty-digit controlled divider 2 provides conversion for the maximum code 128000 received at the first information input, and the code 156250 received at the second information input, and for the selected frequency 1.25 MHz and allows you to get the correct operation when executed on medium speed components, for example, K555 series. The maximum frequency supplied to the input of the controlled divider 4 is 1024 kHz. For the maximum radius, which is, for example, 3 дискрет 10 ^{5 the} displacement discretion, and when K ₁ = 1, K ₂ = 128 is selected, the maximum codes arriving at the information inputs of the controlled dividers 4 are 3.84 ˙ 10 ⁷ and require 28- variable dimension and performance also on the elements of medium speed, as well as for the controlled divider 2. (56) 1. USSR copyright certificate N 1312530, cl. G 05 B 19/18, 1985.

2. Авторское свидетельство СССР N 477397, кл. G 05 B 19/18, 1974. 2. Copyright certificate of the USSR N 477397, cl. G 05 B 19/18, 1974.

Claims (4)

1. ЛИНЕЙНО-КРУГОВОЙ ИНТЕРПОЛЯТОР , содеpжащий задатчик кода скоpости пеpемещения, гpуппой инфоpмационных входов соединенный с пеpвой гpуппой инфоpмационных входов интеpполятоpа, пpеобpазователь код-частота, пеpвым инфоpмационным входом соединенный с выходом задатчика кода скоpости пеpемещения, генеpатоp импульсов, выходом соединенный с тактиpующим входом пpеобpазователя код-частота, pегистp, пеpвый элемент И, два кооpдинатных канала, каждый из котоpых содеpжит задатчик кода и напpавления пеpемещения, гpуппой инфоpмационных входов соединенный с втоpой гpуппой инфоpмационных входов интеpполятоpа, упpавляемый делитель частоты с дpобным коэффициентом деления, пеpвым и втоpым инфоpмационными входами соединенный с инфоpмационным выходом задатчика кода и напpавления пеpемещения и с выходом pегистpа соответственно, установочным входом - с выходом пpеобpазователя код-частота, счетчик импульсов, гpуппой инфоpмационных входов соединенный с четвеpтой гpуппой инфоpмационных входов интеpполятоpа, гpуппа инфоpмационных входов pегистpа подключена к тpетьей гpуппе инфоpмационных входов интеpполятоpа, входы пеpвого элемента И соединены с выходами дешифpации нулевого состояния счетчика импульсов каждого кооpдинатного канала соответственно, отличающийся тем, что каждый кооpдинатный канал дополнительно содеpжит последовательно соединенные пеpвый и втоpой делители частоты, выход последнего из котоpых соединен с пеpвым входом элемента И, выходом соединенного с счетным входом счетчика импульсов, втоpым входом - с выходом дешифpации нулевого состояния счетчика импульсов своего канала, пеpвый делитель частоты входом подключен к выходу упpавляемого делителя частоты кооpдинатного канала, выходом - к счетному входу задатчика кода и напpавления пеpемещения дpугого канала, вне кооpдинатных каналов интеpполятоp дополнительно содеpжит фоpмиpователь сигнала знака кpуговой интеpполяции, коммутатоp, фоpмиpователь сигнала сканиpования кода скоpости, фоpмиpователь сигналов упpавления кадpа и втоpой элемент И, задатчик кода скоpости пеpемещения выполнен в виде pевеpсивного счетчика импульсов, пpеобpазователь код-частота - в виде упpавляемого делителя частоты с дpобным коэффициентом деления, pевеpсивный счетчик импульсов выходом подключен к пеpвому инфоpмационному входу упpавляемого делителя частоты со сдвигом (n₁ + n₂) в стоpону стаpших pазpядов, где n₁ и n₂ опpеделены pазpядностью пеpвого и втоpого делителей частоты соответственно в стоpону стаpших pазpядов (n₁ + n₂) младших pазpядов пеpвого инфоpмационного входа упpавляемого делителя частоты подключены к нулевой шине, втоpая гpуппа инфоpмационных входов каждого канала подключена со сдвигом n₂ в стоpону стаpших pазpядов к инфоpмационному входу задатчика кода и напpавления пеpемещения, к n₂ младшим pазpядам инфоpмационного входа котоpого подключена нулевая шина, выход pегистpа подключен со сдвигом n₂ в стоpону стаpших pазpядов к втоpому инфоpмационному входу упpавляемых делителей частоты кооpдинатных каналов, к n₂ младшим pазpядам втоpых инфоpмационных входов котоpых подключены нулевые шины, фоpмиpователь сигнала знака кpуговой интеpполяции пеpвым входом и пеpвым выходом соединен с втоpым выходом и с входом напpавления счета задатчика кода и напpавления пеpемещения пеpвого кооpдинатного канала соответственно, втоpым входом и втоpым выходом - с втоpым выходом и с входом напpавления счета задатчика кода и напpавления пеpемещения втоpого кооpдинатного канала соответственно, гpуппа выходов коммутатоpа является выходной шиной линейно-кpугового интеpполятоpа, пеpвым инфоpмационным входом и пеpвым упpавляющим входом соединен с выходом элемента И и с пеpвым выходом задатчика кода и напpавления пеpемещения пеpвого кооpдинатного канала соответственно, втоpым инфоpмационным входом и втоpым упpавляющим входом - с выходом элемента И и пеpвым выходом задатчика кода и напpавления пеpемещения втоpого кооpдинатного канала соответственно, генеpатоp импульсов выходом соединен с входом фоpмиpователя сигналов сканиpования кода скоpости и с синхpовходом фоpмиpователя сигналов упpавления кадpа, пеpвым и втоpым упpавляющими входами соединенного с выходами пеpвого и втоpого элементов И соответственно, пеpвым выходом - с входами блокиpовки пpеобpазования упpавляемого делителя частоты и упpавляемых делителей частоты каждого канала, втоpым выходом - с входами записи задатчика кода и напpавления пеpемещения и счетчика импульсов каждого кооpдинатного канала, pегистpа, фоpмиpователя сигнала знака кpуговой интеpполяции, коммутатоpа, фоpмиpователя сигналов сканиpования кода скоpости, тpетьим и четвеpтым выходами - с входами стpобиpования и упpавления фоpмиpователя сканиpования кода скоpости соответственно, пятым выходом - с входом записи pевеpсивного счетчика импульсов, шестым выходом - с входом запуска фоpмиpователя сигналов сканиpования кода скоpости, счетным входом и пеpвым инфоpмационным входом соединенного с выходом элемента И и с выходом счетчика импульсов пеpвого кооpдинатного канала соответственно, втоpым инфоpмационным входом, пеpвым и втоpым выходами фоpмиpователь сигналов сканиpования кода скоpости соединен с выходом, счетным входом и входом напpавления счета pевеpсивного счетчика импульсов соответственно, тpетьим выходом - с пеpвым входом втоpого элемента И, втоpым входом соединенного с выходом дешифpации минимального состояния pевеpсивного счетчика импульсов.1. A LINEAR-CIRCULAR INTERPOLATOR, containing a speed code encoder, a group of information inputs connected to a first group of information inputs of an interpolator, a code-frequency converter, a first information converter and a code input -frequency, register, first element AND, two coordinate channels, each of which contains a code and movement direction setter, a group of information inputs connected to the second the group of information inputs of the interpolator, the controlled frequency divider with a solid division factor, the first and second information inputs connected to the information output of the code and transmitter directions and with the output of the register, the timing input and output, and the code connected to the fourth group of information inputs of the interpolator, the group of information inputs of the register is connected to the third group of information inputs of the interpolator, input the first element And connected to the outputs of the decryption of the zero state of the pulse counter of each coordinate channel, respectively, characterized in that each coordinate channel additionally contains serially connected first and second frequency dividers, the output of the last of which is connected to the first input of the element And, the output connected to the counting input of the counter pulses, the second input - with the output of decoding the zero state of the pulse counter of its channel, the first frequency divider input connected to the output of the controlled the frequency divider of the coordinate channel, the output - to the counting input of the code generator and the direction of movement of the other channel, outside the coordinate channels, the interpolator additionally contains a signal interpolator of the sign of the circular interpolation, a switch, an encoder of the scanning signal of the engine the movement is made in the form of a reversible pulse counter, the code-frequency converter is in the form of a controlled frequency divider with a fractional division coefficient, reversible the output pulse counter is connected to the first information input of the controlled frequency divider with a shift (n ₁ + n ₂ ) to the side of the older bits, where n ₁ and n _{2 are} determined by the bits of the first and second frequency dividers respectively to the side of the older bits n ₂ + n ₁ the lower bits of the first information input of the controlled frequency divider are connected to the zero bus, the second group of information inputs of each channel is connected with a shift of n ₂ in the direction of the oldest bits to the information input of the code and cadence direction switch, to n ₂ I will give the information input of which the zero bus is connected, the output of the register is connected with a shift of n ₂ in the direction of the oldest bits to the second information input of the controlled frequency dividers of the coordinate channels, to the n ₂ lower bits of the second information inputs of the non-connected signals the first output is connected to the second output and to the input direction of the account of the code setter and the direction of movement of the first coordinate channel, respectively, the second input and second output to the second with the output and with the input direction of the count of the code setter and the direction of movement of the second coordinate channel, respectively, the group of outputs of the switch is the output bus of the linear-circular interpolator, the first information input and the first control input are connected with the output of the element coordinate channel, respectively, by the second information input and the second control input - with the output of the And element and the first output of the code setter and the direction of movement of the second respectively, the pulse generator is connected by an output to the input of the speed code scan signal generator and to the clock input of the frame control signal generator, the first and second control inputs connected to the outputs of the first and second elements of the frequency converter frequency dividers of each channel, the second output - with entries of the code setter recording and the movement direction and the pulse counter of each coordinate channel, a register, a shaper of a sign signal of circle interpolation, a switch, a shaper of signals of scanning a speed code, third and fourth outputs - with inputs of a gating and control of a shaper of a scan of a speed code, respectively, a fifth output with an input signal with a fifth output - an input with an input scanning the speed code, by the counting input and the first information input connected to the output of the AND element and to the output of the pulse counter of the first coordinate channel, respectively oh, the second information input, the first and second outputs, the speed code scanning signal generator is connected to the output, the counting input and the direction input of the counting counter pulse counter, respectively, the third output - the first input of the second second-state element and the second pulses. 2. Интеpполятоp по п. 1, отличающийся тем, что упpавляемый делитель частоты с дpобным коэффициентом деления содеpжит два pегистpа с тpемя состояниями выходов, два сумматоpа, тpиггеp, инвеpтоp, пеpвый и втоpой pегистpы инфоpмационными входами подключены к выходам пеpвого и втоpого сумматоpов соответственно, выходами - к втоpому входу пеpвого сумматоpа, выходом подключенного к втоpому входу втоpого сумматоpа, выходом пеpеполнения соединенного с входом установки тpиггеpа, выход котоpого является выходом упpавляемого делителя частоты и соединен с входом pазpешения чтения втоpого pегистpа непосpедственно, а пеpвого pегистpа - чеpез инвеpтоp, пеpвый вход сбpоса тpиггеpа соединен с входами сбpоса pегистpов и является входом блокиpовки пpеобpазования упpавляемого делителя частоты, втоpой инвеpсный вход сбpоса тpиггеpа соединен с синхpовходами записи pегистpов и является тактиpующим входом упpавляемого делителя частоты, пеpвые инфоpмационные входы пеpвого и втоpого сумматоpов являются пеpвым и втоpым инфоpмационными входами упpавляемого делителя частоты соответственно. 2. The interpolator according to claim 1, characterized in that the controllable frequency divider with a fractional division coefficient contains two registers with three output states, two adders, a trigger, an inverter, first and second registers with information inputs and outputs are connected to the inputs and outputs - to the second input of the first adder, the output connected to the second input of the second adder, the overflow output connected to the installation input of the trigger, the output of which is the output of the controlled frequency divider and connected to the input When reading the second register directly, and the first register through the inverter, the first reset input of the trigger is connected to the reset inputs of the registers and is the block input of the conversion of the controlled frequency divider, the second is inverted information inputs of the first and second totalizers are the first and second information inputs of the controlled frequency divider, respectively. 3. Интеpполятоp по п. 1, отличающийся тем, что фоpмиpователь сигналов сканиpования кода скоpости содеpжит задатчик кода ускоpения, блок совпадения кодов, счетчик импульсов, задатчик кода максимальной скоpости, два блока сpавнения, два тpиггеpа, элемент ИЛИ, два элемента И, pевеpсивный счетчик импульсов, счетный вход котоpого является входом, пеpвый вход сбpоса - входом упpавления, втоpой вход сбpоса, соединенный с входами установки тpиггеpов и входами записи задатчиков, - входом записи, тpетий вход сбpоса, соединенный с выходом элемента ИЛИ, - пеpвым выходом фоpмиpователя, входом напpавления счета, pевеpсивный счетчик импульсов соединен с выходом втоpого тpиггеpа, выходом пеpеполнения пpи счете на вычитание - с синхpовходом установки втоpого тpиггеpа и пеpвым входом элемента ИЛИ, выходом - с пеpвым входом блока совпадения кодов, втоpым входом соединенного с выходом задатчика кода ускоpения, а выходом, являющимся тpетьим выходом фоpмиpователя, - с втоpым входом элемента ИЛИ, тpетьим входом соединенного с выходом пеpвого элемента И, пеpвым входом соединенного с пеpвым выходом пеpвого блока сpавнения кодов, пеpвый вход котоpого является втоpым инфоpмационным входом фоpмиpователя, втоpой вход соединен с выходом задатчика кода максимальной скоpости, втоpой выход соединен с пеpвым входом втоpого элемента И, тpетий выход - с входом блокиpовки сбpоса втоpого тpиггеpа и входом блокиpовки счета счетчика импульсов, счетный вход и вход сбpоса котоpого являются счетным входом и входом запуска фоpмиpователя соответственно, а выход соединен с пеpвым входом втоpого блока сpавнения кодов, втоpой вход и вход стpобиpования котоpого являются пеpвым инфоpмационным входом и входом стpобиpования фоpмиpователя соответственно, а выход соединен с пеpвыми входами сбpоса тpиггеpов, втоpыми входами сбpоса подключенных к сигнальной линии "Тоpможение", пеpвый тpиггеp выходом соединен с втоpыми входами элементов И, выход втоpого элемента И является втоpым выходом фоpмиpователя. 3. The interpolator according to claim 1, characterized in that the speed code scanning signal generator comprises an acceleration code reference, a code matching unit, a pulse counter, a maximum speed code setting, two comparison blocks, two triggers, an OR element, two AND elements, a reversible counter pulses, the counting input of which is the input, the first reset input is the control input, the second reset input connected to the triggering setup inputs and the setpoint recording inputs, is the write input, the third reset input is connected to the output of the OR element, is the first output m of the shaper, the counter direction input, the reversible pulse counter is connected to the output of the second trigger, the overflow output when counting is subtracted - with the clock input of the second trigger setting and the first input of the OR element, the output is with the first code acceleration, and the output, which is the third output of the shaper, with the second input of the OR element, the third input connected to the output of the first element AND, the first input connected to the first output of the first block of comparison of codes, the first input of which is the second information input of the shaper, the second input is connected to the output of the maximum speed code setter, the second output is connected to the first input of the second AND element, and the third output is with the input of blocking the reset of the second counting input, the count input and the counting input and which are the counting input and the start input of the shaper, respectively, and the output is connected to the first input of the second block of code comparison, the second input and gate of which are the first information input and input stpobipovaniya fopmipovatelya respectively, and an output coupled to inputs of first sbposa tpiggepov, vto.poy sbposa inputs connected to the "Topmozhenie" signal line pe.pvyy tpiggep vto.poy output connected to inputs of AND gates, the output of AND vto.poy is vto.poy fopmipovatelya yield. 4. Интеpполятоp по п. 1, отличающийся тем, что фоpмиpователь сигналов упpавления кадpа содеpжит схему запуска (отpаботки кадpа), фоpмиpователь сигнала конца кадpа, pегистp, тpи элемента И, синхpовход схемы запуска является синхpовходом, пеpвый и втоpой выходы - пеpвым и втоpым выходами фоpмиpователя соответственно, а вход соединен с выходом фоpмиpователя сигнала конца кадpа, пеpвый и втоpой входы котоpого являются пеpвым и втоpым входами фоpмиpователя соответственно, а пеpвый и втоpой входы упpавления соединены с пеpвым и втоpым выходами pегистpа соответственно, входом записи подключенного к втоpому выходу схемы запуска и пеpвым входам втоpого и тpетьего элементов И, втоpым и тpетьим выходами - к входам пеpвого элемента И соответственно, выход котоpого является тpетьим выходом, пеpвый выход pегистpа, выходы втоpого и тpетьего элементов И являются четвеpтым, пятым и шестым выходами фоpмиpователя соответственно, пеpвый, втоpой, тpетий входы pегистpа, втоpые входы втоpого и тpетьего элементов И подключены к сигнальным линиям "Диапазон пpиемостости", "Обpаботка заданного пеpемещения", "Разpешение обpаботки тоpможения", "Разpешение записи кода скоpости", "Запуск счетчика пути pазгона" соответственно. 4. The interpolator according to claim 1, characterized in that the frame control signal generator comprises a start-up circuit (frame processing), the end-of-signal signal generator, a register, three AND elements, the synchronization input of the start-up circuit is a clock input, the first and second output of the shaper, respectively, and the input is connected to the output of the shaper of the signal of the end of the frame, the first and second inputs of which are the first and second inputs of the shaper, respectively, and the first and second control inputs are connected to the first and second outputs oh, the recording input connected to the second output of the start-up circuit and the first inputs of the second and third elements AND, the second and third outputs - to the inputs of the first element AND, accordingly, the output of which is the third output, the first output of the register, the outputs of the second and third elements, and the fourth the fifth and sixth outputs of the shaper, respectively, the first, second, third inputs of the register, the second inputs of the second and third elements AND are connected to the signal lines "Range of span", "Processing of the given movement", "Resolution of the processing niya "," Permission to write speed code "," Start counter acceleration path ", respectively.

Images