Claims (1)
1. Быстродействующий аналого-цифровой преобразователь (АЦП), включающий М-разрядный АЦП1 с последовательным резистивным делителем и М-разрядный ЦАП, подключенные к опорному источнику Vref с синфазным уровнем Vcm, устройство выборки и хранения разностного сигнала входа АЦП и выходного напряжения ЦАП с коэффициентом усиления F и АЦП2 с дифференциальным опорным напряжением Vref2, меньшим Vref, отличающийся тем, что1. A high-speed analog-to-digital converter (ADC), including an M-bit ADC1 with a series resistive divider and an M-bit DAC connected to a Vref reference source with an in-phase level Vcm, a device for sampling and storing the difference signal of the ADC input and the DAC output voltage with a coefficient amplification F and ADC2 with a differential reference voltage Vref2 less than Vref, characterized in that
М-разрядный ЦАП включает две группы ключей, коммутирующих к дифференциальным выходам ЦАП выбранную пару симметрично расположенных отводов последовательного резистивного делителя, выходные напряжения устройства выборки и хранения и дифференциальное опорное напряжение АЦП2 имеют синфазный уровень Vcm2, a Vref2 равно F*Vref/2M-1, причем F не превышает 2.An M-bit DAC includes two groups of keys that connect a selected pair of symmetrically arranged taps of a series resistive divider to the differential outputs of the DAC, the output voltages of the sampling and storage device and the differential reference voltage of the ADC2 have a common mode level Vcm2, and Vref2 is F * Vref / 2 M-1 , and F does not exceed 2.
2. Быстродействующий аналого-цифровой преобразователь по п.1, отличающийся тем, что, по крайней мере, входные каскады компараторов АЦП1, ключи ЦАП и входные ключи устройства выборки и хранения разностного сигнала, выполнены на высоковольтных транзисторах с повышенным напряжением питания Vdd равным или большим Vref, а по крайней мере цифровые схемы АЦП, усилители и компараторы устройства выборки и хранения разностного сигнала и АЦП2, выполнены на низковольтных транзисторах с напряжением питания Vdd2 меньшим Vdd, но не меньшим удвоенного напряжения Vref2.2. The high-speed analog-to-digital converter according to claim 1, characterized in that at least the input stages of the ADC1 comparators, the DAC keys, and the input keys of the difference signal sampling and storage device are made on high-voltage transistors with an increased supply voltage Vdd equal to or greater Vref, and at least digital ADC circuits, amplifiers and comparators of the difference signal sampling and storage devices and ADC2, are made on low-voltage transistors with a supply voltage Vdd2 less than Vdd, but not less than twice the voltage Vref2.
3. Быстродействующий АЦП по п.1 или 2, отличающийся тем, что М-разрядные АЦП1 и ЦАП имеют общий последовательный резистивный делитель, состоящий из 2M+1 идентичных резисторов с (2M+1+1) отводами, параллельный АЦП1 включает 2M компараторов, а ЦАП включает две группы по 2M+1 ключей, коммутирующих к дифференциальным выходам ЦАП по одному из симметрично расположенных нечетных отводов общего резистивного делителя, причем дифференциальные опорные входы каждого компаратора подключены к двум симметрично расположенным четным отводам резистивного делителя.3. The high-speed ADC according to claim 1 or 2, characterized in that the M-bit ADC1 and DAC have a common series resistive divider, consisting of 2 M + 1 identical resistors with (2 M + 1 +1) taps, parallel ADC1 includes 2 M comparators, and the DAC includes two groups of 2 M +1 keys, switching to the differential outputs of the DAC according to one of the symmetrically located odd taps of the common resistive divider, and the differential reference inputs of each comparator are connected to two symmetrically located even taps of the resistive divider spruce up.
4. Быстродействующий АЦП по п.1 или 2, отличающийся тем, что М-разрядные АЦП1 и ЦАП имеют общий последовательный резистивный делитель, состоящий из 2M+1 идентичных резисторов с (2M+1+1) отводами, последовательно-параллельный АЦП1 включает компаратор одноразрядного предварительного преобразования, определяющий полярность входного дифференциального сигнала, и 2M-1 компараторов, а ЦАП включает две группы по 2M+1 ключей, коммутирующих к дифференциальным выходам ЦАП по одному из симметрично расположенных нечетных отводов общего резистивного делителя, причем дифференциальные опорные входы каждого из 2M-1 компараторов подключают прямо, или инверсно к двум симметрично расположенным четным отводам резистивного делителя двумя парами ключей, управляемыми состоянием выхода компаратора предварительного преобразования.4. The high-speed ADC according to claim 1 or 2, characterized in that the M-bit ADC1 and DAC have a common series resistive divider, consisting of 2 M + 1 identical resistors with (2 M + 1 +1) taps, serial-parallel ADC1 It includes first converting the one-bit comparator, which determines the polarity of the differential input signal, and 2 M-1 comparators and DAC includes two groups of 2 M +1 keys, commuting to differential outputs of the DAC according to one of odd taps arranged symmetrically divides total resistive la, wherein the differential reference inputs of each of 2 M-1 comparators, connected directly or inversely to the two symmetrically arranged even taps of the resistive divider with two pairs of keys, controls output condition of the comparator prior conversion.
5. Быстродействующий АЦП по п.1 или 2, отличающийся тем, что схемы выборки входного дифференциального сигнала компараторов АЦП1 выполнены на переключаемых конденсаторах и подобны схеме входов устройства выборки и хранения разностного сигнала с уменьшением емкостей конденсаторов выборки и хранения и пропорциональным увеличением сопротивлений ключевых МОП транзисторов выборки.5. The high-speed ADC according to claim 1 or 2, characterized in that the sampling circuits of the input differential signal of the ADC1 comparators are made on switched capacitors and are similar to the inputs of the device for sampling and storing a difference signal with a decrease in the capacitance of the sample and storage capacitors and a proportional increase in the resistances of the key MOS transistors sampling.
6. Быстродействующий АЦП по п.1 или 2, отличающийся тем, что АЦП2 имеет разрядность (N-M+1), выполнен по конвейерной архитектуре и включает (N-M-1) RSD каскадов, где N - разрядность АЦП, включающих пару компараторов и схему на переключаемых конденсаторах с дифференциальным усилителем, выполняющую функции выборки входного сигнала каскада и умножающего ЦАП, с напряжениями на дифференциальных входах и выходах с синфазным уровнем Vcm2 и диапазоном изменения от Vcm2-Vref2/2 до Vcm2+Vref2/2, а последний каскад параллельного 2-х разрядного преобразования, выполнен на 3-х компараторах.6. The high-speed ADC according to claim 1 or 2, characterized in that ADC2 has a capacity of (N-M + 1), is made according to the pipelined architecture, and includes (NM-1) RSD stages, where N is the capacity of the ADC, including a pair of comparators and a circuit on switched capacitors with a differential amplifier that performs the functions of sampling the input signal of the cascade and multiplying the DAC, with voltages at the differential inputs and outputs with a common-mode level Vcm2 and a variation range from Vcm2-Vref2 / 2 to Vcm2 + Vref2 / 2, and the last cascade parallel 2 x bit conversion, performed on 3 comparators.
7. Быстродействующий АЦП по п.2, отличающийся тем, что при разрядности АЦП не более 12, Vdd2=1.2 В и Vref=2 В выбирают Vcm2, равный четверти Vref и M не менее 3, так чтобы обеспечить Vref2 не более 0.5 В при единичном усилении устройства выборки и хранения разностного сигнала АЦП2.7. The high-speed ADC according to claim 2, characterized in that when the ADC is no more than 12, Vdd2 = 1.2 V and Vref = 2 V, Vcm2 is chosen equal to a quarter of Vref and M is at least 3, so that Vref2 is not more than 0.5 V at unit gain of the device for sampling and storing the differential signal of the ADC2.
8. Быстродействующий АЦП по п.2, отличающийся тем, что при разрядности АЦП, большей или равной 12, Vdd2=1.2 В и Vref=2 В выбирают Vcm2, равный четверти Vref и М не менее 4, так чтобы обеспечить Vref2 не более 0.5 В при двукратном усилении устройства выборки и хранения разностного сигнала АЦП2.8. The high-speed ADC according to claim 2, characterized in that when the ADC bit is greater than or equal to 12, Vdd2 = 1.2 V and Vref = 2 V, Vcm2 is chosen, which is equal to a quarter of Vref and M of at least 4, so that Vref2 is not more than 0.5 In the case of double gain device sampling and storage of the differential signal ADC2.
13. Быстродействующий АЦП по п.10 или 11, отличающийся тем, что источник дифференциального опорного напряжения АЦП2 включает схему калибровки выходного напряжения подстройкой напряжения смещения буферного усилителя одного из дифференциальных выходов опорного источника АЦП2.13. The high-speed ADC according to claim 10 or 11, characterized in that the differential voltage source of the ADC2 includes a calibration circuit for the output voltage by adjusting the bias voltage of the buffer amplifier of one of the differential outputs of the ADC2 reference source.
14. Быстродействующий АЦП по п.13, отличающийся тем, что схема калибровки дифференциального опорного напряжения АЦП2 включает компаратор калибровки, сравнивающий остаточное напряжение на выходе последнего RSD каскада АЦП2 с напряжением Vref2, ключи, подключающие к дифференциальным входам устройства выборки и хранения разностного сигнала, по крайней мере одну пару отводов резистивного делителя АЦП1 с дифференциальным напряжением кратным Vref2, а к дифференциальным выходам ЦАП, по крайней мере одну пару отводов резистивного делителя с дифференциальным напряжением на Vref2 меньшим, калибровочный ЦАП, управляющий смещением нуля буферного усилителя источника дифференциального опорного напряжения АЦП2 и блок управления калибровкой.14. The high-speed ADC according to claim 13, characterized in that the differential reference voltage calibration circuit of the ADC2 includes a calibration comparator comparing the residual voltage at the output of the last RSD stage of the ADC2 with voltage Vref2, the keys connecting to the differential inputs of the differential signal sampling and storage device, according to at least one pair of taps of the resistive divider ADC1 with a differential voltage multiple of Vref2, and to the differential outputs of the DAC, at least one pair of taps of the resistive divider with differential with a lower voltage at Vref2, a calibration DAC that controls the zero offset of the buffer amplifier of the differential reference voltage source ADC2 and the calibration control unit.
15. Способ калибровки быстродействующего АЦП по п.14, отличающийся тем, что при калибровке к дифференциальным входам устройства выборки и хранения разностного сигнала подключают пару отводов резистивного делителя АЦП1 с дифференциальным напряжением кратным Vref2, а к дифференциальным выходам ЦАП пару отводов с дифференциальным напряжением на Vref2 меньшим, проводят выборку и аналого-цифровое преобразование входного сигнала, проводят методом последовательного приближения калибровочным ЦАП подстройку смещения нуля буферного усилителя опорного источника АЦП2 до достижения минимальной разности дифференциального напряжения на выходе последнего RSD каскада и напряжения Vref2, фиксируемой компаратором калибровки, и запоминают цифровой код калибровочного ЦАП.15. The method for calibrating a high-speed ADC according to claim 14, characterized in that during calibration, a pair of taps of the ADC1 resistive divider with a differential voltage multiple of Vref2 is connected to the differential inputs of the differential signal sampling device and a pair of taps with a differential voltage to Vref2 to the differential outputs of the DAC smaller, carry out sampling and analog-to-digital conversion of the input signal, carry out the method of sequential approximation of the calibration DAC adjustment of the zero offset of the buffer amplifier reference of the first ADC2 source until the minimum difference of the differential voltage at the output of the last RSD stage and the voltage Vref2 fixed by the calibration comparator is reached, and the digital code of the calibration DAC is stored.
16. Способ калибровки быстродействующего АЦП по п.15, отличающийся тем, что проводят две калибровки для пары дифференциальных входных напряжений одинаковой амплитуды и противоположной полярности, определяют средний цифровой код из цифровых кодов калибровочного ЦАП для дифференциальных входных напряжений разной полярности и подают полученный средний цифровой код на вход калибровочного ЦАП.16. The method for calibrating a high-speed ADC according to claim 15, characterized in that two calibrations are carried out for a pair of differential input voltages of the same amplitude and opposite polarity, the average digital code is determined from the digital codes of the calibration DAC for differential input voltages of different polarity, and the resulting average digital code is supplied to the input of the calibration DAC.
17. Способ калибровки быстродействующего АЦП по п.16, отличающийся тем, что проводят калибровки для 2-х или более пар дифференциальных входных напряжений с разными амплитудами, причем дифференциальные входные напряжения каждой пары имеют одинаковые амплитуды и противоположные полярности, определяют средний цифровой код всех цифровых кодов калибровочного ЦАП для каждого дифференциального входного напряжения и подают полученный средний цифровой код на вход калибровочного ЦАП.17. The method for calibrating a high-speed ADC according to claim 16, characterized in that calibrating for 2 or more pairs of differential input voltages with different amplitudes, the differential input voltages of each pair having the same amplitudes and opposite polarities, determine the average digital code of all digital codes of the calibration DAC for each differential input voltage and the received average digital code is supplied to the input of the calibration DAC.