RU2001111510A - Устройство для определения оптимального периода технического обслуживания изделия - Google Patents

Claims (1)

1. Устройство для определения оптимального периода технического обслуживания изделия, содержащее блок умножения, выход которого соединен со вторым входом первого сумматора, первый таймер (генератор линейно изменяющегося напряжения), выход которого соединен с первым входом второго сумматора, а вход подключен к выходу первого триггера и к первому входу блока нелинейности, выход которого соединен со вторым входом интегратора, первый элемент памяти, второй таймер, блок деления, выход которого соединен непосредственно с первым входом и через первый элемент задержки со вторым входом первого компаратора, второй элемент памяти, первый вход которого соединен с первыми входами четвертого элемента памяти, первого ключа и второго ключа, второй вход которого подключен к выходу четвертого элемента памяти, а выход является первым выходом устройства, выход второго элемента памяти соединен со вторым входом первого ключа, третий элемент памяти, второй компаратор и третий ключ, выход которого является вторым выходом устройства, отличающееся тем, что в него введены третий, четвертый и пятый сумматоры, второй триггер, второй и третий элементы задержки и элемент ИЛИ, первый вход которого соединен с четвертым входом устройства, выход подключен ко второму входу первого триггера, а второй вход соединен с выходом второго компаратора, второй вход которого соединен с выходом первого ключа, а первый вход подключен к выходу второго сумматора, второй вход которого соединен с выходом третьего ключа, а первый вход через второй таймер соединен с выходом второго триггера и с первыми входами первого триггера, третьего элемента памяти, третьего ключа и четвертого элемента памяти, второй вход которого подключен ко второму входу первого компаратора, выход которого соединен со вторым входом второго триггера, первый вход которого подключен к выходу первого триггера, к первому входу интегратора и ко второму входу первого элемента памяти, первый вход которого является третьим входом устройства, а выход соединен со вторым входом блока нелинейности, выход которого подключен ко второму входу блока умножения, первый вход которого является вторым входом устройства, первый вход которого является первым входом первого сумматора, выход которого соединен со вторым входом третьего сумматора и с первым входом четвертого сумматора, выход которого через второй элемент задержки соединен со вторым входом второго элемента памяти и непосредственно подключен ко второму входу блока деления, первый вход которого соединен с выходом третьего сумматора, первый вход которого подключен к выходу второго сумматора, второй вход которого соединен с выходом интегратора, а первый вход подключен непосредственно ко второму входу четвертого сумматора и через третий элемент задержки соединен со вторым входом третьего элемента памяти, выход которого подключен ко второму входу третьего ключа.