RU1841007C

RU1841007C - Moving target selection device

Info

Publication number: RU1841007C
Application number: SU3027468/07A
Authority: RU
Inventors: Феликс Леонидович Гладыш; Григорий Иванович Коваль; Петр Ефимович Короткий; Сергей Арсеньевич Хозяинов
Original assignee: Государственное Предприятие "Научно-Исследовательский Институт "Квант"
Priority date: 1981-10-08
Filing date: 1981-10-08
Publication date: 2015-01-10

Abstract

FIELD: radio engineering, communication.

SUBSTANCE: device comprises a quadrature phase detector unit, a coherent oscillator, two switches, two analogue shift registers, two multipliers, a commutator switch, a record and read generator, a synchronisation unit, an adder, a quadrature phase changer, two dispersive delay lines, an amplitude detector, a controlled frequency divider, a pulse counter, a comparator unit, three registers, a second commutator switch, a controlled delay unit. The listed components are interconnected in a suitable manner.

EFFECT: improved adaptation.

3 dwg

Description

Изобретение относится к приемным устройствам импульсной информации и предназначено для использования в РЛС для фильтрации сигналов движущихся целей на фоне пассивной помехи.The invention relates to pulse information receiving devices and is intended for use in a radar for filtering signals of moving targets against a background of passive interference.

В настоящее время одним из перспективных направлений разработки адаптивных устройств селекции движущихся целей (СДЦ) являются устройства, основанные на использовании Фурье процессоров на поверхностных акустических волнах (ПАВ) и приборов с зарядовой связью (ПЗС). В [Electronics Letters, October 1975, vol. 11, p. 525-526] описан принцип работы устройства СДЦ на Фурье процессорах на ПАВ и ПЗС, приведена упрощенная структурная схема устройства. Полная схема такого устройства изображена на фиг. 1 материалов данной заявки. Устройство содержит блок квадратурных фазовых детекторов 1, когерентный гетеродин 2, коммутатор 3, генератор записи и считывания 4, аналоговые сдвиговые регистры 5, 6, квадратурный фазорасщепитель 7, ключи 8, 16, блок синхронизации 9, перемножители 10, 11, дисперсионные линии задержки 12, 15, сумматор 13, амплитудный детектор 14. Входом устройства является первой вход блока 1, а выходом - выход ключа 16.Currently, one of the promising directions for the development of adaptive devices for moving target selection (SDC) is based on the use of Fourier processors on surface acoustic waves (SAWs) and devices with charge coupling (CCD). In [Electronics Letters, October 1975, vol. 11, p. 525-526] describes the principle of operation of the SDS device on Fourier processors on SAW and CCD, the simplified block diagram of the device is given. A complete diagram of such a device is shown in FIG. 1 materials of this application. The device comprises a block of quadrature phase detectors 1, a coherent local oscillator 2, a switch 3, a write and read generator 4, analog shift registers 5, 6, a quadrature phase splitter 7, keys 8, 16, a synchronization block 9, multipliers 10, 11, dispersion delay lines 12 , 15, adder 13, amplitude detector 14. The input of the device is the first input of block 1, and the output is the output of the key 16.

На вход устройства поступает сигнал промежуточной частоты. С выхода блока квадратурных фазовых детекторов 1 на информационные входы аналоговых сдвиговых регистров 6, 5 подаются видеосигналы (синфазная и квадратурная составляющие), которые записываются в реальном масштабе времени в регистрах 6, 5. В режиме записи на втором выходе блока синхронизации 9 формируется положительный импульс, который открывает коммутатор 3 по его первому входу. При этом сигнал записи с первого выхода генератора 4 поступает на входы записи и считывания регистров 5, 6. Синхронизация генератора 4 производится импульсами блока синхронизации. Частота сигналов записи равна частоте повторения зондирующих импульсов РЛС. При заданных емкости сдвиговых регистров и частоте следования импульсов РЛС число импульсов, записанных в регистрах 6, 7, определяется длительностью импульса записи. В момент времени, соответствующему заднему фронту импульса записи, на втором выходе блока синхронизации 9 формируется отрицательный импульс (импульс считывания), который открывает коммутатор 3 по второму входу. При этом на входы записи и считывания регистров 5, 6 со второго выхода генератора 4 подается сигнал считывания. Частота сигнала считывания выбирается такой, чтобы длительность считанного сигнала равнялась длительности сигнала с линейной частотной модуляцией (ЛЧМ), формируемого дисперсионной линией задержки 12 (ДЛЗ). Например, при количестве импульсов пачки N=20, длительности ЛЧМ сигнала Т=5 мкс, частота сигнала считывания составляет F_сч=4 МГц. В известном устройстве частота сигнала считывания фиксирована. Импульс считывания открывает также ключ 8. Колебания когерентного гетеродина 2 проходят на вход ДЛЗ-12 и вызывают формирование на ее выходе ЛЧМ сигнала. С выходов квадратурного фазорасщепителя 7 ортогональные ЛЧМ сигналы подаются на вторые входы перемножителей 10, 11, а считанные с регистров 5, 6 ортогональные сигналы - на их первые входы.An intermediate frequency signal is input to the device. From the output of the block of quadrature phase detectors 1, video signals (in-phase and quadrature components) are fed to the information inputs of analog shift registers 6, 5, which are recorded in real time in registers 6, 5. In recording mode, a positive pulse is generated at the second output of synchronization block 9, which opens switch 3 at its first input. In this case, the write signal from the first output of the generator 4 is fed to the inputs of the write and read registers 5, 6. The synchronization of the generator 4 is performed by the pulses of the synchronization unit. The frequency of the recording signals is equal to the repetition rate of the probe radar pulses. Given the capacity of the shift registers and the pulse repetition rate of the radar, the number of pulses recorded in the registers 6, 7 is determined by the duration of the write pulse. At the time corresponding to the trailing edge of the write pulse, a negative pulse (read pulse) is formed at the second output of the synchronization unit 9, which opens the switch 3 at the second input. At the same time, a read signal is applied to the write and read inputs of the registers 5, 6 from the second output of the generator 4. The frequency of the read signal is selected so that the duration of the read signal is equal to the duration of the signal with linear frequency modulation (LFM), formed by the dispersion delay line 12 (DLZ). For example, with the number of pulses of the burst N = 20, the duration of the LFM signal T = 5 μs, the frequency of the read signal is F _cf = 4 MHz. In the known device, the frequency of the read signal is fixed. The read pulse also opens key 8. Oscillations of the coherent local oscillator 2 pass to the input of the DLZ-12 and cause the formation of the LFM signal at its output. From the outputs of the quadrature phase splitter 7, the orthogonal LFM signals are fed to the second inputs of the multipliers 10, 11, and the orthogonal signals read from the registers 5, 6 are fed to their first inputs.

На выходе сумматора 13 выделяется сигнал одной боковой полосы частот спектра выходного сигнала перемножителей 10, 11. ДЛЗ-15 осуществляет разложение во времени спектра выходных сигналов регистров 5, 6. Амплитудный детектор 14 выделяет огибающую выходного сигнала ДЛЗ-15. Различные допплеровские частоты помехи и сигнала на входе устройства преобразуются на выходе ДЛЗ-15 в различные временные положения импульсов помехи и сигнала. Различные временные положения сигнала и помехи позволяют стробированием выделять полезные сигналы и подавлять помеху. В устройстве операция стробирования осуществляется ключом 16, на второй вход (управляющий вход) которого подается импульс строба с третьего выхода блока синхронизации 9. На выходе ключа 16 имеется отфильтрованный полезный сигнал.At the output of the adder 13, a signal of one side frequency band of the spectrum of the output signal of the multipliers 10, 11 is allocated. The DLZ-15 decomposes in time the spectrum of the output signals of the registers 5, 6. The amplitude detector 14 extracts the envelope of the output signal of the DLZ-15. Various Doppler frequencies of the noise and signal at the input of the device are converted at the output of the DLZ-15 to various temporary positions of the noise pulses and the signal. Different temporal positions of the signal and interference allow the gating to highlight useful signals and suppress the interference. In the device, the gating operation is performed by key 16, to the second input (control input) of which a strobe pulse is supplied from the third output of synchronization unit 9. At the output of key 16, there is a filtered useful signal.

Достоинством известного устройства СДЦ являются широкие возможности по регулировке временного положения и длительности строба. Например, для фильтровых устройств СДЦ это эквивалентно регулировке частоты среза и полосы пропускания фильтра. Таким образом, известное устройство СДЦ является адаптивным (адаптация по длительности строба и его временному положению).The advantage of the known device SDS are wide opportunities for adjusting the temporary position and duration of the strobe. For example, for SDC filter devices, this is equivalent to adjusting the cutoff frequency and filter bandwidth. Thus, the known device SDC is adaptive (adaptation by the duration of the strobe and its temporary position).

Практическое использование в РЛС устройств СДЦ на Фурье-процессорах на ПАВ и ПЗС позволяет получать оптимальные коэффициенты подавления для широкого диапазона доплеровских частот и различных спектров помехи.The practical use in the radar of SDC devices on Fourier processors with SAW and CCD allows to obtain optimal suppression coefficients for a wide range of Doppler frequencies and various interference spectra.

Современные и перспективные РЛС являются адаптивными к изменению помеховой обстановки. В РЛС при решении задачи обнаружения целей предъявляются требования минимизации энергетических затрат и времени решения задачи, что особенно важно в РЛС с фазированными антенными решетками. Применительно к устройствам СДЦ перечисленные требования означают, что в зависимости от уровня помехи длительность обрабатываемой пачки должна быть переменной, т.е. число импульсов в пачке обрабатываемой устройством СДЦ, определяется уровнем помехи. Устройство СДЦ должно быть адаптивно по длительности пачки. Большие диапазоны изменения уровня помехи приводят к необходимости вариации в широких пределах (4-5 раз) длительности пачки.Modern and promising radars are adaptive to changing jamming conditions. When solving a target detection problem in a radar, requirements for minimizing energy costs and task solving time are imposed, which is especially important in radars with phased antenna arrays. In relation to SDC devices, the listed requirements mean that, depending on the level of interference, the duration of the processed packet should be variable, i.e. the number of pulses in a packet processed by the SDC device is determined by the level of interference. The SDS device must be adaptive in terms of the duration of the packet. Large ranges of changes in the level of interference lead to the need for variation over a wide range (4-5 times) of the duration of the pack.

Известное устройство имеет узкий (порядка 20-30%) диапазон вариации длительности пачки, что является его недостатком. Данный недостаток обусловлен тем, что изменение длительности пачки в известном устройстве приводит к различным моментам появления на входах перемножителей считанных с регистров обрабатываемых сигналов и ЛЧМ сигнала, а также происходит их рассогласование по длительности. Рассогласование параметров сигналов вызывает ухудшение разрешающей способности Фурье-процессора, увеличивает потери амплитуды полезного сигнала. Это приводит к уменьшению коэффициента подавления помехи, т.е. эффективность системы СДЦ снижается.The known device has a narrow (about 20-30%) range of variation in the duration of the pack, which is its disadvantage. This disadvantage is due to the fact that a change in the duration of the burst in the known device leads to different instants of occurrence at the inputs of the multipliers read from the registers of the processed signals and the LFM signal, as well as their mismatch in duration occurs. Mismatch of signal parameters causes a deterioration in the resolution of the Fourier processor, increases the loss of the amplitude of the useful signal. This leads to a decrease in the noise suppression coefficient, i.e. the efficiency of the SDS system is reduced.

Предлагаемое техническое решение направлено на расширение возможностей адаптации устройства СДЦ по длительности пачки.The proposed technical solution is aimed at expanding the adaptation capabilities of the SDS device for the duration of the pack.

В качестве прототипа заявляемого объекта выбираем устройство, схема которого приведена на фиг. 1 материалов данной заявки.As a prototype of the claimed object, we select a device, the circuit of which is shown in FIG. 1 materials of this application.

Целью настоящего изобретения является расширение возможностей адаптации устройства СДЦ.The aim of the present invention is to expand the adaptation capabilities of the SDS device.

Поставленная цель достигается тем, что в известное устройство, содержащее блок квадратурных фазовых детекторов, когерентный гетеродин, два ключа, первый вход блока квадратурных фазовых детекторов является входом устройства, а второй - подключен к выходу когерентного гетеродина и к первому входу второго ключа, два аналоговых сдвиговых регистра, перемножители, коммутатор, генератор записи и считывания, причем информационные входы аналоговых сдвиговых регистров подключены к выходам блока квадратурных фазовых детекторов, входы записи и считывания - к выходу коммутатора, а выходы - к первым входам перемножителей, блок синхронизации, сумматор, квадратурный фазорасщепитель, две дисперсионные линии задержки, амплитудный детектор, первый выход блока синхронизации подключен ко входу генератора записи и считывания, а второй и третий - соответственно к управляющему входу коммутатора и ко второму входу первого ключа, первый выход генератора записи и считывания соединен с первым входом коммутатора, выход второго ключа через вторую дисперсионную линию задержки подключен ко входу квадратурного фазорасщепителя, выходы которого соединены со вторыми входами перемножителей, входы сумматора соединены с выходами перемножителей, а выход - через последовательно включенные первую дисперсионную линию задержки и амплитудный детектор - к первому входу первого ключа, выход которого является выходом устройства, дополнительно введены управляемый делитель частоты, вход которого соединен с выходом генератора записи и считывания, а выход - со вторым входом коммутатора, счетчик импульсов, выход коммутатора подключен к счетному входу счетчика, блок сравнения, три регистра, второй коммутатор, блоки деления, вычитания, умножения, блок управляемой задержки, выходы первого и второго регистров подключены к входам второго коммутатора и блока вычитания, входы блока сравнения подключены к выходам второго коммутатора и счетчика импульсов, а выход - к входу блока синхронизации и к входу сброса счетчика импульсов, входы блока деления соединены с выходами второго и третьего регистров, а выход - с управляющим входом управляемого делителя частоты и со вторым входом блока умножения, выход блока вычитания подключен к первому входу блока умножения, выход которого соединен с управляющим входом блока управляемой задержки. Второй выход блока синхронизации через блок управляемой задержки подключен ко второму входу второго ключа, а управляющий вход второго коммутатора соединен со вторым выходом блока синхронизации.This goal is achieved by the fact that in the known device containing a block of quadrature phase detectors, a coherent local oscillator, two keys, the first input of a block of quadrature phase detectors is the input of the device, and the second is connected to the output of a coherent local oscillator and to the first input of the second key, two analog shift register, multipliers, switch, write and read generator, and the information inputs of analog shift registers are connected to the outputs of the block of quadrature phase detectors, recording inputs and with scaling to the switch output, and the outputs to the first inputs of the multipliers, synchronization unit, adder, quadrature phase splitter, two dispersion delay lines, an amplitude detector, the first output of the synchronization unit is connected to the input of the write and read generator, and the second and third to the control, respectively the input of the switch and to the second input of the first key, the first output of the write and read generator is connected to the first input of the switch, the output of the second key through the second dispersion delay line is connected to the input to a vadture phase splitter, the outputs of which are connected to the second inputs of the multipliers, the inputs of the adder are connected to the outputs of the multipliers, and the output, through the first dispersion delay line and the amplitude detector connected in series, to the first input of the first key, the output of which is the output of the device, an additional controlled frequency divider is introduced, the input of which is connected with the output of the write and read generator, and the output is with the second input of the switch, a pulse counter, the output of the switch is connected to the counting a counter ode, a comparison block, three registers, a second switch, division, subtraction, multiplication blocks, a controlled delay block, the outputs of the first and second registers are connected to the inputs of the second switch and the subtraction block, the inputs of the comparison block are connected to the outputs of the second switch and the pulse counter, and the output is to the input of the synchronization block and to the reset input of the pulse counter, the inputs of the division block are connected to the outputs of the second and third registers, and the output to the control input of the controlled frequency divider and to the second input of the block multiply Ia, the output of the subtracting unit is connected to a first input of multiplier whose output is connected to the control input of the controllable delay unit. The second output of the synchronization unit through the controlled delay unit is connected to the second input of the second key, and the control input of the second switch is connected to the second output of the synchronization unit.

Счетчик импульсов, блок сравнения, управляемый делитель частоты, регистры, коммутаторы, блок деления позволяет сделать одинаковыми длительности считанных с регистров сигналов и ЛЧМ сигналов на входах перемножителей, а блок вычитания, умножения и блок управляемой задержки - одинаковыми моменты появления этих сигналов.A pulse counter, a comparison unit, a controlled frequency divider, registers, switches, and a division unit make it possible to make the durations of the signals read from the registers of the multipliers equal to the lengths of the signals received from the registers, and the subtraction, multiplication, and controlled delay units can make the same occurrences of these signals.

Введение в известное устройство указанных элементов и связей позволило получить новый эффект - расширение возможностей адаптации устройства СДЦ по длительности пачки.The introduction of the indicated elements and connections into the known device made it possible to obtain a new effect - the expansion of the adaptation capabilities of the SDC device for the duration of the packet.

На фиг. 2 изображена функциональная схема предлагаемого устройства. Устройство содержит блок квадратурных фазовых детекторов 1, когерентный гетеродин 2, коммутаторы 3, 15, управляемый делитель частоты 4, генератор записи и считывания 5, аналоговые сдвиговые регистры 6, 7, счетчик импульсов 8, регистры 9, 11, 20, блок деления 10, перемножители 12, 13, блок сравнения 14, блок вычитания 16, сумматор 17, квадратурный расщепитель 18, дисперсионные линии задержки 19, 23, блок умножения 21, блок синхронизации 22, амплитудный детектор 24, ключи 25, 26, блок управляемой задержки 27.In FIG. 2 shows a functional diagram of the proposed device. The device contains a block of quadrature phase detectors 1, coherent local oscillator 2, switches 3, 15, a controlled frequency divider 4, a write and read generator 5, analog shift registers 6, 7, a pulse counter 8, registers 9, 11, 20, a division block 10, multipliers 12, 13, comparison block 14, subtraction block 16, adder 17, quadrature splitter 18, dispersion delay lines 19, 23, multiplication block 21, synchronization block 22, amplitude detector 24, keys 25, 26, controlled delay block 27.

Входом устройства является первый вход блока 1, а выходом - выход ключа 25. Второй вход блока 1 соединен с выходом когерентного гетеродина 2 и с первым входом ключа 26. Информационные входы регистров 6, 7 подключены к выходам блока 1, входы записи и считывания - к выходу коммутатора 3, а выходы - к первым входам перемножителей 12, 13. Первый выход генератора записи и считывания 5 соединен с первым входом коммутатора 3, а второй - через управляемый делитель частоты 4 подключен ко второму входу коммутатора 3. Выход ключа 26 через дисперсионную линию задержки 19 соединен со входом квадратурного фазорасщепителя 18, выходы которого подключены ко вторым входам перемножителей 12, 13. Входы сумматора 17 подключены к выходам перемножителей 12, 13, а выход - через последовательно включенную дисперсионную линию задержки 23 и амплитудный детектор 24 соединен с первым входом ключа 25. Первый выход блока синхронизации подключен к входу генератора записи и считывания 5, второй - к управляющим входам коммутаторов 3, 15 и к входу блока управляемой задержки 27, третий - ко второму входу ключа 25. Выходы регистров 9, 20 подключены к входам коммутатора 15 и блока вычитания 16. Входы блока сравнения 14 соединены с выходами счетчика 8 и коммутатора 15, а выход - с входом сброса счетчика 8 и входом блока синхронизации 22. Выход коммутатора 3 подключен к счетному входу счетчика 8.The input of the device is the first input of block 1, and the output is the output of key 25. The second input of block 1 is connected to the output of the coherent local oscillator 2 and to the first input of key 26. The information inputs of registers 6, 7 are connected to the outputs of block 1, the write and read inputs are connected to the output of the switch 3, and the outputs to the first inputs of the multipliers 12, 13. The first output of the write and read generator 5 is connected to the first input of the switch 3, and the second through a controlled frequency divider 4 is connected to the second input of the switch 3. The output of the key 26 through the dispersion line delays 19 is connected to the input of the quadrature phase splitter 18, the outputs of which are connected to the second inputs of the multipliers 12, 13. The inputs of the adder 17 are connected to the outputs of the multipliers 12, 13, and the output through a series-connected dispersion delay line 23 and the amplitude detector 24 is connected to the first input of the key 25 The first output of the synchronization unit is connected to the input of the write and read generator 5, the second to the control inputs of the switches 3, 15 and to the input of the controlled delay unit 27, the third to the second input of the key 25. The outputs of the registers 9, 20 are connected They are connected to the inputs of the switch 15 and the subtraction unit 16. The inputs of the comparison unit 14 are connected to the outputs of the counter 8 and the switch 15, and the output is connected to the reset input of the counter 8 and the input of the synchronization unit 22. The output of the switch 3 is connected to the counting input of the counter 8.

Входы блока деления 10 соединены с выходами регистров 11, 20, а выход - с управляющим входом управляемого делителя частоты 4 и вторым входом блока умножения 21. Выход блока вычитания 16 подключен к первому входу блока умножения 21, выход которого соединен с управляющим входом блока управляемой задержки 27. Второй вход ключа 26 подключен к выходу блока управляемой задержки 27.The inputs of the division unit 10 are connected to the outputs of the registers 11, 20, and the output is connected to the control input of the controlled frequency divider 4 and the second input of the multiplication unit 21. The output of the subtraction unit 16 is connected to the first input of the multiplication unit 21, the output of which is connected to the control input of the controlled delay unit 27. The second input of the key 26 is connected to the output of the controlled delay unit 27.

Рассмотрим работу предлагаемого устройства. Описание работы проведем в предположении, что на вход устройства поступают промчастотные сигналы только с одного элемента дальности.Consider the operation of the proposed device. We will carry out the description of the work under the assumption that the input frequency of the device receives frequency signals from only one element of range.

В устройстве в зависимости от уровня помехи на входе РЛС оператором либо ЦВМ выбирается число импульсов в пачке, которое записывается в регистре 20 (выбирается рабочая длительность пачки). В регистре 9 записано максимальное число импульсов пачки (максимальная длительность пачки). На первом выходе блока синхронизации 22 формируется последовательность видеоимпульсов с частотой следования зондирующих сигналов РЛС, которые синхронизируют работу генератора записи и считывания 5. В режиме записи на втором выходе блока синхронизации 22 формируется положительный импульс, который открывает коммутаторы 3, 15 по первым входам. Сигнал записи, частота которого равна частоте повторения импульсов РЛС, поступает на входы записи и считывания регистров 6, 7 и на счетный вход счетчика 8. В регистрах 6, 7 производится запись сигналов, поступающих с выходов блока 1, а счетчик 8 фиксирует число записанных в регистрах 6, 7 импульсов. С выхода счетчика 8 код записанного числа подается на первый вход блока сравнения 14. На второй вход блока сравнения 14 через коммутатор 15 поступает код рабочего числа импульсов. При равенстве чисел, записанных в счетчике 8 и в регистре 20, на выходе блока сравнения 14 формируется видеоимпульс, который подается на вход блока синхронизации 22. Импульс блока сравнения 14 формирует задний фронт импульса записи и сбрасывает записанную в счетчике 8 информацию. При этом процесс записи заканчивается. Таким образом, число записанных в регистрах 6, 7 импульсов равно рабочему числу импульсов устройства СДЦ.Depending on the level of interference at the radar input, the operator selects the number of pulses in a packet, which is recorded in register 20 (the operating duration of the packet is selected), depending on the level of interference at the radar input. The maximum number of burst pulses (maximum burst duration) is recorded in register 9. At the first output of the synchronization unit 22, a sequence of video pulses is formed with the repetition rate of the probing radar signals that synchronize the operation of the write and read generator 5. In the recording mode, a positive pulse is generated at the second output of the synchronization unit 22, which opens the switches 3, 15 at the first inputs. The recording signal, whose frequency is equal to the pulse repetition rate of the radar, is fed to the recording and reading inputs of registers 6, 7 and to the counting input of counter 8. In registers 6, 7, the signals coming from the outputs of block 1 are recorded, and the counter 8 records the number recorded in registers 6, 7 pulses. From the output of counter 8, the code of the recorded number is supplied to the first input of the comparison unit 14. At the second input of the comparison unit 14, a code of the operating number of pulses is received through the switch 15. If the numbers recorded in the counter 8 and in the register 20 are equal, a video pulse is generated at the output of the comparison unit 14, which is fed to the input of the synchronization unit 22. The pulse of the comparison unit 14 generates a trailing edge of the recording pulse and resets the information recorded in the counter 8. The recording process ends. Thus, the number of pulses recorded in the registers 6, 7 is equal to the working number of pulses of the SDC device.

В предлагаемом устройстве рабочее число импульсов пачки определяет частоту сигнала считывания и величину задержки ЛЧМ сигнала, формируемого ДЛЗ-19. Такая обработка позволяет сделать одинаковыми моменты появления на входах перемножителей 12, 13 считанных с регистров 6, 7 сигналов и ЛЧМ сигналов, а также сделать и одинаковые длительности этих сигналов. Этим достигается устранение рассогласования параметров сигналов на входе перемножителей 12, 13, что приводит к расширению возможностей адаптации устройства по длительности пачки.In the proposed device, the operating number of burst pulses determines the frequency of the read signal and the delay value of the LFM signal generated by the DLZ-19. Such processing makes it possible to make identical the appearance times at the inputs of multipliers 12, 13 read from registers 6, 7 of signals and chirp signals, as well as to make the same durations of these signals. This eliminates the mismatch of the parameters of the signals at the input of the multipliers 12, 13, which leads to the expansion of the adaptation capabilities of the device for the duration of the pack.

В регистре 11 записывается код длительности ЛЧМ сигнала, формируемого ДЛЗ-19. Код длительности ЛЧМ сигнала подается на первый вход блока деления 10, на второй вход которого с выхода регистра 20 подается код рабочего числа импульсов пачки. На выходе блока деления 10 формируется код периода сигнала считывания. Код периода сигнала считывания подается на управляющий вход управляемого делителя частоты 4 и второй вход блока умножения 21. На выходе управляемого делителя частоты 4 устанавливается частота сигнала считывания в соответствии с поступающим кодом. На выходе блока вычитания 16 имеется код разности максимального числа импульсов пачки и рабочего числа импульсов. Код разности подается на первый вход блока умножения 21, на выходе которого формируется код задержки τ₃ ЛЧМ сигнала. Код задержки поступает на вход блока управляемой задержки 27. В блоке управляемой задержки 27 производится задержка импульса считывания на величину τ_з.In the register 11 is recorded the duration code of the chirp signal generated by the DLZ-19. The DFM signal duration code is supplied to the first input of the division unit 10, the second input of which from the output of register 20 is supplied with the code of the operating number of burst pulses. At the output of the division unit 10, a period code of the read signal is generated. The code of the read signal period is supplied to the control input of the controlled frequency divider 4 and the second input of the multiplication unit 21. At the output of the controlled frequency divider 4, the frequency of the read signal is set in accordance with the incoming code. At the output of the subtraction block 16 there is a difference code of the maximum number of burst pulses and the working number of pulses. The difference code is supplied to the first input of the multiplication block 21, at the output of which a delay code τ _{3 of the} LFM signal is generated. The delay code is supplied to the input of the controlled delay unit 27. In the controlled delay unit 27, a read pulse is delayed by a value of τ _s .

В режиме считывания на втором выходе блока синхронизации 22 формируется импульс отрицательной полярности, который открывает коммутаторы 3, 15 по вторым входам. Сигнал считывания с выхода управляемого делителя частоты 4 поступает на входы записи и считывания регистров 6, 7 и вход счетчика 8. Счетчик 8 производит счет периодов сигнала считывания. Код числа периодов сигнала подается на первый вход блока сравнения 14, на второй вход которого с выхода регистра 9 подается код максимального числа импульсов пачки. При равенстве этих кодов на выходе блока сравнения 14 формируется импульс. Этот импульс поступает на вход блока синхронизации 22 и формирует задний фронт импульса считывания. Процесс считывания заканчивается. Импульс блока 14 сбрасывает информацию, записанную в счетчике 8. Задержанный в блоке управляемой задержки 27 импульс считывания открывает ключ 26. Сигнал когерентного гетеродина 2 проходит на вход ДЛЗ-19, на выходе которой формируется ЛЧМ сигнал. ДЛЗ-23 осуществляет разложение во времени спектра выходных сигналов регистров 6, 7. На выходе блока синхронизации 22 формируется импульс строба, который открывает ключ 25. На выходе ключа 25 выделяется полезный сигнал и подавляется помеха.In the reading mode, a negative polarity pulse is generated at the second output of the synchronization unit 22, which opens the switches 3, 15 at the second inputs. The read signal from the output of the controlled frequency divider 4 is fed to the write and read inputs of registers 6, 7 and the input of the counter 8. The counter 8 counts the periods of the read signal. The code of the number of signal periods is fed to the first input of the comparison unit 14, to the second input of which from the output of the register 9 a code of the maximum number of burst pulses is supplied. If these codes are equal, an impulse is formed at the output of the comparison unit 14. This pulse is fed to the input of the synchronization unit 22 and forms a trailing edge of the read pulse. The reading process ends. The pulse of block 14 resets the information recorded in the counter 8. The read pulse opened in the controlled delay block 27 opens the key 26. The signal of the coherent local oscillator 2 passes to the input of the DLZ-19, at the output of which the LFM signal is generated. DLZ-23 decomposes in time the spectrum of the output signals of registers 6, 7. At the output of the synchronization block 22, a strobe pulse is generated that opens the key 25. At the output of the key 25, a useful signal is extracted and noise is suppressed.

Все узлы предлагаемого устройства выполнены по известным типовым схемам. Аналоговые сдвиговые регистры 6, 5 выполнены на микросхемах 528 БР1, цифровые элементы устройства реализованы на базе серии 133.All nodes of the proposed device is made according to known standard schemes. Analog shift registers 6, 5 are made on chips 528 BR1, the digital elements of the device are implemented on the basis of the 133 series.

Проведенные расчеты показали, что в предлагаемом устройстве диапазон изменения длительности пачки по сравнению с известным устройством расширен в 3-4 раза.The calculations showed that in the proposed device, the range of changes in the duration of the pack compared with the known device is expanded 3-4 times.

Таким образом, предлагаемое устройство позволяет получить новый эффект - расширение возможностей адаптации устройства СДЦ по длительности пачки. Это дает возможность в РЛС уменьшить время решения задачи обнаружения целей, сократить энергетические затраты.Thus, the proposed device allows you to get a new effect - expanding the adaptation capabilities of the SDS device for the duration of the pack. This makes it possible in the radar to reduce the time it takes to solve the problem of target detection, reduce energy costs.

Claims

Устройство селекции движущихся целей, содержащее блок квадратурных фазовых детекторов, когерентный гетеродин, два ключа, два аналоговых сдвиговых регистра, два перемножителя, коммутатор, генератор записи и считывания, блок синхронизации, сумматор, квадратурный фазорасщепитель, две дисперсионные линии задержки, амплитудный детектор, причем первый вход блока квадратурных фазовых детекторов является сигнальным входом устройства, а его второй вход подключен к выходу когерентного гетеродина и к первому входу второго ключа, информационные входы аналоговых сдвиговых регистров соединены с соответствующими выходами блока квадратурных фазовых детекторов, входы записи и считывания - с выходом коммутатора, а выхода - с первыми выходами перемножителей, первый выход блока синхронизации подключен к входу генератора записи и считывания, а второй и третий - соответственно к управляющему входу коммутатора и ко второму входу первого ключа, первый выход генератора записи и считывания соединен с первым входом коммутатора, выход второго ключа через вторую дисперсионную линию задержки подключен ко входу квадратурного фазорасщепителя, выходы которого соединены со вторыми входами перемножителей, входы сумматора соединены с выходами перемножителей, а выход - через последовательно включенные первую дисперсионную линию задержки и амплитудный детектор к первому входу первого ключа, отличающееся тем, что, с целью улучшения адаптации, в него введены управляемый делитель частоты, счетчик импульсов, блок сравнения, три регистра, второй коммутатор, блоки деления, вычитания, умножения, блок управляемой задержки, причем вход управляемого делителя частоты соединен с генератором считывания и записи, а выход - со вторым входом коммутатора, выход которого подключен к счетному входу счетчика, выходы первого и второго регистров соединены с входами второго коммутатора и блока вычитания, входы блока сравнения подключены к выходам второго коммутатора и счетчика импульсов, а выход - к входам блока синхронизации и к входу сброса счетчика импульсов, входы блока деления соединены с выходами второго и третьего регистров, а выход - с управляющим входом управляемого делителя частоты и со вторым входом блока умножения, выход блока вычитания подключен к первому входу блока умножения, выход которого соединен с управляющим входом блока управляемой задержки, второй выход блока синхронизации через блок управляемой задержки подключен к второму входу второго ключа, а управляющий вход второго коммутатора соединен со вторым выходом блока синхронизации. A moving target selection device comprising a block of quadrature phase detectors, a coherent local oscillator, two keys, two analog shift registers, two multipliers, a switch, a write and read generator, a synchronization unit, an adder, a quadrature phase splitter, two dispersion delay lines, an amplitude detector, the first the input of the block of quadrature phase detectors is the signal input of the device, and its second input is connected to the output of the coherent local oscillator and to the first input of the second key, information the inputs of the analog shift registers are connected to the corresponding outputs of the block of quadrature phase detectors, the write and read inputs to the output of the switch, and the output to the first outputs of the multipliers, the first output of the synchronization unit is connected to the input of the write and read generator, and the second and third, respectively, to the control the input of the switch and to the second input of the first key, the first output of the write and read generator is connected to the first input of the switch, the output of the second key through the second dispersion delay line It is connected to the input of the quadrature phase splitter, the outputs of which are connected to the second inputs of the multipliers, the inputs of the adder are connected to the outputs of the multipliers, and the output is connected through the first dispersion delay line and the amplitude detector to the first input of the first switch in series, characterized in that, in order to improve adaptation, a controlled frequency divider, a pulse counter, a comparison unit, three registers, a second commutator, blocks of division, subtraction, multiplication, a controlled delay unit are introduced into it, and the input of control The inventive frequency divider is connected to a read and write generator, and the output is connected to the second input of the switch, the output of which is connected to the counter input of the counter, the outputs of the first and second registers are connected to the inputs of the second switch and the subtraction unit, the inputs of the comparison unit are connected to the outputs of the second switch and the counter pulses, and the output is to the inputs of the synchronization unit and to the reset input of the pulse counter, the inputs of the division unit are connected to the outputs of the second and third registers, and the output to the control input of the controlled divider hour and with the second input of the multiplication unit, the output of the subtraction unit is connected to the first input of the multiplication unit, the output of which is connected to the control input of the controlled delay unit, the second output of the synchronization unit through the controlled delay unit is connected to the second input of the second key, and the control input of the second switch is connected to the second output of the synchronization block.