RU1837400C - Linear scale encoder - Google Patents

Abstract

Кодер позиционного линейного сигнала относитс  к технике проводной св зи и может использоватьс  в линейных трактах во- локрнно-оптических систем передачи цифровой информации. Цель изобретени  - повышение помехоустойчивости и расширение области применени  кодера за счет возможности передачи в сигнале дополнительной информации. Кодер содержит регистр сдвига, делитель тактовой частоты, умножитель тактовой частоты, селектор комбинации двоичных сигналов, последовательно- параллельный преобразователь, D- триггер, дешифратор, элементы ИЛИ 10-13, элемент задержки, коммутатор, параллельно-последовательный преобразователь , информационный вход, тактовый вход, управл ющий вход кодера . 3 ил., 1 табл.The positional linear encoder is a wireline communication technique and can be used in the linear paths of optical fiber digital information transmission systems. The purpose of the invention is to increase noise immunity and expand the scope of the encoder due to the possibility of transmitting additional information in the signal. The encoder contains a shift register, a clock divider, a clock multiplier, a binary signal combination selector, a serial-parallel converter, a D-trigger, a decoder, OR elements 10-13, a delay element, a switch, a parallel-serial converter, an information input, a clock input The control input of the encoder. 3 ill., 1 tab.

Description

зобретение относитс .к области проводимой св зи и предназначено к использованию в линейных трактах волоконно-оптических систем передачи (ВОСП) цифровой информации.The invention relates to the field of communications and is intended for use in the linear paths of fiber optic transmission systems (FOTS) of digital information.

,ель изобретени  - повышение помехоустойчивости и расширение области приме- нени ) кодера за счет возможности передачи в сиг 1але дополнительной информации.An object of the invention is to increase the noise immunity and widen the scope of application of the encoder due to the possibility of transmitting additional information in signal 1.

с ункциональна  схема кодера позици- онно о линейного сигнала f .риведена на фиг. 1; временные диаграммы, по сн ющие егоwith the functional scheme of the encoder positionally about the linear signal f. is shown in FIG. 1; timing charts to explain it

рабо- линеworkers

у,- на фиг. 2; энергетические спектры ных ПНР-и ПЗИ-сигналов, полученныхy, in FIG. 2; energy spectra of PNR and PZI signals obtained

соответственно в устройстве-прототипе и в пред/ оженном кодере,- на фиг. 3.respectively, in the prototype device and in the pre / born encoder, - in FIG. 3.

а фиг. 1 обозначены: информационный ф«эд 1 кодера, регистр сдвига 2, тактовый рсод 3 кодера, делитель 4 тактовой частоты, умножитель 5 тактовой частоты, селектор 6 комбинации двоичных символов, последовательно-параллельный преобразователь 7, D-триггер 8, дешифратор 9, элемент ИЛИ 10-13, элемент задержки 14,and FIG. 1 marked: informational f “ed 1 encoder, shift register 2, clock rcod 3 encoder, divider 4 clock frequency, multiplier 5 clock frequency, selector 6 binary symbol combinations, series-parallel converter 7, D-trigger 8, decoder 9, element OR 10-13, delay element 14,

коммутатор 15, управл ющий вход 16 кодера , параллельно-последовательный преобразователь 17; на фиг-2-t - текущее врем , Т - тактовый интервал, Тп - позиционный интервал; на фиг.3-5(т) - тактова  частота, fr - энергетический спектр.switch 15, control input 16 of the encoder, parallel-serial converter 17; on fig-2-t is the current time, T is the clock interval, Tn is the position interval; Fig.3-5 (t) is the clock frequency, fr is the energy spectrum.

Кодер позиционного линейного сигнала работает следующим образом.The encoder positional linear signal operates as follows.

Исходный двоичный сигнал с информационного входа 1 (фиг. 1) подаетс  на регистр сдвига 2, в котором сигнал фазируетс  (фиг. 2,а) и сдвигаетс  (фиг. 2,6) напр жением тактовой частоты (фиг. 2,в), поступающим с тактового входа 3. Напр жение тактовой частоты с входа 3,кроме того,подаетс  на входы делител  4 и умножител  5 тактовой частоты, а также на вход записи последовательно-параллельного преобразовател  7.The original binary signal from the information input 1 (Fig. 1) is supplied to the shift register 2, in which the signal is phased (Fig. 2a) and shifted (Fig. 2.6) by the voltage of the clock frequency (Fig. 2c), coming from clock input 3. The voltage of the clock frequency from input 3 is also supplied to the inputs of the divider 4 and the clock multiplier 5, as well as to the recording input of the serial-parallel converter 7.

Сигналы с входов регистра сдвига 2 подаютс  на входы обнаружител  комбинации двоичных символов 6, формирующего на его выходе импульсы (фиг. 2,г) при по влении в двоичном сигнале двух пробеловThe signals from the inputs of the shift register 2 are fed to the inputs of the detector of a combination of binary symbols 6, which generates pulses at its output (Fig. 2d) when two spaces appear in the binary signal

соwith

СА) Ч ОCA) H O

ОABOUT

подр д, а также на вход последовательно- параллельного преобразовател  7, в котором двоична  последовательность (фиг. 2,6) задерживаетс  дважды тактовый интервал (фиг. 2д,е), а затем считываетс  параллельно с входов преобразовател  7 напр жением полутактовой частоты (фиг. 2,ж), поступающим с выхода делител  4. Этим же напр жением импульсы с выхода обнаружител  6 записываютс  в D-триггер 8, образу  на его выходе импульсы длительностью в два тактовых интервала (фиг. 2,з).Subsequently, as well as to the input of the serial-parallel converter 7, in which the binary sequence (Fig. 2,6) is delayed twice by the clock interval (Fig. 2e, e), and then it is read in parallel from the inputs of the converter 7 with a half-cycle frequency voltage (Fig. .2, g) coming from the output of the divider 4. At the same voltage, the pulses from the output of the detector 6 are recorded in the D-flip-flop 8, forming at its output pulses with a duration of two clock intervals (Fig. 2, h).

Двоичные комбинации символов с выходов преобразовател  7 дешифрируютс  в дешифраторе 9 в зависимости от уровн  сигг нала на выходе D-триггера 8 по правилу, приведенному в таблице.Binary combinations of symbols from the outputs of the converter 7 are decrypted in the decoder 9, depending on the signal level at the output of the D-trigger 8 according to the rule given in the table.

Как видно из таблицы, в результате дешифрировани  какой-то двоичной комбинации симовлов по вл етс  импульс на 1-4 выходе дешифратора 9 при нулевом состо нии выхода D-триггера 8 или на 5-8 выходе дешифратора 9 - при единичном состо нии на выходе D-триггера 8.As can be seen from the table, as a result of decoding some binary combination of symbols, a pulse appears at the 1-4 output of the decoder 9 at the zero state of the output of the D-trigger 8 or at 5-8 the output of the decoder 9 - at a single state at the output D trigger 8.

Выходы дешифратора 9, за исключени- ем 5-го выхода, соедин ютс  с входами элементов ИЛИ 10-13, выходы которых подключены к входам соответствующих разр дов параллельно-последовательного преобразовател  17.The outputs of the decoder 9, with the exception of the 5th output, are connected to the inputs of the OR elements 10-13, the outputs of which are connected to the inputs of the corresponding bits of the parallel-serial converter 17.

Импульсы с 5-го выхода дешифратора 9 (фиг. 2,и), возникающие при считывании, с выходов преобразовател  7 комбинации вида 11 м при единичном состо нии выхода D-триггера 8 (фиг. 2,з), подаютс  непосред- ственно и через элемент задержки 14 на входы коммутатора 15, управл ющий вход которого соединен с управл ющим входом 16, На фиг, 1 коммутатор 15 условно обозначен в виде сдвоенного переключател , име- ющего два положени .The pulses from the 5th output of the decoder 9 (Fig. 2, and), arising during reading, from the outputs of the converter 7 of a combination of the 11 m type when the output state of the D-flip-flop 8 is in a single state (Fig. 2, h), are supplied directly through the delay element 14 to the inputs of the switch 15, the control input of which is connected to the control input 16. In Fig. 1, the switch 15 is conventionally designated as a double switch having two positions.

В исходном положении коммутатора 15 (например, при отсутствии коммутирующего напр жени  на его управл ющем входе) незадержанные импульсы с 5-го выхода де- шифратора 9 подаютс  через первую цепь коммутатора на входы элементов ИЛИ 10 и 12, обеспечивающих объединение 5-го выхода дешифратора 9 соответственно с 1-м и 3-м, 7-м выходами дешифратора 9.In the initial position of the switch 15 (for example, in the absence of a switching voltage at its control input), uncontrolled pulses from the 5th output of the decoder 9 are fed through the first circuit of the switch to the inputs of the OR elements 10 and 12, providing the combination of the 5th output of the decoder 9, respectively, with the 1st and 3rd, 7th outputs of the decoder 9.

При этом задержанные импульсы с выхода элемента задержки 14(показаны пунктиром на фиг. 2,и) через вторую цепь коммутатора 15 подаютс  на запрещающий вход дешифратора 9, обеспечива  в следующий момент считы- вани  комбинации 00 отсутствие сигнала на 4-м или 8-м выходах дешифратора 9.In this case, the delayed pulses from the output of the delay element 14 (shown by the dashed line in Fig. 2, and) are fed through the second circuit of the switch 15 to the inhibitory input of the decoder 9, ensuring at the next moment of reading combination 00 that there is no signal on the 4th or 8th decoder outputs 9.

Следовательно, в исходном положении коммутатора 15 по вление импульса на 5-м выходе дешифратора 9, т.е. дешифрирование двоичной комбинации вида 11 и следующей за ней комбинации 00, обеспечивает на входах параллельно-последовательного преобразовател  17 формирование в параллельном коде кодовых групп вида 0101 и 0000 вместо дешифрированных кодовых групп 0001 и 1000.Therefore, in the initial position of the switch 15, a pulse appears at the 5th output of the decoder 9, i.e. decryption of a binary combination of the form 11 and the combination 00 following it, provides at the inputs of the parallel-serial converter 17 the formation in the parallel code of code groups of the form 0101 and 0000 instead of the decrypted code groups 0001 and 1000.

В другом положении коммутатора 15 (например, при наличии коммутирующего напр жени  на его управл ющем входе) незадержанный импульс с 5-го выхода дешифратора 9 из-за размыкани  первой цепи коммутатора 15 создает на входах параллельно-последовательного преобразовател  17 кодовую группу вида 0000 вместо 0001, а задержанный импульс с выхода элемента задержки 14 через вторую цепь коммутатора и элемент ИЛИ 12 в следующий момент считывани  и дешифрировани  комбинации 00- кодовую группу вида 1010 вместо 1000.In the other position of the switch 15 (for example, if there is a switching voltage at its control input), an uncontrolled pulse from the 5th output of the decoder 9, due to the opening of the first circuit of the switch 15, creates a code group of the form 0000 instead of 0001 at the inputs of the parallel-serial converter 17 and the delayed pulse from the output of the delay element 14 through the second circuit of the switch and the OR element 12 at the next moment of reading and decoding the combination is a 00-code group of the form 1010 instead of 1000.

На управл ющий вход коммутатора 15 подаетс  дополнительный (служебный) сигнал (фиг. 2,к)с управл ющего входа кодера 16.An additional (service) signal (Fig. 2c) is supplied to the control input of the switch 15 from the control input of the encoder 16.

С помощью импульсов полутактовой частоты (фиг. 2,ж), подаваемых с делител  тактовой частоты 4 на синхронизирующий вход записи параллельно-последовательного преобразовател  17, сигналы (кодовые группы ) с выходов элементов ИЛИ 10V 11, 12, 13 записываютс  в параллельном коде в соответствующие разр ды преобразовател  17, а затем считываютс  с выхода преобразовател  17 в последовательном коде (фиг. 2,л) напр жением двойной тактовой частоты, подаваемым с умножител  тактовой частоты 5 на синхронизирующий вход считывани  преобразовател  17.Using pulses of a half-cycle frequency (Fig. 2, g) supplied from a clock divider 4 to the synchronizing recording input of a parallel-serial converter 17, the signals (code groups) from the outputs of the OR elements 10V 11, 12, 13 are recorded in parallel code in the corresponding bits of the converter 17, and then read from the output of the converter 17 in a serial code (Fig. 2, l) by the voltage of the double clock frequency supplied from the clock multiplier 5 to the clock input of the read of the converter 17.

Таким образом, в предложенном кодере позиционного линейного сигнала осуществл етс  преобразование исходного двоичного сигнала в сбалансированный двухуровневый ПЗИ сигнал, при формировании которого с помощью замены кодовых групп и коммутации замен ющих комбинаций создаютс  защитный интервал и избыточность , позвол ющие повысить помехозащищенность ПЗИ сигнала и обеспечить возможность передачи в нем дополнительной цифровой информации.Thus, in the proposed encoder of the positional linear signal, the initial binary signal is converted into a balanced two-level FDI signal, during the formation of which, by replacing the code groups and switching the replacement combinations, a protective interval and redundancy are created, which make it possible to increase the noise immunity of the FDI signal and enable transmission it contains additional digital information.

Ф о р м у л а и з о б р е т е н и  FORMULA AND SECTION

Кодер позиционного линейного сигнала , содержащий делитель тактовой частоты, вход которого объединен с входом умножител  тактовой частоты и  вл етс  тактовым входом кодера, выход умножител  тактовой частоты соединен с входом считывани  па- ралелльно-последовательного преобразовател , выход которого  вл етс  выходом кодера, и D-триггер, отличающийс  тем, что, с целью повышени  помеу0устойчивости и расширени  области применени  за счет передачи в сигнале дополнительной информации, в кодер введены регистр сдвига , селектор комбинации двоичных символов, деиифратор, последовательно-пэрал ель- ный преобразователь, коммутатор, элемент задержки и элемент ИЛИ, выходы которых сое, ;инены с соответствующими информаци- онными входами параллельно-последова- тел| ного преобразовател , информационный вхо i регистра сдвига  вл етс  информацион- ныл входом кодера, синхронизирующий вход регистра сдвига и вход записи последова- тел .но-лараллельного преобразовател  под- клкчены к тактовому входу кодера, первый вых эд регистра сдвига соединен с первым входов селектора комбинации двоичных симво- ЛОЕ , выход которого соединен с ормационным входом D-триггера, второй выход регистра сдвига соединен с вторым вхоцом селектора комбинации двоичных символов и с информационным входом последовательно-параллельного преобразо- ват ;л , выходы которого и выход Ь-триггера соединены с соответствующими информа- A positional linear encoder comprising a clock divider, the input of which is combined with the input of the clock multiplier and is the clock input of the encoder, the output of the clock multiplier is connected to the read input of the parallel-serial converter, the output of which is the output of the encoder, and D- trigger, characterized in that, in order to increase immunity and expand the scope by transmitting additional information in the signal, a shift register, a selector of a combination of two of different symbols, a de-emirator, a serial-parallel converter, a switch, a delay element, and an OR element, the outputs of which are soy, and inens with the corresponding information inputs of parallel-series | of the transducer, the information input of the shift register i is the information input of the encoder, synchronizing the input of the shift register and the recording input of the serial-laralle converter are connected to the clock input of the encoder, the first output of the shift register is connected to the first inputs of the combination selector binary symbol, the output of which is connected to the formation input of the D-trigger, the second shift register output is connected to the second input of the binary symbol combination selector and to the information input in series-parallel w will convert; l, whose outputs and the output of the b-trigger are connected to the corresponding information

ционными входами дешифратора, выход делител  тактовой частоты соединен с входом записи параллельно-последовательного преобразовател , с входом считывани  по- сгедовательно-параллельного преобразовател  и с синхровходом D-триггера. первый-четвертый выходы дешифратора соединены с первыми входами соответственно первого-четвертого элементов ИЛИ, п тый вход дешифратора соединен непосредственно и через элемент задержки соот- ветственно с первым и вторым информационными входами коммутатора , управл ющий вход которого  вл етс  управл ющим входом кодера, шестой- восьмой выходы дешифратора соединены с вторыми входами соответственноWith the decoder inputs, the output of the clock divider is connected to the recording input of the parallel-serial converter, to the read input of the serial-parallel converter and to the sync input of the D-trigger. the first to fourth outputs of the decoder are connected to the first inputs of the first to fourth OR elements, respectively, the fifth input of the decoder is connected directly and through the delay element to the first and second information inputs of the switch, the control input of which is the control input of the encoder, the sixth the eighth outputs of the decoder are connected to the second inputs, respectively

второго-четвертого элементов ИЛИ. первый выход коммутатора соединен с третьим входом второго элемента ИЛИ, второй выход коммутатора соединен с вторым входом первого и третьим входом третьего элементов ИЛИ, третий выход коммутатора соединен с запрещающим входом дешифратора.second to fourth elements OR. the first output of the switch is connected to the third input of the second OR element, the second output of the switch is connected to the second input of the first and third input of the third OR element, the third output of the switch is connected to the inhibitory input of the decoder.

фигfigs

йзиг.2jig 2

НN