RU1818674C - Three-phase induction motor control device - Google Patents

Abstract

Использование: в электроприводах медицинского оборудовани  и перемешивающих устройств, например, крови. Сущность изобретени  заключаетс  в том, что устройство дополнительно снабжено блоком управлени , компаратором, двум  опторазв зками технологических параметров .шинным формирователемадреса и данных, посто нно-запоминающим устройством, дешифратором , индикатором. 1 з. п. ф-лы. 2 ил.Usage: in electric drives of medical equipment and mixing devices, for example, blood. The essence of the invention lies in the fact that the device is additionally equipped with a control unit, a comparator, two optocouplers of technological parameters. 1 s P. f-ly. 2 ill.

Description

Изобретение относитс  к электротехнике , и может быть использовано в медицинском оборудовании дл  регулировани  скорости перемешивающих устройств.The invention relates to electrical engineering, and can be used in medical equipment to control the speed of mixing devices.

Целью изобретени   вл етс  повышение точности регулировани  частоты вращени .The aim of the invention is to increase the accuracy of speed control.

На фиг. 1 показана функциональна  схема устройства дл  управлени  трехфазным асинхронным электродвигателем.In FIG. 1 is a functional diagram of a device for controlling a three-phase asynchronous electric motor.

На фиг, 2 - функциональна  схема блока управлени  асинхронным электродвигателем .Fig. 2 is a functional block diagram of an induction motor control unit.

Устройство дл  управлени  трехфазным асинхронным электродвигателем содержит компаратор 1, выход которого подключен к С входу триггера 2, две оптопары 3, 4, выходами подключенными к второму и третьему входам блока 5 управлени , первый вход которого соединен с выходом триггера 2. выходы с седьмого по двенадцатый блока 5 управлени  подключены к коммутирующим элементам 6, S-вход триггера 2 - к первому выходу блока 5 управлени , входыA device for controlling a three-phase asynchronous electric motor contains a comparator 1, the output of which is connected to the C input of the trigger 2, two optocouplers 3, 4, outputs connected to the second and third inputs of the control unit 5, the first input of which is connected to the output of the trigger 2. outputs from the seventh to twelfth control unit 5 is connected to the switching elements 6, the S-input of trigger 2 is to the first output of control unit 5, the inputs

с четвертого по одиннадцатый блока 5 управлени  подключены ко входам восьмиразр дного адресного регистра 7, выходы с третьего по шестой блока 5 управлени  подключены ко входам дешифратора 8, выходами св занного индикатором 9, второй выход блока 5 управлени  и выходы восьмиразр дного адресного регистра 7 подсоединены ко входам посто нно-запоминающего блока 10, выходами св занного со входами восьмиразр дного адресного регистра 7. к .выходам коммутирующих элементов 6 подсоединены оптотиристорные модули 11 дл  подключени  статорной цепи электродвигател  12.the fourth to eleventh control units 5 are connected to the inputs of the eight-bit address register 7, the outputs from the third to sixth control units 5 are connected to the inputs of the decoder 8, the outputs associated with the indicator 9, the second output of the control unit 5 and the outputs of the eight-bit address register 7 are connected to the inputs of the read-only memory unit 10, the outputs associated with the inputs of an eight-bit address register 7. opto-thyristor modules 11 are connected to the outputs of the switching elements 6 to connect the stator circuit ktrodvigatel 12.

Блок 5 управлени  содержит первый элемент 13 2И-НЕ, счетчик-делитель 14 на двенадцать, двоичный счетчик 15, первый восьмиразр дный регистр 16 с регулировкой записи информации, второй восьмиразр дный регистр 17 с регулировкой записи информации, первый восьмиразр дный регистр 18 на триггерах-защелках, второй восьмиразр дный регистр 19 на триггерахелThe control unit 5 contains the first element 13 AND-NOT, the counter-divider 14 by twelve, the binary counter 15, the first eight-bit register 16 with adjustable information recording, the second eight-bit register 17 with adjustable information recording, the first eight-bit register 18 on the triggers latches, the second eight-bit register 19 on the trigger

сwith

соwith

ьb

0000

с VJwith vj

NN

защелках, три элемента 20, 21, 22, НЕ, двоичный дешифратор 23 на восемь направлений , восьмиразр дный регистр 24 сдвига, сумматор 25, второй элемент 26 2И-НЕ, элемент 27 2ИЛИ-НЕ, реверсивный восьмираз- р дный регистр 28 сдвига, восьмиразр дный последовательно сдвигающий регистр 29, третий восьмиразр дный регистр 30 с регулировкой записи информации , статический оперативно-запоминаю- щий блок 31, выход первого элемента 13 2И-НЕ подключен ко входу счетчика-делител  14 на двенадцать, выходами св занного со входами двоичного счетчика 15, входы управлени  счетчика-делител  14 на две- надцать, двоичного счетчика 15, восьмиразр дных регистров 16, 17, 30 с регулировкой записи информации, восьмиразр дных регистров 18, 19 на триггерах-защелках, двоичного дешифратора 23 на восемь направлений, восьмиразр дного регистра -24 сдвига, реверсивного восьмиразр дного регистра 28 сдвига, восьмиразр дного последовательно сдвигающего регистра 29,latches, three elements 20, 21, 22, NOT, binary decoder 23 in eight directions, eight-bit shift register 24, adder 25, second element 26 2 AND-NOT, element 27 2 OR NOT, reversible eight-bit shift register 28, eight-bit sequentially shifting register 29, third eight-bit register 30 with adjustable information recording, static random access memory unit 31, the output of the first element 13 2I-NOT connected to the input of the counter-divider 14 by twelve, the outputs associated with the inputs of the binary counter 15, counter control inputs a divider 14 by twelve, a binary counter 15, eight-bit registers 16, 17, 30 with adjustment for recording information, eight-bit registers 18, 19 on trigger latches, a binary decoder 23 in eight directions, an eight-bit shift register -24 a reversible eight-bit shift register 28, an eight-bit sequentially shift register 29,

статического оперативно-запоминающегоstatic random access memory

блока 31, вход элемента 27 2ИЛ1/ЖЕ, а также выходы счетчика-делител  14 ка двенадцать и двоичного счетчика 15 объединены в шину управлени , входы данных и адреса, восьмиразр дных регистров 16, 17, 30 с ре- гулировкой записи информации, восьмиразр дных регистров 18, 19 на триггерах-защелках, реверсивного восьмиразр дного регистра сдвига 28, восьмиразр дного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока 31, первый вход сумматора 25, а также выходы данных и адреса первого и второго восьмиразр дных регистров 16, 17 с регулировкой записи информа- ции, восьмиразр дного регистра 24 сдвига, реверсивного восьмиразр дного регистра 28 сдвига, восьмиразр дного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока 31, выходы сумматора 25, второго элемента 26 2И-НЕ, элемента 27 2ИЛИ-НЕ объединены в шину данных и адреса, выходы элементов 20,21,22 НЕ соединены со входами двоичного дешифратора 23 на восемь направлений, выходами св занного со входами восьмиразр дного регистра 24 сдвига, выход которого подключен к второму входу сумматора 25, вход второго элемента 26 2И-НЕ - к выходу реверсивного восьмиразр дного регистра 24 сдвига, выходы третьего восьмиразр дного регистра 30 с регулировкой записи информации подключены ко входам статического оперативно-запоминающего блока 31, вход элементов 20, 21, 22 НЕ.и восемь выходовblock 31, the input of element 27 2IL1 / SZ, as well as the outputs of the counter-divider 14 and twelve and the binary counter 15 are combined into a control bus, data and address inputs, eight-bit registers 16, 17, 30 with the regulation for recording information, eight-bit registers 18, 19 on flip-flops, a reversible eight-bit shift register 28, an eight-bit sequentially shift register 29, a static random access memory 31, the first input of the adder 25, as well as the data outputs and addresses of the first and second eight-bit registers 16, 17 with adjustment of information recording, eight-bit shift register 24, eight-bit reversible shift register 28, eight-bit sequentially shift register 29, static random access memory unit 31, outputs of the adder 25, second element 2 2-NAND, element 27 2 OR-NOT combined to the data bus and addresses, the outputs of the elements 20,21,22 are NOT connected to the inputs of the binary decoder 23 in eight directions, the outputs associated with the inputs of the eight-bit shift register 24, the output of which is connected to the second input of the adder 25, input d second member 26 2I-NO - to the exit to Eight-stand reversing shift register 24, the outputs of the third register 30 to Eight-stand with adjustable recording information are connected to the inputs of the static operational memory unit 31, the input elements 20, 21, 22 NE.i eight outputs

5 0 fifty

55

0 5 0 5 0 5 0 5 0 5 0 5

второго восьмиразр дного регистра 17с регулировкой записи информации образуют входы блока 5 управлени , шесть выходов первого восьмиразр дного регистра 18 на триггерах - защелках и шесть выходов второго восьмиразр дного регистра 18 на триггерах-защелках образуют выходы блока 5 управлени .the second eight-bit register 17 with information recording adjustment form the inputs of the control unit 5, the six outputs of the first eight-bit register 18 on the latch triggers and the six outputs of the second eight-bit register 18 on the latch triggers form the outputs of the control unit 5.

Устройство управлени  работает следующим образом. Кажда  операци , которую выполн ет блок управлени  идентифицируетс  единственным байтом информации называемым кодом команды или кодом операции . Выборка команды осуществл етс  следующим образом: первоначально адрес, хран щийс  в двоичном счетчике 15, передаетс  по выходу в посто нно-запоминающий блок 10, из которого адресованный байт команды возвращаетс  в устройство управлени , которое запоминает его в 8-ми разр дном регистре 24 сдвига. Код команды , записанный в 8-ми разр дном регистре сдвига поступает по 2-му выходу в сумматор 25, во второй элемент 26 2И-НЕ и элемент 272ИЛИ-НЕ.The control device operates as follows. Each operation that the control unit performs is identified by a single byte of information called a command code or operation code. The instruction is sampled as follows: initially, the address stored in binary counter 15 is transmitted to the read-only memory block 10, from which the addressed byte of the instruction is returned to the control device, which stores it in an 8-bit shift register 24 . The command code recorded in the 8-bit shift register is received by the 2nd output in the adder 25, into the second element 26 2-NAND and the element 272 OR-NOT.

Сумматор 25,второй элемент 26 2И-НЕ и элемент 27 2ИЛИ-НЕ выполн ют арифметические и логические операции с двоичными числами: принимают 8-ми разр дные слова данных от одного или двух источников и генерирует 8-ми разр дный результат.The adder 25, the second 2-NAND element 26 and the 2-NAND element 27 perform arithmetic and logical operations with binary numbers: they accept 8-bit data words from one or two sources and generate an 8-bit result.

Сумматор 25, второй элемент 26 2И-НЕ и элемент 27 2ИЛИ-НЕ выполн ют функции сложени  с переносом или без него, опера ции И, ИЛИ, исключающего ИЛИ, инкремен- тирование(декрементирование содержимого регистров), циклический сдвиг влево, вправо. Если команда двухбайтова , то первый байт, выбранный из пам ти, помещаетс  в 8-ми разр дном регистре 24 сдвига, а следующий байт - в реверсивном 8-ми разр дном регистре 28 сдвига.The adder 25, the second 2-NAND element 26 and the 2-NAND element 27 perform addition functions with or without hyphenation, AND, OR, exclusive OR operations, increment (decrementing the contents of the registers), cyclic shift to the left, to the right. If the instruction is double-byte, then the first byte selected from the memory is placed in the 8-bit shift register 24, and the next byte in the 8-bit reverse shift register 28.

Кроме того, что сумматор 25, второй элемент 26 2И-НЕ и элемент 27 2ИЛИ-НЕ вы- полн ютарифметические и логические операции с двоичными числами, в нем же вырабатываютс  биты признаков, которые отражают услови , возникающие в процессе арифметических и логических операций. В зависимости от состо ни  бита признака реализуютс  переходы при выполнении программы. Обычно один из операндов, с которыми работает сумматор 25, второй элемент 26 2И-НЕ и 27 2ИЛИ-НЕ содержитс  в 8-ми разр дном последовательно сдвигающем регистре 29.In addition to the adder 25, the second 2NAND element 26 and the 2NAND element 27, perform yutarithmetic and logical operations with binary numbers, it also produces feature bits that reflect the conditions that arise during arithmetic and logical operations. Depending on the status of the sign bit, transitions are realized when the program is executed. Typically, one of the operands that the adder 25 works with, the second 2NI-NOT element and 26 2NL-NOT element 27 are contained in an 8-bit sequentially shifting register 29.

При выполнении операций 8-ми разр д-- ный последовательно сдвигающий регистр 29  вл етс  регистром-источником данных (содержит операнд) или регистром-приемником (содержит результат). Данные 2-го 8- ми разр дного регистра 17с регулировкой записи информации обычно проход т через 8-ми разр дный последовательно сдвигающий регистр 29. Резидентна  пам ть дл  статического оперативно-запоминающего блока 31 организовываетс  из нескольких 8-ми разр дных -слов и используетс  дл  хранени  часто требуемых промежуточных результатов. Выход первого элемента 13 2И-НЕ подключен к входу счетчика-делител  14 на двенадцать в совокупности обеспечивают инициализацию работы устройства управлени , подсчет внешних событий и получение точных временных интервалов.When performing operations, the 8-bit sequentially shifting register 29 is a data source register (contains an operand) or a receiver register (contains a result). The data of the 2nd 8-bit register 17 with information recording adjustment is usually passed through an 8-bit sequentially shifting register 29. The resident memory for the static random access memory unit 31 is organized from several 8-bit words and used for storing frequently required intermediate results. The output of the first element 2 2I-NOT connected to the input of the counter-divider 14 by twelve together provide the initialization of the control device, counting external events and obtaining accurate time intervals.

При переходе основной программы управлени  на подпрограммы, а также при обработке внешних и внутренних прерываний фиксируетс  внутреннее состо ние системы в первом 8-ми разр дном регистре 16 с регулировкой записи информации. На логический элемент 20 НЕ со входом UBxl 5 поступают сигналы внешнего прерывани  (1NT), на логический элемент 21 НЕ со входом Uex2 5 - запуск системы (ТО), на логиче- ский элемент 22 НЕ со входом Ивхз 5-аварийное отключение (Т1), которые преобразуютс  в стандартные по уровню сигналы дл  дальнейшей обработки в двоичном дешифраторе 23 на восемь направлений. Выходы блока 5 управлени  с седьмого по двенадцатый подключены к коммутирующим элементам 6 через оптотиристорные модули 11 к статорной цепи электродвигател  12. Регулирование скорости осуществл етс  за счет изменени  частоты и действующего значени  напр жений на ста- торные обмотки электродвигател  12,During the transition of the main control program to subprograms, as well as during the processing of external and internal interrupts, the internal state of the system is recorded in the first 8-bit register 16 with the adjustment of information recording. External interrupt (1NT) signals are sent to logic element 20 NOT with UBxl 5 input, system start-up (TO) to logic element 21 NOT with Uex2 5 input, and logic input 22 NOT with Ivhz input 5-emergency shutdown (Т1) which are converted to standard level signals for further processing in binary decoder 23 into eight directions. The outputs of the seventh to twelfth control unit 5 are connected to the switching elements 6 through opto-thyristor modules 11 to the stator circuit of the electric motor 12. The speed is controlled by changing the frequency and the actual voltage value on the stator windings of the electric motor 12,

Таким образом изобретение по сравнению с прототипом позволит осуществить плавный пуск, останов, регулирование скорости , работу в длительном режиме на по- н.иженных скорост х, расширение технологических возможностей.Thus, the invention, in comparison with the prototype, will allow for a smooth start, stop, speed control, continuous operation at low speeds, expanding technological capabilities.

Claims (2)

1. Устройство дл  управлени  трехфазным асинхронным электродвигателем, содержащее коммутирующие элементы и оптотиристорные модули дл  подключени  статорной цепи электродвигател , триггер, отличающеес  тем, что, с целью повышени  точности регулировани  частоты вращени , в него введены блок управлени  с одиннадцатью входами и двенадцатью выходами, компаратор, две оптопары, восьмиразр дный адресный регистр , посто нно-запоминающий блок, индикатор , дешифратор, выход триггера подключен, к перворлу входу блока управлени , к второму и третьему входам которого1. A device for controlling a three-phase asynchronous electric motor, comprising switching elements and opto-thyristor modules for connecting the stator circuit of the electric motor, a trigger, characterized in that, in order to increase the accuracy of speed control, a control unit with eleven inputs and twelve outputs is introduced into it, a comparator, two optocouplers, eight-bit address register, read-only memory block, indicator, decoder, trigger output connected, to the main input of the control unit, to the second and third whose inputs подключены выходы оптопар, входы с четвертого по одиннадцатый блок управлени  подключены к входам восьмиразр дного адресного регистра, С-вход триггера подклю- 5 чен к выходу компаратора, S-вход триггера - к первому выходу блока управлени , второй выход которого и выходы восьмиразр дного адресного регистра подсоединены к входам посто нно-запоминающего блока,the outputs of the optocouplers are connected, the inputs from the fourth to eleventh control units are connected to the inputs of the eight-bit address register, the C-input of the trigger is connected to the output of the comparator, the S-input of the trigger is connected to the first output of the control unit, the second output of which is the outputs of the eight-bit address register connected to the inputs of the permanent storage unit, 0 выходами св занного с входами восьмиразр дного адресного регистра, выходы с третьего по шестой блока управлени  подключены к входам дешифратора, выходами св занного с индикатором, а выходы управ5 л ющих электродов оптотиристорных модулей через коммутирующие элементы подключены к выходам с седьмого по двенадцатый блока управлени .With the outputs associated with the inputs of the eight-bit address register, the outputs from the third to sixth control unit are connected to the inputs of the decoder, the outputs are connected to the indicator, and the outputs of the control electrodes of the opto-thyristor modules are connected through the switching elements to the outputs from the seventh to twelfth control unit. 2. Устройство по п. 1, о т л и ч а ю щ е е0 с   тем, что блок управлени  содержит два элемента 2И-НЕ, счетчик-делитель на двенадцать , двоичный счетчик, три восьмиразр дных регистра с регулировкой записи информации, два восьмиразр дных регист5 ра на триггерах-защелках, три элемента И, двоичный дешифратор на восемь направлений , восьмиразр дный регистр сдвига, сумматор , элемент 2 ИЛЙ-НЕ, реверсивный восьмиразр дный регистр сдвига, восьми0 разр дный последовательно сдвигающий регистр, статический оперативно-запоминающий блок, выход первого элемента 2И- НЕ подключен к входу счетчика-делител  на двенадцать, выходами св занного с входа5 ми двоичного счетчика, входы управлени  счетчика-делител  на двенадцать, двоичного счетчика, восьмиразр дных регистров с регулировкой записи информации, восьмиразр дных регистров на триггерах-защел0 ках, двоичного дешифратора на восемь2. The device according to claim 1, with the exception that the control unit contains two 2I-NOT elements, a counter-divider by twelve, a binary counter, three eight-bit registers with adjustable information recording, two eight-bit register on latches-triggers, three AND elements, eight-bit binary decoder, eight-bit shift register, adder, 2-YLE-NOT element, eight-bit reversible shift register, eight-bit sequential shift register, static random access memory , the output of the first elem nta 2I- is NOT connected to the input of the counter-divider by twelve, the outputs of the binary counter connected to the inputs 5, the control inputs of the counter-divider by twelve, the binary counter, eight-bit registers with information recording adjustment, eight-bit registers on the latch triggers, eight binary decoder направлений, восьмиразр дного регистраdirections, eight-bit register сдвига, реверсивного восьмиразр дного ре . гистра сдвига, восьмиразр дного последовательно сдвигающего р е г и ; р а,shear, reversible eight-bit re. a shift histogram eight-bit sequentially shifting a reg; p a 5 статического оперативно-запоминающего блока, вход элемента 2 ИЛИ-НЕ, а также выходы счетчика-делител  на двенадцать и двоичного счетчика объединены в шину управлени , входы данных и адреса восьми0 разр дных регистров с регулировкой записи информации, восьмиразр дных регистров на триггерах-защелках, реверсивного восьмиразр дного регистра сдвига, восьмиразр дного последовательно сдви5 тающего регистра, статического оперативно-запоминающего блока, первый вход сумматора, а также выходы данных и адреса первого и второго восьмиразр дных регистров с регулировкой записи информации, восьмиразр дного регистра сдвига, реверсивного восьмиразр дного регистра сдвига, восьмиразр дного последовательно сдвигающего регистра, статического оперативно-запоминающего . блока, выходы сумматора, второго элемента 2 И-НЕ, элемента 2 ИЛ И-НЕ объединены в шину данных и адреса, выходы элементов НЕ соединены с входами двоичного дешифратора на восемь лаправлений, выходами св занного с входами восьмиразр дного регистра сдвига, выход которого подключен к второму входу сумматора, вход второго элемента 2 И-НЕ - к выходу реверсивного5 static random access memory block, input of element 2 OR NOT, as well as outputs of a counter-divider by twelve and a binary counter are combined into a control bus, data inputs and addresses of eight-bit registers with information recording adjustment, eight-bit registers on latch triggers , a reversible eight-bit shift register, eight-bit sequentially shifting register, a static random access memory, the first input of the adder, as well as the data outputs and addresses of the first and second eight-bit days registers with adjustment for recording information, eight-bit shift register, reversible eight-bit shift register, eight-bit sequentially shift register, static random access memory. block, the outputs of the adder, the second element 2 AND NOT, the element 2 OR AND NOT combined into a data bus and addresses, the outputs of the elements are NOT connected to the inputs of the binary decoder for eight directions, the outputs associated with the inputs of an eight-bit shift register, the output of which is connected to the second input of the adder, the input of the second element 2 AND NOT - to the output of the reverse восьмиразр дного регистра сдвига, выходы третьего восьмиразр дного регистра с регулировкой записи информации подключены к входам статического оперативно-запоминающего блока, вход элементов НЕ и восемь выходов второго восьмиразр дного регистра с регулировкой записи информации образуют входы блока управлени , шесть выходов первого восьмиразр дного регистра на триггерах-защелках и шесть выходов второго восьмиразр дного регистра на триггерах-защелках образуют выходы блока управлени .an eight-bit shift register, the outputs of the third eight-bit register with information recording adjustment are connected to the inputs of the static random access memory, the input of elements NOT and eight outputs of the second eight-bit register with information recording adjustment form the inputs of the control unit, six outputs of the first eight-bit register on the triggers latches and six outputs of the second eight-bit register on the trigger latches form the outputs of the control unit. 22 ТЈTЈ фие.1fie. 1 StefifcftStefifcft t О ТЗМъ2ГЪ1t О ТЗМъ2ГЪ1 «fH  "FH |Щ 4.| Щ 4. ШW Е1ШE1Sh JJ LL ИИ8AI8 Cr5J3 Cr5J3 J J гg И 1ь з - сAnd 1 s - s 11 иand 11 S S 11 5i & § .5i & §. enteente 3131 Ј HhSiLЈ HhSiL S(HЈ |адЫ S (HЈ | HELLS °о«° o " Н и § §H and § § fill Иfill and «VJ"VJ ЈЈ || II fefttifeftti hh жтаzhta 1 jg i a1 jg i a