RU1807559C - Device for digital-to-analog conversion - Google Patents

Abstract

Изобретение относитс  к измерительной технике и может быть использовано в информационно-измерительных системах, гибридных вычислительных комплексах, системах автоматики, регулировани  и контрол . Цель изобретени  - повышение точности устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее первый и второй усилители, первый и второй переключатели, аналоговый вычита- тель, блок управлени , малоразр дный ана- лого-цифро.вой преобразователь, блок суммировани  и первый цифро-аналоговый преобразователь, дополнительно введены реверсивный счетчик и второй цифроанало говый преобразователь. Повышение точности параллельно-посл.едовательного аналого-цифрового преобразовател  достигаетс  за счет компенсации дрейфа смещени  нулевого уровн  цепи обратной св зи формировани  разностного сигнала второго такта преобразовани . Метод компенсации основываетс  на свойстве равномерного распределени  погрешности квантовани  с нулевым значением математического ожидани  функции распределени . Используемый метод компенсации погрешности позвол ет в 2-3 раза повысить точность преобразовани  без снижени  быстродействи . 6 ил. w еThe invention relates to measuring equipment and can be used in information-measuring systems, hybrid computing systems, automation, regulation and control systems. The purpose of the invention is to improve the accuracy of the device. This goal is achieved in that in the device containing the first and second amplifiers, the first and second switches, an analog subtractor, a control unit, a low-bit analog-to-digital converter, an addition unit and a first digital-to-analog converter, are additionally introduced reversible counter and second digital-to-analog converter. An increase in the accuracy of the parallel-to-serial analog-to-digital converter is achieved by compensating for the drift of the offset of the zero level feedback circuit of the formation of the difference signal of the second conversion clock. The compensation method is based on the property of uniform distribution of the quantization error with a zero value of the expected value of the distribution function. The method used to compensate for the error makes it possible to increase the conversion accuracy by a factor of 2–3 without sacrificing speed. 6 ill. w e

Description

Изобретение относитс  к измерительной технике и может быть использовано в информационно-измерительных системах, гибридных вычислительных комплексах, системах автоматики, регулировани  и контрол .The invention relates to measuring equipment and can be used in information-measuring systems, hybrid computing systems, automation, regulation and control systems.

Цель изобретени  - повышение точности устройства.The purpose of the invention is to improve the accuracy of the device.

На фиг. 1 представлена структурна  схема за вл емого устройства; на фиг. 2 - вре- менна  диаграмма, по сн юща  алгоритм его работы; на фиг. 3 - блок управлени ; на фиг. 4 - блок суммировани ; на фиг. 5 - аналоговый вычитатель; на фиг. 6 - график распределени  плотности веро тности значени  остаточного нескомпенсированного сигнала после первого такта работы аналого-цифрового преобразовател  параллельно-последовательного типа.In FIG. 1 is a structural diagram of an inventive device; in FIG. 2 is a time diagram explaining the algorithm of its operation; in FIG. 3 - control unit; in FIG. 4 is a summing unit; in FIG. 5 - analog subtractor; in FIG. 6 is a graph of the probability density distribution of the value of the residual uncompensated signal after the first clock cycle of the analog-to-digital converter of the parallel-serial type.

В состав устройства вход т первый переключатель 1, второй переключатель 2, аналоговый вычитатель 3, блок управлени  4, малоразр дный аналого-цифровой преобразователь 5. блок суммировани  6, первый цифроаналоговый преобразователь 7, первый усилитель 8, второй усилитель 9, реверсивный счетчик 10 и второй цифроаналоговый преобразователь 11.The device includes a first switch 1, a second switch 2, an analog subtractor 3, a control unit 4, a low-bit analog-to-digital converter 5. summation unit 6, a first digital-to-analog converter 7, a first amplifier 8, a second amplifier 9, a reversible counter 10, and second digital-to-analog converter 11.

Первый вход первого переключател  1  вл етс  входной шиной устройства, содер00The first input of the first switch 1 is the input bus of the device, containing

оabout

v|v |

ел ел юate ate

жащего второй переключатель 2 и аналоговый вычитатель 3, первый вход которого соединен с первым входом первого переключател  1, управл ющий вход которого соединен с первым выходом блока управлени  4, второй вход которого подключен к управл ющему входу второго переключатед  2, а третий - к управл ющему входу малоразр дного аналого-цифрового преобразовател  5, информационные выходы которого подключены к первому входу блока суммировани  6, а выход Конец преобразовани  - ко второму входу блока суммировани  б, первый информационный выход которого  вл етс  выходной шиной, а второй информационный выход через первый цифро-аналоговый преобразователь 7 подключен ко второму входу .первого переключател  1, первый вход которого соединен через первый усилитель 8 с первым входом второго переключател  2, второй вход которого подключен через второй усилитель 9 к выходу аналогового вычи- тател  3, второй вход которого подключен к выходу первого переключател  1, а третий - к выходам старших разр дов реверсивного счетчика 10 через второй цифроаналоговый преобразователь 11, выход второго переключател  2 подключен к информационному входу малоразр дного аналого-цифрового преобразовател  5, четвертый и п тый выходы блока управлени  4 соединены соответственно с третьим и четвертым управл ющими входами блока суммировани  6, а шестой выход блока управлени  4 подключен к счетному входу реверсивного счетчика 10 и п тому .управл ющему входу блока суммировани  6, третий информационный выход которого подключен к управл ющему входу реверсивного счетчика, а управл ющий вход блока управлени  4  вл етс  шиной Пуск устройства,holding the second switch 2 and an analog subtractor 3, the first input of which is connected to the first input of the first switch 1, the control input of which is connected to the first output of the control unit 4, the second input of which is connected to the control input of the second switch 2, and the third to the control the input of a low-bit analog-to-digital converter 5, the information outputs of which are connected to the first input of the summing block 6, and the output End of conversion is connected to the second input of the summing block b, the first information output is This is the output bus, and the second information output through the first digital-to-analog converter 7 is connected to the second input of the first switch 1, the first input of which is connected through the first amplifier 8 to the first input of the second switch 2, the second input of which is connected through the second amplifier 9 to the output of the analog subtractor 3, the second input of which is connected to the output of the first switch 1, and the third to the outputs of the upper bits of the reverse counter 10 through the second digital-to-analog converter 11, the output of the second The switch 2 is connected to the information input of the low-bit analog-to-digital converter 5, the fourth and fifth outputs of the control unit 4 are connected respectively to the third and fourth control inputs of the summing unit 6, and the sixth output of the control unit 4 is connected to the counting input of the reversible counter 10 and p the control input of the summing unit 6, the third information output of which is connected to the control input of the reversible counter, and the control input of the control unit 4 is the Start bus of the device,

Работает устройство следующим образом .The device operates as follows.

В исходном положении аналоговый вход устройства через перв.ый усилитель.8 и второй переключатель 2 подключен к аналоговому входу малоразр дного аналого- цифрового преобразовател  5.In the initial position, the analog input of the device through the first amplifier. 8 and the second switch 2 is connected to the analog input of a low-bit analog-to-digital converter 5.

Первый переключатель 1 соедин ет второй вход аналогового вычитател  3 также с входом устройства. В этом состо нии напр жение на выходе аналогового вычитател  3 близко к нулю, т.к. его разнопол рные входы подключены к одной шине. Следова-. тельно, и напр жение на выходе второго усилител  9 также незначительно по величине , что позвол ет сохран ть линейный режим работы усилител .The first switch 1 connects the second input of the analog subtractor 3 also to the input of the device. In this state, the voltage at the output of analog subtractor 3 is close to zero, because its multi-polarity inputs are connected to one bus. Sledova-. in fact, the voltage at the output of the second amplifier 9 is also insignificant in size, which allows maintaining the linear mode of operation of the amplifier.

С поступлением сигнала по входу Пуск устройства начинает работать блоWith the arrival of a signal at the input, the start of the device starts to work

управлени  4, который сигналом с третьего выхода осуществл ет первый в цикле кодировани  запуск малоразр дного аналого- цифрового преобразовател  5. Результатcontrol 4, which by the signal from the third output performs the first in the coding cycle start low-bit analog-to-digital Converter 5. Result

первого цикла кодировани  заноситс  в блок суммировани  б по сигналу Конец кодировани  с выхода малоразр дного аналого-цифрового преобразовател  5, Одновременно полученные данные черезof the first coding cycle is entered into the summing unit b by the signal. End of coding from the output of a low-bit analog-to-digital converter 5. Simultaneously received data through

второй выход блока суммировани  6 поступают на вход первого цифроаналогового преобразовател  7, на выходе которого начинает устанавливатьс  эквивалентный аналоговый сигнал, а второй переключатель 2the second output of the summing unit 6 is fed to the input of the first digital-to-analog converter 7, the output of which begins to establish an equivalent analog signal, and the second switch 2

5 сигналом со второго выхода блока управлени  4 переводитс  в состо ние замыкани . выхода второго усилител  9 на вход малоразр дного аналого-цифрового преобразовател  5.5, the signal from the second output of control unit 4 is brought into the closed state. the output of the second amplifier 9 to the input of a low-bit analog-to-digital converter 5.

00

Через Интервал времени, достаточный дл  установлени  амплитуды сигнала на выходе первого цифроаналогового преобразовател  7 на уровне 50-60% от максимальногоAfter a time interval sufficient to establish the amplitude of the signal at the output of the first digital-to-analog converter 7 at a level of 50-60% of the maximum

5 значени , сигналом с первого выхода блока управлени  4 первый переключатель 1 переводитс  в положение замыкани  выхода первого цифроаналогового преобразовател  7 на второй вход аналогового вычитател 5 values, the signal from the first output of the control unit 4, the first switch 1 is switched to the closed position of the output of the first digital-to-analog converter 7 to the second input of the analog subtractor

0 з. При этом в силу наличи  погрешности и конечной разрешающей способности малоразр дного аналого-цифрового преобразовател  5 цепочка из последовательно включенных аналогового вычитател  3 и0 s Moreover, due to the presence of an error and the final resolution of a low-bit analog-to-digital converter 5, a chain of sequentially connected analog subtractor 3 and

5 второго усилител  9 начинает формировать . и масштабировать разностный сигнал первого цикла кодировани . Смасштабирован- ный сигнал разности между действительным значением аналогового сигнала на входе уст0 ройства и его аналоговым отображением по . слё первого цикла преобразовани 5 of the second amplifier 9 begins to form. and scale the difference signal of the first coding cycle. The scaled signal of the difference between the actual value of the analog signal at the input of the device and its analog display by. after the first conversion cycle

поступает через второй переключатель 2 наenters through the second switch 2 on

вход малоразр дного аналого-цифровогоlow-bit analog-digital input

преобразовател  5. После окончательногоconverter 5. After final

5 завершени  переходных процессов в аналоговых цеп х блоком управлени  4 на его третьем выходе вновь формируетс  сигнал запуска аналого-цифрового преобразовател  5. По истечении процедуры кодировани 5, the completion of transients in the analog circuits by the control unit 4, at its third output, the start signal of the analog-to-digital converter 5 is generated again. After the coding procedure has ended

0 малоразр дным аналого-цифровым преобразователем 5 вновь вырабатываетс  сигнал Конец кодировани  по совпадению которого с сигналом на п том выходе блока управлени  4 полученные данные второго0 low-bit analog-to-digital Converter 5 generates a signal again. The end of the coding coincides with the signal on the fifth output of the control unit 4 received data of the second

5 такта кодировани  занос тс  в блок суммировани  б. Блок суммировани  6 формирует окончательный код результата кодировани  с учетом перекрыти  шкал первого и второго тактов кодировани . Полученный результат поступает на выходную шину данну; устройства по строб-сигналу с шестого выхода блока управлени  4.The 5th coding clock is entered into the summing unit b. Summing unit 6 generates the final code of the encoding result, taking into account the overlap of the scales of the first and second encoding clocks. The result is sent to the output data bus; devices according to the strobe signal from the sixth output of the control unit 4.

На этом заканчиваетс  цикл кодировани  параллельно-последовательно аналого- цифрового преобразовател . При этом по, управл ющим сигналам с первого и второго выходов блока управлени  А переключатели 1 и 2 перевод тс  в исходное состо ние, что приводит вновь к подключению входа малоразр дного аналого-цифрового преобразовател  5 к входу устройства и к закорачиванию рэзнопол рных входов аналогового вычита- тел  3.This completes the coding cycle of the parallel-series analog-to-digital converter. In this case, according to the control signals from the first and second outputs of the control unit A, the switches 1 and 2 are returned to their initial state, which again leads to the connection of the input of a low-bit analog-to-digital converter 5 to the input of the device and to the shorting of the opposite-polarity inputs of the analog subtraction - tel 3.

На фиг, 2 приведена временна  диаграмма работы устройства, расчитанна  на 16 рабочих тактов блока управлени  4, пример реализации которого приведен га фиг. 3. Блок управлени  4 содержит тактовый генератор 12, триггер 13, одновибратор 14, схему совпадени  15, двоичный счетчик 16 и дешифратор 17. Принцип функционировани  предлагаемой структуры блока управлени  9 не нуждаетс  в по снени х.Fig. 2 is a timing diagram of the operation of the device, calculated on 16 operating cycles of the control unit 4, an example of implementation of which is shown in fig. 3. The control unit 4 comprises a clock 12, a trigger 13, a single vibrator 14, a match circuit 15, a binary counter 16 and a decoder 17. The functioning principle of the proposed structure of the control unit 9 does not need to be understood.

Возможна  структура блока суммировани  6 приведена на фиг. 4. Блок содержит первый 18, второй 19 и третий 20 регистры и комбинационный сумматор 21. В первый регистр 18 по совпадению сигналов Конец кодировани  с выхода малоразр дного аналого-цифрового преобразовател  5 и стробирующего сигнала с четвертого выхода блока управлени  4 осуществл етс  запись результата первого такта кодировани  параллельно-последовательного аналого- цифрового преобразовател . Во второй регистр- 19 по совпадению сигналов Конец кодировани  с выхода малоразр дного аналого-цифрового преобразовател  5 и стробирующего сигнала с п того выхода блока управлени  4 осуществл етс  запись результата второго такта кодировани  параллельно-последовательного анэлого- цифрового преобразовател .A possible structure of the summing unit 6 is shown in FIG. 4. The block contains the first 18, second 19, and third 20 registers and a combiner 21. In the first register 18, by the coincidence of the signals, the end of the coding from the output of the low-bit analog-to-digital converter 5 and the gate signal from the fourth output of the control unit 4, the result of the first coding cycle of a parallel-serial analog-to-digital converter. In the second register 19, by the coincidence of the signals, the end of the coding from the output of the low-bit analog-to-digital converter 5 and the gate signal from the fifth output of the control unit 4, the result of the second coding cycle of the parallel-serial analog-to-digital converter is recorded.

Выходы первого регистра 18 подключены к старшим разр дам входа А комби- национного сумматора 21 с учетом распространени  знака на младшие свободные разр ды, а также поступают на второй выход блока суммировани  6 дл  подключени  к входу первого цифро-аналогового преобразовател  7 в структуре устройства . Выходы второго регистра 19 подключены к младшим разр дам входа В комбинационного сумматора 21 с учетом распространени  знакового разр да входного слова данных на старшие разр ды входа В комбинационного сумматора 21. Причем шина знакового разр да второго регистра 19 образует третий выход блока суммировани  6.The outputs of the first register 18 are connected to the upper bits of the input A of the combiner 21, taking into account the distribution of the sign to the least significant bits, and also go to the second output of the summing unit 6 for connecting the first digital-to-analog converter 7 in the device structure to the input. The outputs of the second register 19 are connected to the lower bits of the input B of the combination adder 21, taking into account the propagation of the signed bit of the input data word to the higher bits of the input B of the combination adder 21. Moreover, the sign bit of the second register 19 forms the third output of the summing unit 6.

Выход комбинационного сумматора 21 . подключен к входу третьего регистра 20. Запись данных в третий регистр 20 осуществл етс  по сигналу с шестого выхода блока управлени  4 после формировани  суммарного кода первого и второго регистров , соответственно 18 и 19. Выходна  шина данных третьего регистра 20  вл етс  первым выходам блока суммировани  б и выходом устройства.Raman combiner output 21. connected to the input of the third register 20. Data is written to the third register 20 according to the signal from the sixth output of the control unit 4 after generating the total code of the first and second registers, respectively 18 and 19. The data bus of the third register 20 is the first outputs of the summing unit b and device output.

На фиг. 5 приведена схема возможной реализации аналогового вычислител  2. При достаточно качественном операционном усилителе 22 напр жение на выходе аналогового вычитател  3 определ етс  выражениемIn FIG. 5 is a diagram of a possible implementation of analog calculator 2. With a sufficiently high-quality operational amplifier 22, the voltage at the output of analog subtractor 3 is determined by the expression

20twenty

и„ых ЦиВх1 - Uex2 - { UBx3 . (Dand ых Ц CiBx1 - Uex2 - {UBx3. (D

55

00

55

00

55

00

55

г-R/J Rg .. Если прин ть - Б, то при UBX.I r-R / J Rg .. If we take - B, then with UBX.I

Uex.2, что реализуетс  с помощью первого переключател  1, и Uox.3 0 напр жение на выходе аналогового вычитател  3 в таком режиме будет равно нулю, что защищает второй усилитель 9 от режима насыщени  в момент работы устройства на первом такте преобразовани .Uex.2, which is implemented using the first switch 1, and Uox.3 0, the voltage at the output of analog subtractor 3 in this mode will be zero, which protects the second amplifier 9 from saturation when the device is operating on the first conversion clock.

Здесь необходимо отметить, что одним из основных преп тствий вповышенииточностиана- лого-цифровых преобразователей параллельно-последовательного типа  вл етс  высокий вес напр жений смещени  нул  всей цепочки формировани  и масштабировани  разностного сигнала в выходном сигнале второго усилител  9. Действительно, если, например, коэффициент усилени  второго усилител  9 прин ть равным 64, т.е. масштабировать сигнал дл  шести разр дного аналого-цифрового преобразовател , то суммарное напр жение смещени  циф- роаналогового преобразовател  7, аналогового вычитател  3 и самого усилител  9 возрастает на входе аналого-цифрового преобразовател  5 в 64 раза. Следовательно , исходный дрейф напр жени  смещени  нул  всей цепочки формировани  разностного сигнала при единичном коэффициенте передачи должен быть в 64 раза меньше величины младшего кванта преобразовани  аналого-цифрового преобразовател  5. Одновременно следует помнить, что коэффициент усилени , равный 64, .второго усилител  9 во столько же раз сужает его полосу пропускани  и пропорционально увеличивает врем  установлени  сигнала на выходе. Поэтому требовани  по быстродействию вынуждают использовать по всей цепочке обратной св зи широкополосную элементную базу с низкими техническими характеристиками по стабильности и дрейфу напр жени  смещени  нул . Необходимо искать пути стабилизации дрейфа нул  цепи обратной св зи. . .It should be noted here that one of the main obstacles to improving the accuracy of analog-to-digital converters of parallel-serial type is the high weight of the bias voltages zero of the entire chain of formation and scaling of the difference signal in the output signal of the second amplifier 9. Indeed, if, for example, the gain the second amplifier 9 should be set equal to 64, i.e. If the signal is scaled for a six-bit analog-to-digital converter, the total bias voltage of the digital-to-analog converter 7, analog subtractor 3, and amplifier 9 itself increases at the input of the analog-to-digital converter 5 by 64 times. Consequently, the initial drift of the bias voltage zero of the entire chain of generating the differential signal at a unit transmission coefficient should be 64 times less than the value of the lowest quantum of conversion of the analog-to-digital converter 5. At the same time, it should be remembered that the gain equal to 64 of the second amplifier 9 is so much once again narrows its bandwidth and proportionally increases the settling time of the output signal. Therefore, performance requirements force the use of a broadband element base with low technical characteristics in terms of stability and drift of bias voltage of zero throughout the feedback loop. It is necessary to look for ways to stabilize the drift of the zero feedback loop. . .

Рассмотрим характер остатка нескомпенсированной части входной аналоговой величины после первого цикла кодировани . В р де исследований показано, что погрешность квантовани  при достаточно разрешающей способности аналого-цифро- вого преобразовани  имеет равномерное распределение в пределах младшего кванта при уровне шумов значительно ниже величины кванта. С возрастанием уровн  шума случайна  составл юща  погрешности ана- лого-цифрового преобразовани  имеет двойную физическую природу, т.е. складываетс  из погрешности квантовани  и случайной погрешности по шумам. Однако и в этом случае закон распределени  погрешности имеет симметричный характер, т.е. веро тность по влени  отрицательного. Не следует упускать из виду и наличие система- тической составл ющей погрешности первого цикла преобразовани . Таким образом , дл  величины теоретического разностного сигнала после первого цикла преобразовани  можно записать:Consider the nature of the remainder of the uncompensated portion of the input analog quantity after the first coding cycle. A number of studies have shown that the quantization error with sufficient resolution of analog-to-digital conversion has a uniform distribution within the lowest quantum at a noise level significantly lower than the quantum. As the noise level increases, the random component of the analog-to-digital conversion error has a dual physical nature, i.e. is the sum of the quantization error and the random noise error. However, even in this case, the law of the distribution of the error is symmetric, i.e. the probability of a negative occurrence. The presence of a systematic component of the error of the first conversion cycle should not be overlooked. Thus, for the value of the theoretical difference signal after the first conversion cycle, we can write:

Дг Дист + Дел Н-.Дсм ,Dg Dist + Del H-.Dcm,

где Лист - действительный остаточный сигнал , который мог бы быть получен при идеальном аналого-цифровом преобразовании первого цикла кодировани ;where Sheet is the actual residual signal that could be obtained by perfect analog-to-digital conversion of the first coding cycle;

Дел.- случайна  составл юща  разностного сигнала, обусловленна  шумами;Del.- random component of the difference signal due to noise;

А см - систематическа  составл юща  погрешности формировани  разностного сигнала, обусловленна  напр жением смещени  первого усилител  8 и аналого-циф- рового преобразовател  5.And cm is the systematic component of the error in the formation of the difference signal, due to the bias voltage of the first amplifier 8 and the analog-to-digital converter 5.

Действительное значение разностного сигнала формируетс  на выходе второго усилител  9 и может быть с учетом характера и физической природы возникающей погрешности описано выражениемThe actual value of the difference signal is generated at the output of the second amplifier 9 and can be described by the expression

(Д Т)+ Дц.СЛ.+ Ац.СМ. (3)(Д Т) + Дц.СЛ. + Ац.СМ. (3)

где Ац.сп. - случайна  составл юща  погрешности цепи обратной св зи, обусловленна  шумами;. .where ac.sp. - random component of the feedback loop error due to noise ;. .

Ац.см.- систематическа  составл юща  погрешности цепи обратной св зи, обусловленна  напр жени ми сдвига нулевого уровн  цифроаналогового преобразовател  7, аналогового вычитател  3 и второго усилител  9;ACC is a systematic component of the error of the feedback circuit due to the zero-level shift voltages of the digital-to-analog converter 7, analog subtractor 3, and second amplifier 9;

К - коэффициент передачи второго усилител  9.K is the transmission coefficient of the second amplifier 9.

В выражении (3) не учитываютс  составл ющие погрешности, обусловленные изменением масштабных коэффициентов, нелинейностью схем и т.д.Expression (3) does not take into account the component errors due to changes in scale factors, nonlinearity of circuits, etc.

Подставл   (2) в (3), окончательно получим дл  смасштабированного разностного сигнала:Substituting (2) into (3), we finally obtain for the scaled difference signal:

Ад К ЛиСТ + К ( Дел ) + Дц,СЛ. +Hell To LiST + K (Del) + Dts, SL. +

15 +К(Дсм)+Ац.см..15 + K (Dcm) + Ac.cm ..

(4)(4)

Анализиру  (4), можно заметить, .что первые три слагаемых  вл ютс  центрированными случайными величинами, т.е. мате20 матическое ожидание распределени  величин Аист, Дел. и Ац.сл. равно нулю . Значение же слагаемых К( АСм) и Ац.см смещает математическое ожидание величины Ад на соответствующую величиAnalyzing (4), one can notice that the first three terms are centered random variables, i.e. mathematical expectation of the distribution of quantities Aist, Del. and Ats.sl. equals zero. The value of the terms K (ACm) and Ats.sm.shifts the mathematical expectation of the value of Ad by the corresponding value

25 ну. На фиг. 6 приведен график плотности распределени  случайнойьеличины Ад, где показан один из возможных вариантов смещени  среднего значени  Ад.25 well. In FIG. Figure 6 shows a graph of the distribution density of the random variable Hell, which shows one of the possible options for shifting the average Hell value.

В схеме за вл емого устройства дл  вы30  влени  посто нной составл ющей погрешности формировани  Ад используетс  интегратор на базе реверсивного счётчика 10. На управл ющий вход счетчика поступает сигнал с третьего выхода блока суммиро35 вани  6, т.е. знак выходного кода второго цикла кодировани , или, иными словами, пол рность величины Ад. Синхровход реверсивного счетчика 10 подключен к шестому выходу блока управлени  4. Учитыва  то,In the scheme of the inventive device, an integrator based on the reversible counter 10 is used to detect the constant component error of the formation of Hell. The signal from the third output of the summing unit 6 is fed to the control input of the counter, i.e. the sign of the output code of the second coding cycle, or, in other words, the polarity of Hell. The clock input of the counter 10 is connected to the sixth output of the control unit 4. Considering

4 что сигналом по этому выходу в третий регистр 20 блока суммировани  заноситс  окончательный результат преобразовани , можно установить, что при этом в реверсивный счетчик 10 будет записыватьс  или4 that the signal from this output into the third register 20 of the summing unit records the final result of the conversion, it can be established that in this case the counter 10 will be written or

45 вычитатьс  единица в зависимости от пол рности значени  Ад на выходе малоразр дного аналого-цифрового преобразовател  5 во втором такте кодировани .45, the unit is subtracted depending on the polarity of the Hell value at the output of the low-bit analog-to-digital converter 5 in the second coding cycle.

Разр дность реверсивного счетчика 10Bit counter 10

50 должна определ тьс  значением дисперсии законов распределени  Аист и (ДСл + + Ац.сл). Поэтому число неиспользуемых на выходе выводов младших разр дов счетчика .определ ет посто нную времени интег- рировани . Старшие разр ды реверсивного счетчика 10 подключены к входам второго цифроаналогового преобразовател  11, сигнал на выходе которого  вл етс  результатом интегрировани  выражени  (4):50 should be determined by the variance of the distribution laws Aist and (DSl + + Ac.sl). Therefore, the number of unused low-order outputs of the counter. Determines the integration time constant. The high-order bits of the reversible counter 10 are connected to the inputs of the second digital-to-analog converter 11, the output signal of which is the result of integrating expression (4):

ивых.цап К( А см)4 Дц.см. (5)Ivyh.tsap K (A cm) 4 Dts.sm. (5)

Этот сигнал заводитс  на третий вход аналогового вычитател  3, с помощью которого при соответствующем выборе масштабного коэффициента резисторами RI и RS производитс  компенсаци  смещени  первого цикла преобразовани  и цепи обратной св зи второго цикла преобразовани ;This signal is fed to the third input of analog subtractor 3, by which, with appropriate selection of the scaling factor, the resistors RI and RS compensate for the bias of the first conversion cycle and the feedback circuit of the second conversion cycle;

Необходимо отметить, что компенсаци  величины А см играет отрицательную роль, т.к. эта погрешность первого такта преобразовани  теперь не будет компенсироватьс  вторым тактом и полностью войдет в окончательный итог преобразовани , причем на уровне младших разр дов первого такта. Однако необходимо прежде всего отметить, что величина А см исходно может быть сделана достаточно малой, тж. первый усилитель 8 и малоразр дный аналого-цифровой преобразователь 5 работают при коэффициентах , передачи, близких к единице, и могут быть выбраны достаточно стабильными, Основным положительным фактором , допускающим некомпенсацию А см в св зи с уничтожением Ац.см,  вл етс  то, что в окончательном результате преобразовани  величина А см составит посто нное значение , сдвигающее всю передаточную характеристику на определенную величину, что легко компенсируетс  первоначальной настройкой или методами периодической коррекции в системе. Присутствие же в разностном сигнале величины А ц.см, котора  из-за нестабильности величины смещени  второго усилител  9 быстро дрейфует и, главное, формируетс  в цепи обратной св зи и, подавл   полезный сигнал, приводит к нелинейному характеру погрешности (дл  замкнутой системы с отрицательной обратной св зью коэффициент передачи цепи обратной св зи находитс  в знаменателе передаточной функции), приводит к значительно более т желым последстви м, и подавление Ац.см имеет решающее значение дл  повышени  точности параллельно-последовательно аналого-цифрового преобразовател . Поэтому в целом использование интегратора на базе реверсивного счетчика 10 совместно с вторым цифроаналоговым преобразователем 11 позвол ет повысить точность аналого-цифровых преобразователей параллельно-последовательного типа при условии использовани  широкополосной элементной базы в цепи формировани  и масштабировани  разностного сигнала второго такта преобразовани ,It should be noted that the compensation of A cm plays a negative role, because this error of the first clock cycle of the conversion will no longer be compensated by the second cycle and will fully enter the final result of the conversion, moreover, at the level of the least significant bits of the first cycle. However, it is necessary first of all to note that the value of A cm can initially be made sufficiently small, also. the first amplifier 8 and the low-bit analog-to-digital converter 5 operate at transmission coefficients close to unity and can be chosen quite stable. The main positive factor that allows the uncompensation of A cm due to the destruction of A / cm is that in the final result of the conversion, the value of A cm will be a constant value that shifts the entire transfer characteristic by a certain amount, which is easily compensated by the initial setting or by periodic correction methods in the system e. The presence in the difference signal of the value A cc, which, due to the instability of the bias value of the second amplifier 9, quickly drifts and, most importantly, forms in the feedback circuit and, suppressing the useful signal, leads to a nonlinear character of the error (for a closed system with a negative feedback, the gain of the feedback loop is in the denominator of the transfer function), which leads to much more severe consequences, and the suppression of A / cm is crucial for improving parallel-to-serial accuracy tionary analog-to-digital converter. Therefore, in general, the use of an integrator based on a reversible counter 10 in conjunction with a second digital-to-analog converter 11 makes it possible to increase the accuracy of analog-to-digital converters of a parallel-serial type provided that a broadband element base is used in the circuit for generating and scaling the difference signal of the second conversion clock.

Дл  вы влени  преимущества за вл емого устройства по сравнению с прототипом сравним их по точности. Реализаци  первого усилител  8 на микросхеме 140УД17, имеющей значение дрейфа напр жени  смещени  нул , равное 1 мкВ/°С, и 5 малоразр дного аналого-цифрового преобразовател  5 на микросхеме 1107ПВ1, имеющей значение дрейфа напр жени  смещени  нул , равное 5 мкВ/°С, позвол ет определить максимальное значение АСм 10 первого такта преобразовани  в диапазоне температур ±20°С, ±140 мкВ. Прин в перекрытие шкал первого и второго тактов преобразовани  на один младший- разр д, получаем необходимый коэффици- 5 ент усилени  второго усилител  9, равный 32. Использу  в качестве второго усилител  9 широкополосную микросхему типа 544УД2 и счита , что ее собственный дрейф . напр жени  смещени  в 100 мкВ/°С со- 0 ставл ет подавл ющую часть напр жени  смещени  цепи обратной св зи, получаем возможное значение погрешности Ац.см в диапазоне температур ±20°С, равное 64 мВ. При динамическом диапазоне аналого- 5 вого сигнала в 2 В это составл ет 2 кванта второго такта преобразовани . В то же врем  усиленное вторым усилителем 9 напр жение смещени  тракта - усилитель 6 - аналого-цифровой преобразователь 5 со- 0 ставл ет всего 4,5 мВ, что значительно меньше веса младшего кванта преобразовани , который составл ет 31 мВ. . В за вл емом устройстве величины АСМ и Ац.см будут скомпенсированы. Сле- 5 довательно, действительна  погрешность от смещени  нулевого уровн  не превысит 4,5 мВ, в то врем  как была возможна ошибка в 64 мВ.In order to reveal the advantage of the claimed device in comparison with the prototype, we compare them in accuracy. Implementation of the first amplifier 8 on a 140UD17 chip having a bias voltage drift value of zero equal to 1 μV / ° C, and 5 low-bit analog-to-digital converter 5 on a 1107PV1 chip having a bias voltage drift value of zero, equal to 5 μV / ° C , allows you to determine the maximum value of the AFM 10 of the first conversion step in the temperature range of ± 20 ° C, ± 140 µV. Taking into account the overlapping of the scales of the first and second conversion steps into one minor bit, we obtain the necessary gain factor 5 of the second amplifier 9, equal to 32. Using a 544UD2 type broadband chip as the second amplifier 9 and assuming that it has its own drift. the bias voltage of 100 µV / ° C is the overwhelming part of the bias voltage of the feedback circuit, and we obtain a possible error of AC cm in the temperature range of ± 20 ° C equal to 64 mV. With a dynamic range of the analog 5 signal of 2 V, this amounts to 2 quanta of the second conversion clock. At the same time, the path bias voltage amplified by the second amplifier 9 — amplifier 6 — the analog-to-digital converter 5, is only 4.5 mV, which is significantly less than the weight of the lowest conversion quantum, which is 31 mV. . In the inventive device, the AFM and Ats.sm values will be compensated. Consequently, the actual error from the zero level bias will not exceed 4.5 mV, while an error of 64 mV was possible.

Claims (1)

Приведенный сравнительный анализ 0 составл ющих погрешности показывает, что, по сравнению с устройством-прототи- пом, за вл емое устройство имеет при одинаковой элементной базе в 15 раз более низкую погрешность. 5 Формула изобретени The above comparative analysis of the 0 components of the error shows that, in comparison with the prototype device, the claimed device has a 15 times lower error with the same element base. 5 Claims Устройство аналого-цифрового преобразовани , содержащее первый и второй переключатели, аналоговый вычитатель, блок управлени , малоразр дный аналого- 0 цифровой преобразователь, блок суммировани , первый цифроаналоговый преобразователь и первый и второй усилители , вход первого из которых обьединен с первыми входами аналогового вычитател  и 5 первого переключател  и  вл етс  входной шиной, а выход подключен к первому входу второго переключател , второй вход которого через второй усилитель соединен с выходом аналогового вычитател , а выход - сAn analog-to-digital conversion device containing the first and second switches, an analog subtractor, a control unit, a low-bit analog-0 digital converter, an adder, a first digital-to-analog converter and first and second amplifiers, the input of the first of which is connected to the first inputs of the analog subtractor and 5 the first switch and is the input bus, and the output is connected to the first input of the second switch, the second input of which is connected through the second amplifier to the output of the analog subtractor, and exit - with информационным входом малоразр дного аналого-цифрового преобразовател , информационные выходы которого и выход Конец преобразовани  подключены соответственно к первому и второму входам блока суммировани , первый информационный выход которого  вл етс  выходной шиной, а второй информационный выход - через первый цифроаналоговый преобразователь подключён к второму входу первого переключател , выход которого соединен с вторым входом аналогового вычитател , управл ющие входы первого и второго переключател , а также малоразр дного аналого-цифрового преобразовател  соединены соответственно с первым, вторым и третьим выходами блока управлени , четвертый, п тый и шестой выходы которого подключены соответственно к третьему, четвертому и п тому входам блока суммировани , а управл ющий вход блока управлени   вл етс the information input of a low-bit analog-to-digital converter, the information outputs of which and the end of the conversion are connected respectively to the first and second inputs of the summing unit, the first information output of which is the output bus, and the second information output, through the first digital-to-analog converter, is connected to the second input of the first switch the output of which is connected to the second input of the analog subtractor, the control inputs of the first and second switches, as well as low-bit a the tax-digital converter are connected respectively to the first, second and third outputs of the control unit, the fourth, fifth and sixth outputs of which are connected respectively to the third, fourth and fifth inputs of the summing unit, and the control input of the control unit is шиной Пуск, отличаю щ е вс  тем, что, с целью повышени  точности, в него введены реверсивный счетчик и второй цифроаналоговый преобразователь, причем счетный вход реверсивного счетчика соединен с шестым выходом блока управлени , а управл ющий вход соединен с третьим информационным выходом блока суммировани , выходы старших разр дов соединены с соответствующими входами второго цифроаналогового преобразовател , выход которого подключен к третьему входу аналогового вычитател .Start bus, characterized in that in order to increase accuracy, a reversible counter and a second digital-to-analog converter are introduced into it, the counting input of the reversing counter connected to the sixth output of the control unit, and the control input connected to the third information output of the summing unit, high-order outputs are connected to the corresponding inputs of the second digital-to-analog converter, the output of which is connected to the third input of the analog subtractor. ФиЫPhi ЗпЯОЗ flyZnPHA fly Фы2Fy2 1212 /s/ s УускWusk 13thirteen -- -- ЭE PCPC ftft УпрЛрControl Упо.Пр.Upstream ЗапДЦПZapdtsp ЗМ1ZM1 ЗпЯ&ЖSn & F 3n.RB$3n.RB $ Фиг.ЗFig.Z Фи г. 5Fie 5 1 1 А2./гм&.A2. / Um &. О   ABOUT