RU1802413C - Follow-up analog-to-digital converter - Google Patents

Abstract

Изобретение относитс  к измерительной технике и может быть использовано дл  повышени  точности аналого-цифровых преобразователей след щего типа, Анало- ro-цифровой преобразователь содержит компаратор, цифроаналоговый преобразователь , триггер, генератор импульсов, первый элемент И и первый ревер сивный счетчик. Дл  повышени  разрешающей способности преобразовани  в него введены блок управлени , второй элемент И и второй реверсивный счетчик. Разрешающа  способность повышаетс  за счет того, что при сохранении выбранного диапазона преобразовани  результат преобразовани  получают выраженным кодом с весом младшего разр да в два раза меньшим, чем до использовани  предлагаемого технического решени . 1 з.п. ф-лы, 4 ил.The invention relates to measuring technique and can be used to improve the accuracy of the following type of analog-to-digital converters. An analog-to-digital converter comprises a comparator, a digital-to-analog converter, a trigger, a pulse generator, a first AND element and a first reversible counter. To increase the resolution of the conversion, a control unit, a second AND element, and a second reversible counter are introduced into it. The resolution is increased due to the fact that, while maintaining the selected conversion range, the conversion result is obtained by a pronounced code with a low-order weight that is two times less than before using the proposed technical solution. 1 s.p. f-ly, 4 ill.

Description

Изобретение относитс  к измерительной технике, может быть использовано дл  повышени  точности аналого-цифровых преобразователей след щего типа.The invention relates to measuring technique, which can be used to increase the accuracy of the following type of analog-to-digital converters.

Целью изобретени   вл етс  повышение разрешающей способности преобразовани .The aim of the invention is to increase the resolution of the conversion.

На фиг.1 показан пример предлагаемого выполнени  АЦП. На фиг.2 приведена временна  диаграмма работы блока управлени . На фиг.З и фиг.4 показаны алгоритмы работы предлагаемого преобразовател  дл  случа  программной реализации за счет использовани  ресурсов ЭВМ.Figure 1 shows an example of the proposed implementation of the ADC. Fig. 2 is a timing chart of the operation of the control unit. Figs. 3 and 4 show the operation algorithms of the proposed converter for a software implementation by using computer resources.

Аналого-цифровой преобразователь (фиг.1) содержит компаратор 1, цифроана- логовый преобразователь 2, триггер 3. второй реверсивный счетчик 4 импульсов и блок управлени  5, генератор б импульсов, первый 7 и второй 8 элементы И, первый реверсивный счетчик 9. Блок 5 управлени  содержит первый 10, второй 11 и третий 12 элемент И, элемент ИЛИ 13, первый 14, второй 15, третий 16 и четвертый 17 элементы задержки.The analog-to-digital converter (Fig. 1) contains a comparator 1, a digital-to-analog converter 2, a trigger 3. a second reverse counter 4 pulses and a control unit 5, a pulse generator b, the first 7 and second 8 elements And, the first reverse counter 9. Block 5, the control comprises first 10, second 11 and third 12 AND element, OR element 13, first 14, second 15, third 16 and fourth 17 delay elements.

В исходном состо нии преобразователь удерживают принудительным сбросом, подаваемым на входы установки в нуль триггера 3 и счетчиков 4 и 9 импульсов, Коды на информационных выходах счетчиков 4 и 9 импульсов равны нулю. Равен нулю и аналоговый сигнал на выходе преобразовател  2.In the initial state, the converter is held by a forced reset applied to the zero inputs of trigger 3 and counters 4 and 9 of pulses. The codes on the information outputs of counters 4 and 9 of pulses are equal to zero. Equal to zero and the analog signal at the output of the converter 2.

Перевод аналого-цифрового преобразовател  в рабочее состо ние осуществл ют сн тием сигнала Сброс. При этом счетчик 9 импульсов окажетс  в состо нии, способном реагировать на импульсные сигналы , подаваемые через элементы И 7 и 8 от генератора 6 импульсов.The analog-to-digital converter is put into operation by removing the Reset signal. In this case, the pulse counter 9 will be in a state capable of responding to pulse signals supplied through the elements 7 and 8 from the pulse generator 6.

Аналого-цифровой преобразователь работает следующим образом.An analog-to-digital converter operates as follows.

Поскольку в момент пуска преобразуем мый сигнал, действующий на первом входе компаратора 1,превосходит компенсационный сигнал, поступающий на его второй вход с выхода цифроаналогового преобразовател  2, то логической единица будет равен сигнал на пр мом выходе компаратора 1. Сигнал на инверсном выходе компаратора 1 будет равен нулю. Следовательно после пуска преобразовател  импульсы от генератора б импульсов будут поступать на суммирующий вход счетчика 9 импульсов, содержимое которого будет при этом увеличиватьс .Since at the moment of start-up, the convertible signal acting on the first input of comparator 1 is superior to the compensation signal supplied to its second input from the output of digital-to-analog converter 2, the logical unit will be the signal at the direct output of comparator 1. The signal at the inverted output of comparator 1 will be equal to zero. Therefore, after starting the converter, pulses from the pulse generator b will be fed to the summing input of the pulse counter 9, the contents of which will increase.

Этот процесс будет продолжатьс  до тех пор, пока компенсирующее напр жение , действующее на втором входе компаратора 1, не превысит преобразуемыйThis process will continue until the compensating voltage acting on the second input of the comparator 1 exceeds the convertible

сигнал, действующий на его втором входе. После этого сигнал на пр мом выходе компаратора 1 примет значение нул , а сигнал на его выходе значение единицы.signal acting on its second input. After that, the signal at the direct output of comparator 1 will take a value of zero, and the signal at its output will be unity.

По переднему фронту сигнала инверсного выхода компаратора 1, поступившего на вход установки единицы триггера 3, последний сформирует сигнал, выраженный логической единицей, о выходе преобра0 зовател  на режим сложени .On the leading edge of the signal of the inverted output of the comparator 1, received at the input of the installation of the trigger unit 3, the latter will generate a signal, expressed by a logical unit, about the output of the converter to the addition mode.

Этот сигнал поступит на вход блока 5 управлени  в качестве сигнала Конец преобразовани  (КП-1) и подготовит элемент И 10 к пропусканию импульсов от генерато5 ра 6 импульсов, которые поступ т на второй вход элемента И 10 через элемент 15 задержки .This signal will be received at the input of the control unit 5 as the signal End of conversion (KP-1) and will prepare the And 10 element for passing pulses from the 6 pulse generator that are fed to the second input of And 10 through the delay element 15.

Импульс с выхода генератора 6 импульсов , вызвавший переключение управл ю0 щих сигналов на выходе компаратора 1, через элемент 15 задержки и элементы И 10 и ИЛИ 13 попадает на сбросовый вход установки в нуль счетчика 4 импульсов, чем обеспечит (подтвердит) сброс последнего.The pulse from the output of the 6 pulse generator, which caused the switching of control signals at the output of the comparator 1, through the delay element 15 and the And 10 and OR 13 elements gets to the reset input of the zero pulse counter 4, which ensures (confirms) the reset of the latter.

5 Будучи задержанным элементом 14 задержки , этот импульс поступит на вход синхронизации счетчика 4 импульсов, благодар  чему в счетчик 4 импульсов будет занесена информаци , действующа  на его5 Being delayed by the delay element 14, this pulse will be fed to the synchronization input of the counter 4 pulses, whereby information acting on its counter will be entered into the counter 4 pulses

0 входах начальной установки.0 inputs of the initial installation.

При этом в младший разр д счетчика 4 импульсов будет занесен нуль, а в его старшие разр ды, начина  со второго, код,  вл ющийс  результатом преобразовани ,In this case, zero will be entered in the low order of the counter 4 pulses, and in its higher order, starting from the second, the code resulting from the conversion,

5 что равнозначно выполнению операции сдвига влево на единицу.5 which is equivalent to performing a left shift operation by one.

Таким образом, в счетчик 4 импульсов будет занесен код, в два раза больший кода, действующего на входе счетчика 4 импуль0 сов. Далее импульс с выхода элемента 14 задержки поступит на вход элемента 17 задержки и, будучи задержанным последним на врем  занесени  кода в счетчик 4 импульсов , поступит на вычитающий вход счетчикаThus, a code twice as large as the code valid at the input of the counter 4 pulses will be entered into the 4 pulse counter. Next, the pulse from the output of the delay element 14 will go to the input of the delay element 17 and, being the last delayed while the code is being entered into the pulse counter 4, it will go to the subtracting input of the counter

5 4 импульсов, содержимое которого уменьшитс  при этом на единицу.5 4 pulses, the contents of which will decrease by one.

Задержанный элементом 17 задержки на врем  срабатывани  счетчика 4 импульсов рассматриваемый импульс поступит наDelayed by the delay element 17 for the response time of the counter 4 pulses, the considered pulse will arrive at

0 синхровыход предлагаемого аналого-цифрового преобразовател , на информационном выходе которого действует код. сформированный в счётчике 4, и  вл ющийс  окончательным результатом преобразо5 вани , более близкий к преобразуемой величине, чем код,полученный в счетчике 9 импульсов.0 clock output of the proposed analog-to-digital converter, on the information output of which a code is valid. generated in the counter 4, and being the final result of the conversion, closer to the converted value than the code received in the counter 9 pulses.

Второй, после рассматриваемого, импульс с выхода генератора б импульсов поступит на вход элемента И 8, на второмThe second, after the considered one, the pulse from the output of the b pulse generator will go to the input of the And 8 element, at the second

входе которого продолжает действовать управл ющий сигнал с инверсного выхода компаратора 1.the input of which continues to operate the control signal from the inverse output of the comparator 1.

В результате содержимое счетчика 9 импульсов будет уменьшено на единицу. Соответственно будет изменено компенсационное напр жение, действующее на втором сигнальном входе компаратора 1,As a result, the contents of the counter 9 pulses will be reduced by one. Accordingly, the compensation voltage acting on the second signal input of the comparator 1 will be changed,

Далее, в зависимости от соотношени  сигналов на входах компаратора 1 послед- ним будет сформирован сигнал прибавить или сигнал убавить и будет выполнена процедура, описанна  выше.Further, depending on the ratio of the signals at the inputs of the comparator 1, the last signal will be added or the signal reduced and the procedure described above will be performed.

При этом код, заносимый в счетчик 4 импульсов, будет уменьшатьс  или увеличи- ватьс  на единицу в зависимости от того, на каком из двух управл ющих выходов компаратора 1 была сформирована логическа  единица. Логической единице на инверсном выходе соответствует уменьшение на единицу содержимого счетчика 4 импульсов . Логической единице на пр мом выходе прибавить соответствует увеличение на единицу содержимого счетчика 4 импульсов .In this case, the code entered in the counter 4 pulses will decrease or increase by one depending on which of the two control outputs of the comparator 1 a logical unit has been generated. Logical unit at the inverted output corresponds to a decrease by unit of the contents of the counter 4 pulses. The logical unit at the direct output to add corresponds to an increase in the unit of the contents of the counter 4 pulses.

Необходимо отметить, что суммарна  задержка, обеспечиваема  элементами 14, 15, 16, 17 задержки, не должна превышать периода импульсной последовательности, формируемой генератором 6. импульсов. It should be noted that the total delay provided by the delay elements 14, 15, 16, 17 must not exceed the period of the pulse sequence generated by the pulse generator 6.

Задержка, обеспечиваема  элементами 14, 16, 17 задержки будет невелика, т.к. необходима дл  выполнени  переходных процессов цифровым элементом-счетчиком. Задержка элемента 15 определ етс  сум- марной задержкой блоков 5,1, 1.The delay provided by the elements 14, 16, 17 of the delay will be small, because necessary for performing transients with a digital counter element. The delay of element 15 is determined by the total delay of blocks 5.1, 1.

Использование предлагаемого устройства в народном хоз йстве позволит более простым, а значит и более дешевым способом обеспечить повышение инструменталь- ной достоверности устройства при преобразовании аналоговых величин в цифровые коды, т.е. повысить разрешающую способность за счет того, что при сохранении выбранного диапазона преобразова- ни  результат преобразовани  получают выраженным кодом с весом младшего разр да в два раза меньшим, чем до использо- вани  предлагаемого, технического решени . Например, использу  АЦП с 10- разр дной ЦАПом, можно будет получать на выходе АЦП 11-разр дный код.Using the proposed device in the national economy will allow a simpler, and therefore cheaper way, to increase the instrumental reliability of the device when converting analog values to digital codes, i.e. to increase the resolution due to the fact that, while maintaining the selected conversion range, the conversion result is obtained by a pronounced code with a low-order weight that is two times less than before using the proposed technical solution. For example, using an ADC with a 10-bit DAC, it will be possible to get an 11-bit code at the ADC output.

Ф о р м у л а и з о б р е т е н и  FORMULA AND SECTION

Claims (2)

1. След щий аналого-цифровой преобразователь , содержащий компаратор, пер- вый вход которого  вл етс  входной шиной, а второй вход подключен к выходу цифроа- налогового преобразовател , информационные входы которого соединены с соответствующими информационными выходами первого реверсивного счетчика импульсов , вход сложени  которого подключен к выходу первого элемента И, первый вход которого соединен с выходом генератора тактовых импульсов, инверсный выход компаратора соединен с входом установки единицы триггера, отличающийс  тем, что, с целью повышени  разрешающей способности преобразовани , в него введены блок управлени , второй элемент I/I и второй реверсивный счетчик импульсов, информационные выходы которого  вл ютс  соответствующими выходными информационными шинами, а входы начальной установки старших разр дов подключены к соответствующим информационным выходам первого реверсивного счетчика импульсов , вход вычитани  которого подключен к выходу второго элемента И, первый вход которого объединен с первым входом блока управлени  и подключен к выходу генератора тактовых импульсов, а второй вход объединен с вторым входом блока управлени  и подключен к инверсному выходу компаратора , выход триггера соединен с третьим входом блока управлени , четвертый вход которого объединен с вторым входом первого элемента И и подключен к пр мому выходу компаратора, вход начальной установки младшего разр да второго реверсивного счетчика импульсов  вл етс  шиной нулевого потенциала, а вход синхронизации начальной установки подключен к первому выходу блока управлени , второй выход которого соединен с входом установки в О второго реверсивного счетчика импульсов, входы сложени  и вычитани  которого подключены соответственно к третьему и четвертому выходам блока управлени , п тый выход которого  вл етс  сигнальной шиной конца преобразовани , а п тый вход объединен с входами установки в О триггера и первого реверсивного счетчика импульсов и  вл етс  шиной Сброс.1. The next analog-to-digital converter containing a comparator, the first input of which is the input bus, and the second input is connected to the output of the digital-tax converter, the information inputs of which are connected to the corresponding information outputs of the first reversible pulse counter, the addition input of which is connected to the output of the first element And, the first input of which is connected to the output of the clock generator, the inverse output of the comparator is connected to the installation input of the trigger unit, characterized in that then, in order to increase the resolution of the conversion, a control unit, a second I / I element and a second reversible pulse counter are introduced into it, the information outputs of which are the corresponding output information buses, and the inputs of the initial setting of high-order bits are connected to the corresponding information outputs of the first reverse pulse counter, the subtraction input of which is connected to the output of the second element And, the first input of which is combined with the first input of the control unit and connected to the output of the gene clock pulse generator, and the second input is combined with the second input of the control unit and connected to the inverted output of the comparator, the trigger output is connected to the third input of the control unit, the fourth input of which is combined with the second input of the first AND element and connected to the direct output of the comparator, the input of the initial installation the low-order bit of the second reversible pulse counter is a zero potential bus, and the synchronization input of the initial installation is connected to the first output of the control unit, the second output of which is connected with the installation input in О of the second reversible pulse counter, the addition and subtraction inputs of which are connected respectively to the third and fourth outputs of the control unit, the fifth output of which is the signal line of the conversion end, and the fifth input is combined with the inputs of the installation in О of the trigger and the first reversible pulse counter and is the Reset bus. 2. Преобразователь поп. 1, о т л и ч а ю- щ и и с   тем, что блок управлени  содержит четыре элемента задержки, три элемента И и элемент ИЛИ, выход которого  вл етс  вторым выходом блока управлени , п тым входом которого  вл етс  первый вход элемента ИЛИ, второй вход которого объединен с входом первого элемента задержки и подключен к выходу первого элемента И, первый вход которого  вл етс  третьим входом блока управлени , а второй вход соединен с выходом второго элемента задержки, вход которого  вл етс  первым входом блока управлени , третьим и четвертым выходами которого  вл ютс  выходы соответственно второго и третьего элементов И первые входы которых  вл ютс  соот-задержки, вход которого соединен с выховетственно четвертым и вторым входамидом первого элемента задержки,  вл ющеблока управлени , а вторые входы обьеди-гос  первым выходом блока управлени ,2. Converter pop. 1, and the fact that the control unit contains four delay elements, three AND elements and an OR element, the output of which is the second output of the control unit, the fifth input of which is the first input of the OR element the second input of which is combined with the input of the first delay element and is connected to the output of the first element And, the first input of which is the third input of the control unit, and the second input is connected to the output of the second delay element, the input of which is the first input of the control unit, the third and fourth exits which are the outputs of the second and third elements, respectively, and the first inputs of which are respective delays, the input of which is connected to the fourth and second inputs of the first delay element, which is the control unit, and the second inputs are combined by the first output of the control unit, йены с входом третьего элемента задержкип тым выходом которого  вл етс  выходyen with the input of the third element, the delayed output of which is the output и подключены к выходу четвертого элемента5 третьего элемента задержки.and connected to the output of the fourth element 5 of the third delay element. CSpoc ,CSpoc .Кп1(8ых.элем.З) Вых.элем. 15.Kp1 (8th element.Z) Exit element. fifteen У1 ,сч. ю( cspoc.,U1, count. y (cspoc., tl-i |1ь Вш. MEfi.15tl-i | MEfi.15 ---W- Вх. Ј сч. Ю { Затсб )--- W- Bx. Ч cf. Yu {Zatsb) ЪB ИAND Г„ ИG „And II -Вых. элем. 16-Out. ale. sixteen - &. + Сч-Ю- &. + SC-U -SUM. злен. П-SUM. angry. P Ч((8ь,х.элем.17) j 11.11Т „воиода т 7H ((8b, H. elem. 17) j 11.11T Сп. фиг. 3Cn FIG. 3 Следить за юнцом преойразо- дат/ЛKeep track of the youngster preiorazodate / L Задержка t-jDelay t-j Задержка fyDelay fy