RU1802402C - Устройство дл формировани цифровых сигналов - Google Patents

Abstract

Изобретение может быть использовано в цифровых системах передачи. Устройство содержит: 4 триггера (1, 2, 10, 14), 2 блока временной задержки (7, 15), 2 блока коммутации (11. 17), 1 элемент ИЛИ-НЕ (8), 1 элемент ИЛИ (9), 1 элемент ИСКЛЮЧАЮЩЕЕ ИЛ И (12), 1 инвертор (13), 1 элемент И (16), 2 тактовые шины (3, 5), 2 управл ющие шины (4, 6), 1 выходную шину (18) с соответствующими функциональными св з ми. 5 ил.

Description

Изобретение относитс  к технике электросв зи и может быть использовано в цифровых системах передачи.

Цель изобретени  - расширение функциональных возможностей устройства за счет формировани  не только относительного биимпульсного сигнала, но и сигналов RZ, BI-LNRZ-S, BI-M, DBI и МИЛЛЕР.

На фиг,1 представлена структурна  электрическа  схема устройства формировани  цифровых сигналов; на фиг.2 - временные диаграммы формировани  относительного биимпульсного сигнала; на фиг.З - временные диаграммы формировани  сигналов RZ и NRZ-S; на фиг.4 - временные диаграммы формировани  сигналов BI-L и Миллер; на фиг.5 - временные диаграммы формировани  сигналов DBI и BI-M.

Устройство дл  формировани  цифровых сигналов содержит первый 1 и второй 2 триггеры, первую тактовую шину 3, первую управл ющую шину 4, вторую тактовую шину 5, вторую управл ющую шину 6, первый блок 7 временной задержки, элемент 8 ИЛИ-НЕ, элемент 9 ИЛИ, третий 10 триггер, первый 11 блок коммутации, элемент 12 ИСКЛЮЧАЮЩЕЕ ИЛИ. инвертор 13, четвертый 14 триггер, второй 15 блок временной задержки, элемент 16 И, второй 17 блок коммутации и выходную шину 18.

Первый блок временной задержки предназначен дл  временной задержки тактового сигнала, подаваемого на счетный вход первого триггера, с целью обеспечени  совпадени  по времени фронтов тактового сигнала и цифрового сигнала, подаваемого на разрешающий вход первого триггера, что необходимо дл  формировани  всех сигналов кроме относительного биимпульсного. Временна  задержка может быть осуществлена , например, с помощью интегрирующей цепи при соответствующем подборе ее параметров .

Аналогично может быть построен второй блок временной задержки, осуществл ющий задержку сигнала на врем , равное Т/2 (Т - тактовый интервал).

Первый и второй блоки коммутации содержит наборы механических или электронных ключей, с помощью которых осуществл етс  выбор формируемого сигнала.

Остальные блоки  вл ютс  стандартными блоками электросв зи.

Устройство дл  формировани  цифровых сигналов работает следующим образом.

На разрешающий вход первого 1 триггера подаетс  исходный цифровой сигнал типа NRZ-L, подлежащий преобразованию в один из следующих сигналов: относительный биимпульсный, RZ, BI-L, NRZ-S, BI-M, DBI и МИЛЛЕР.

Относительный биимпульсный сигнал формируетс  с помощью триггеров 1 и 2 и

элемента 12 ИСКЛЮЧАЮЩЕЕ ИЛИ.

Цифровой сигнал NRZ-L (фиг.2а) с первой управл ющей шины 4 поступает на разрешающий вход первого триггера 1, на счетный вход которого поступает сигнал с

0 первой тактовой шины 3 (фиг.2б). Первый триггер 1 переключаетс  под воздействием перехода из низкого уровн  в высокий сигнала с первой тактовой шины (фиг.2б);если информационный сигнал с первой управл 5 ющей шины 4 (фиг.2а) на его разрешающем входе имеет высокий уровень. В противном случае первый триггер 1 не переключаетс . Аналогично второй триггер 1 переключаетс  под воздействием перехода из низкого

0

уровн  в высокий сигнал со второй тактовой

шины 5, инверсной по отношению к первой тактовой шине 3 (фиг.2г), поступающего на его синхронизирующий вход, если синхросигнал (фиг.2в),подаваемый на его разреша5 ющий вход со второй управл ющей шины 6, имеет высокий уровень.В противном случае переключение не происходит.

Выходные сигналы первого 1 и второго 2 триггеров (фиг.2д,е) поступают на четвер0 тый и п тый входы первого 11 блока коммутации , в котором предварительно произведены соответствующие переключени  с тем, чтобы на его первый и второй выход коммутировались сигналы соответст5 венно с второго и третьего входов. Таким образом, выходные сигналы триггеров 1 и 2 поступают на входы элемента 1.2 ИСКЛЮЧАЮЩЕЕ ИЛИ, где они суммируютс  по модулю 2. Выходной сигнал этого элемента

0 (фиг.2л) представл ет собой относительный биимпульсный сигнал, в котором в середине каждого тактового интервала об зательно имеетс  переход от одного уровн  к другому , за исключением тех тактовых интерва5 лов, в которых передаетс  сигнал с второй управл ющей шины 6. На границах тактовых интервалов переход от одного уровн  к другому имеетс  при наличии 1 с первой управл ющей шины 4 (фиг.2а) и отсутствует

0 при наличии О,

Выходной сигнал элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подаетс  на второй вход второго 17 блока коммутации, который предварительно подготавливаетс  дл  ком5 мутации сигнала с этого входа на выход устройства .

Сигнал RZ (фиг.Зп) формируетс  из сигнала NRZ-L путем уменьшени  длительностей токовых посылок в два раза. Эту операцию производит элемент 16 И. на первый вход которого подаетс  сигнал NRZ-L (фиг.За), а на второй - сигнал тактовой частоты (фиг.Зж) с выхода первого 7 блока временной задержки, Полученный на выходе элемента И сигнал RZ коммутируетс  на вы- ход устройства с шестого входа второго 17 блока коммутации.

Алгоритм формировани  сигнала NRZ-L (фиг.Зк) заключаетс  в следующем: символу 1 исходного сигнала NRZ-L (фйг.За) соот- ветствует повторение предыдущего элемента сигнала, а символу О - по вление альтернативного сигнала. Сигнал NRZ-L формируетс  с помощью элементов 8, 9, 10 и 11. На входы элемента 8 ИЛ И-НЕ подают- с  сигнал NRZ-L (фиг.За) и тактовый сигнал (фиг.Зж). На выходе элемента 8 формируетс  сигнал,приведенный на фиг.Зз, который поступает на один из входов элемента 9 ИЛИ. На второй вход элемента ИЛИ пода- етс  сигнал NRZ-L. Выходной сигнал элемента 9 (фиг.Зи) поступает на счетный вход Т-триггера 10, на выходе которого формируетс  сигнал NRZ-S (фиг.Зк). Этот сигнал коммутируетс  на выход устройства с шестого входа второго 17,блока коммутации.

Алгоритм формировани  сигнала BI-L (фиг.4м) заключаетс  в следующем: символы 1 и О в исходном сигнале NRZ-L (фиг.4а) представл етс  соответственно блоками символов 01 и 10.

Дл  формировани  сигнала BI-L на входы элемента 12 ИСКЛЮЧАЮЩЕЕ ИЛИ с первого и второго входов первого 11 блока коммутации коммутируютс  сигнал NRZ-L (фиг.4а) и тактовый сигнал с выхода блока 7 временной задержки (фиг.4ж).

Эти сигналы суммируютс  по модулю 2 (фиг.4л). Далее полученный в результате суммировани  сигнал инвертируетс  в ин- верторе 13, на выходе которого формируетс  сигнал BI-L (фиг.4м). Этот сигнал поступает на третий вход второго 17 блока коммутации, откуда коммутируетс  на выход последнего.

Алгоритм формировани  сигнала МИЛЛЕР заключаетс  в следующем: символы О исходной последовательности кодируетс  поочередно высоким и низким уровн ми на тактовых интервалах, а символы 1 блока- ми 10 и 01, но так, чтобы первый символ блока совпадал с предыдущим символом. Этот алгоритм реализуетс  с помощью счетного 14 триггера, на счетный вход которого подаетс  сигнал BI-L (фиг.4м). Сформиро- ванный на выходе этого триггера сигнал МИЛЛЕР (фиг.4о) поступает на п тый вход второго 17 блока коммутации, откуда коммутируетс  на выход устройства. Таким образом дл  формировани  кода МИЛЛЕР

необходимо предварительно получать код BI-L.

Правило формировани  кода ДВ1 состоит в том, что как символ 1 исходной последовательности, так и символ О кодируютс  блоками 01 или 10. При этом символу 1 исходной последовательности соответствует отсутствие перехода блока 01 (или 10) в альтернативное состо ние (повтор етс  блок предшествующего состо ни ), а символу О соответствует переход (формируетс  блок, отличный от предшествующего).

Дл  формировани  сигнала ДВ1 используютс  сигналы NRZ-S, получаемый на выходе блока 10 (фиг.Зк) и тактовый сигнал, формируемый на выходе блока 7. Формирование кода ДВ1 происходит следующим образом .

Сигнал NRZ-S (фиг.5к) подаетс  на четвертый вход первого 1.1 блока коммутации, на п тый вход которого поступает тактовый сигнал (фиг.5ж)с выхода блока 7. Эти сигналы коммутируютс  на выходы блока коммутации и подаютс  на входы элемента 12 ИСКЛЮЧАЮЩЕЕ ИЛИ. На выходе элемента 12 формируетс  сигнал ДВ1 (фиг.5л),кото- рый с второго входа второго 17 блока коммутации коммутируетс  на выход устройства .

Сигнал BI-M отличаетс  от сигнала ДВ1 только сдвигом на длительность половины тактового интервала. Эта задержка осуществл етс  во втором 15 блоке временной задержки. На вход блока 15 подаетс  сигнал ДВ1 (фиг.5л), а на выходе формируетс  сигнал BI-M, который через четвертый вход второго 17 блока коммутации поступает на выход устройства.

Claims (1)

1. Формулаизобретени 

   Устройство дл  формировани  цифровых сигналов, содержащее первый триггер, синхронизирующий вход которого соединен с первой тактовой шиной, разрешающий вход - с первой управл ющей шиной, второй триггер, синхронизирующий вход которого соединен с второй тактовой шиной , разрешающий вход - с второй управл ющей шиной, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и выходную шину, отличающее- с   тем, что, с целью расширени  функциональных возможностей за счет формировани  не только относительного биимпульсного сигнала, но и сигналов RZ, BI-L, NRZ-S. BI-M, ДВ-1 и МИЛЛЕР, в него введены третий и четвертый триггеры, инвертор , первый и второй блоки коммутации, элемент ИЛИ-НЕ, элемент ИЛИ, элемент И, первый и второй блоки задержки, причем первый вход элемента ИЛИ-НЕ соединен с первым входом элемента ИЛИ с первым

   входом элемента И, с первым входом первого блока коммутации и с первой управл ющей шиной, второй вход - с вторым входом блока коммутации, с вторым входом элемента И и через первый блок задержки с первой тактовой шиной, выход - с вторым входом элемента ИЛИ, выход которого соединен со счетным входом третьего триггера, выход которого соединен с первым входом второго блока коммутации и с третьим входом первого блока коммутации, четвертый вход которого соединен с выходом первого и триггера, п тый вход - с выходом второго

   триггера, первый и второй выходы - соответственно с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым входом второго блока коммутации, с входом второго блока временной задержки и с входом инвертора, выход которого соединен со счетным входом четвертого триггера и с третьим входом второго блока коммутации, четвертый вход которого соединен с выходом второго блока временной задержки, п тый вход с выходом четвертого триггера, шестой вход - с выходом элемента И, выход - с выходной шиной,

   П П

   -ппп-пппппплппп-г

   „П П

   П ПППППП

   ..пппппппг

   „П П П Л

   Г

   д

   п

   г

   ФИГ./t

   К.

   ПППП

   ЛПППГГППППППППППг Л ПП П П ПППП ПГт

   Л ПП П П ПППП ПП

   ФИГ. S