RU1784986C - Устройство дл обращени двух процессоров к общему блоку пам ти - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при построении многопроцессорных систем с асинхронным обращением нескольких процессоров к общей пам ти. Целью изобретени   вл етс  расширение области использовани . Устройство содержите первого по дес тый триггеры, с перво- го по шестой элементы И-НЕ, двухфазный генератор импульсов, первый и второй элементы И, первый и второй дешифраторы адреса. 2 ил.

Description

Изобретение относитс  к области вычислительной техники и может быть использовано при построении многопроцессорных систем с асинхронным обращением нескольких процессоров к общей пам ти.

Известны устройства дл  сопр жени  процессоров с общим блоком пам ти, содержащее четыре триггера, генератор импульсов и элементы И. Эти устройства обеспечивают обслуживание асинхронно поступающих от первого и второго процессоров запросов на обращение к общему блоку пам ти по очередности поступлени  без назначени  приоритета одному из процессоров . При совпадении во времени запросов от двух процессоров устройства обеспечивают их последовательно обращение к общей пам ти на врем  одного цикла записи или чтени .

Наиболее близким к изобретению по технической сущности и достигаемому результату  вл етс  устройство дл  сопр жени  двух процессоров с общей пам тью, которое содержит два дешифратора адреса.

два дешифратора сегмента, два регистра игомера массива, два коммутатора, четыре приемопередатчика, шифратор, мультиплексор , генератор импульсов, восемь триггеров , шесть элементов l. элемента И-НЁ, п ть элементов НЕ,,элемент ИЛИ. При совпадении во времени запросов от двух процессоров устройство обеспечивает их последовательное обращение к общей м1ногоблочной пам ти, т.е. позвол ет расширить область адресного пространства пам ти каждого из процессоров.

Недостаток устройства в том, что оно не обеспечивает синхронизации доступа процессоров к общей пам ти при обмене массивами информации. Назначением такой синхронизации  вл етс  предотвращение считывани  одним из процессоров массива из общей пам ти в тот момент, когда другой процессор обновл ет в данном массиве информацию. Отсутствие указанной синхронизации приводит к считыванию процессором массива, в котором часть информации стара , а часть информации уже

(Л

С

о

00

О

обновлена. Дл  р да управл ющих систем, работающих в реальном масштабе времени, это недопустимо.

Известен метод св зи процессоров через общую пам ть, организованную по принципу почтового  щика, частично решающий эту задачу. В общей пам ти отвод тс  фиксированные области: почтовый  щик состо ний и почтовый  щик сообщений . Один йз процессоров формирует массив инфор мацйИ и сопровождающую ее квитанцию, помещай их соответственно в почтовый  щиТГ сообщений и почтовый  щик состо ний. Другой процессор по мере готовности обращаетс  к почтовому  щику сообщений и при обнаружении квитанции о наличии данных в соответствующем почтовом  щике сообщений устанавливает в исходное состо ние квитанцию и считывает массив информации.

При этом дл  устройства-прототипа возможны случаи, когда, например, первый процессор перед чтением массива выполн ет команду анализа квитанции, котора  в данный момент времени указывает на разрешение доступа. Второй процессор перед обновлением информации в массиве также установит запрос на анализ состо ни  квитанции дл  данного массива. Так как обща  пам ть в данный момент зан та первым процессором, запрос на обращение второго процессора к общей пам ти будет задержан на врем  выполнени  чтени  квитанции первым процессором. После окончани  анализа квитанции первым процессором его следующа  команда, которой он должен изменить состо ние квитанции дл  блокировки доступа второго процессора к массиву, будет задержана из-за зан тости общей пам ти вторым процессором. По окончании анализа квитанции вторым процессором его следующа  команда, содержаща  запись в квитанцию кода блокировки дл  первого процессора, будет задержана, т.к. первый процессор в данный момент обращаетс  к общей пам ти дл  изменени  кода квитанции. Таким образом, существует отлична  от нул  веро тность, что оба процессора , проанализировав квитанцию, одновременно получат доступ к одному и тому же массиву.

Цель изобретени  - устранение данного недостатка, т.е. расширение области использовани  за счет обеспечени  синхронизации доступа процессоров к общему блоку пам ти при обмене массивами информации .

Поставленна  цель достигаетс  тем, что в устройство дл  обращени  двух процессоров к общему блоку пам ти, содержащее

восемь триггеров, два элемента И-НЕ, два дешифратора адреса, два элемента И, генератор импульсов, причем входы первого и второго дешифраторов адреса подключены

5 к первой и второй шинам адреса устройства соответственно, а выходы первого и второго дешифраторов адреса соединены соответственно с входами данных первого и второго триггеров, выходы которых соединены

0 соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с первой и второй шинами записи устройства, инверсные выхоДы третьего и четвертого триггеров

5 подключены соответственно к первой и второй шинам разрешени  обмена устройства , синхровходы первого и второго триггеров соединены соответственно с первой и второй шинами синхронизации обмена

0 устройства, выходы первого и второго элементов И-НЕ соединены соответственно с установочными входами п того и шестого триггеров, введены дев тый и дес тый триггеры, с третьего по шестой элементы

5 И-НЕ, причем пр мые выходы п того и шестого триггеров соединены соответственно со входами данных третьего и четвертого триггеров и с первыми входами третьего и четвертого элементов И-НЕ, вторые входы

0 которых соединены соответственно с первой и второй шинами запроса устройства и первыми входами первого, второго и п того, шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым

5 и вторым выходами генератора импульсов и пр мыми выходами седьмого и восьмого триггеров, установочные входы которых соединены соответственно с первой и второй шинами установки исходного состо ни  ус0 тройства, а инверсные выходы которых соединены соответственно с третьими входами второго и первого элементов И-НЕ, четвертые входы которых соединены соответственно с инверсными выходами п того и

5 шестого триггеров и с первой и второй шинами запрета доступа устройства, синхровходы п того и шестого триггеров, объединенные со входами сброса соответственно третьего и четвертого триггеров, со0 единены с первой и второй шинами синхронизации обмена устройства соответственно , синхровходы третьего и четвертого триггеров соединены i соответственно с первой и второй тактовыми шинами уст5 ройства, входы данных п того и шестого триггеров соединены с шиной нулевого потенциала устройства, выходы третьего и четвертого элементов И-НЕ соединены соответственно с синхровходами седьмого и восьмого триггеров, входы данных которых

соединены соответственно с пр мыми выходами дев того и дес того триггеров, входы данных, синхровходы и входы сброса которых соединены соответственно с разр дом первой и второй шин адреса устройства , выходами первого и второго элементов И, выходами п того и шестого элементов И-НЕ.

Совокупность в устройстве известных элементов с вновь введенными двум  триггерами , четырьм  элементами И-НЕ с указанными св з ми при организации работы двух процессоров на общий блок пам ти со стандёртной совмещенной магистралью адрес/данные (типа МПИ) позвол ет каждому из процессоров захватить общий блок пам ти не на одно, а на два последовательных обращени , что обеспечивает надежную работу при обмене массивами информации с асинхронным поступлением запросов на обращение к пам ти от обеих процессоров, т.е. расширить область использовани  устройства .

На фиг. 1 приведена схема устройства; на фиг. 2 - схема использовани  устройства совместно с двум  процессорами.

Устройство дл  обращени  двух процессоров к общему блоку пам ти (фиг. 1) содержит триггеры 1, 2, элементы И-НЕ 3, 4, генератор импульсов 5, триггеры 6-9, элементы И-НЕ 10,11, триггеры 12, ТЗ, элементы И 14, 15, триггеры 16, 17, дешифраторы 18, 19, элементы И-НЕ 20, 21.

На фиг. 2 приведены устройство 22 дл  обращени  двух процессоров 23 и 24 к общему блоку пам ти 25, мультиплексор 26, регистр адреса 27, элемент ИЛИ 38. Первый и второй процессоры 23, 24 содержат соответственно процессорный элемент 28, 29, элементы НЕ 30, 31, элементы ИЛИ 32, 33 и ИЛИ 34, 35, шинные формирователи 36. 37.

В качестве процессорных элементов 28, 29 можно использовать однокристальные микропроцессоры Н1806 ВМ2 (6КО. 347.456 ТУ) с системной магистралью МПИ.

Блок пам ти 25 может быть выполнен на микросхемах 537 РУ9А, шинные формирователи 36, 37 - на микросхемах 530 АЛ2, мультиплексор 26 - на основе микросхем 533КП11.

Устройство работает следующим образом . При включении питани  процессорные элементы 28, 29 формируют сигналы УСТ 1, УСТ 2, которые, поступа  на соответствующие шины установки исходного состо ни  устройства 22, устанавливают триггеры 8, 9 в состо ние О, так как на шинах запроса ЗП1, ЗП2 устройства установлен нулевой потенциал, выходы И-НЕ 3, 4 наход тс  в состо нии 1.

Первый же сигнал синхронизации обмена ОБМ1, ОБМ2, поступивший соответственно по первой или второй шинам синхронизации устройства 22, установит в 5 состо ние О триггеры 1, 2 и 6, 7 соответственно . Установкой потенциала 1 на шинах запрета доступа устройства 22 (сигналы БД1, БД2) доступ процессоров 23,24 к блоку пам ти 25 блокирован.

10 Устройство 22 обеспечивает каждому процессору 23, 24 два режима работы с общим блоком пам ти 25(независимо от режима работы другого процессора) - первый или второй режим. При необходимости об- 15 мена массивами один из процессоров задает первый режим работы с устройством 22, благодар  чему организуетс  возможность Захвата этим процессором общей пам ти 25 на два последовательных обращени . Во 20 втором режиме устройство 22 обеспечивает процессорам 23, 24 захват магистрали общей пам ти 25 только на одно обращение. При этом, как в первом, так и во втором режимах осуществл етс  временное раздё- 5 ление запросов на обращение к блоку общей пам ти 25.

Вид режима работы устройства определ етс  соответственно состо нием триггеров 12, 13.

0 Дл  работы в первом режиме процессор (например, 23), выставл ет на первой шине адреса АД1 устройства 22 адрес триггера 12, который представл ет собой дл  процессора 23 однобитовый программнодоступ- 5 ный (по записи) регистр , подключенный к магистрали адрес/данные.

Дешифратор адреса 18 дешифрирует адрес, установленный на его входах, и выдает на выходе сигнал уровн  1й, После этого 0 на первую шину синхронизации обмена устройства 22 процессор выдает сигнал ОБМ1, который устанавливает триггер 16 в состо ние 1. Затем процессор 23 снимает с магистрали АД1 адрес и устанавливает на 5 подключенном к D-входу триггера 12 разр де магистрали АД1 потенциал 1. Вслед за этим процессор выставл ет сигнал ДЗП1, который по первой шине записи данных через элемент И14 устанавливает триггер 12 в 0 состо ние 1,

При необходимости синхронизации обмена массивами второй процессор 24 аналогично первому формирует соответствующую последовательность сигналов и ус- 5 танавливает триггер 13 в состо ние 1.

Выставленный первым процессором 23 сигнал запроса (ЗП1) по первой шине запроса устройства 22 позвол ет импульсу частоты F1 двухфазного генератора импульсов 5 через элемент И-НЕ 3 установить триггер 1

в состо ние Т. При установке потенциала О на первой шине запрета доступа (БД1) блокировка доступа к пам ти снимаетс  м устройство 22 обеспечивает монопольное использование блока пам ти 25 первым процессором 23. Мультиплексор 26 при этом разрешает прохождение на регистр адреса 27 и блок пам ти 25 сигналов управлени  с выходов процессора 23.

Элемент И-НЕ 4 будет при этом закрыт потенциалом с инверсного выхода триггера 1. Передний фронт тактового импульса ТЙ1 процессорного элемента 28 по первой тактовой шине устройства 22 устанавливает триггер 2 в состо ние 1, благодар  чему на первой шине разрешени  обмена устройства 22 по вл етс  сигнал Р01, уровень О которого позвол ет процессору 23 продолжить процедуру обмена. Процессорный элемент 28 снимает сигнал запроса ЗП1 и одновременно выставл ет на магистраль адрес/данные АД1 адрес, который по заднему фронту (переход от потенциала 1 к потенциалу О) сигнала синхронизации обмена ОБМ1 фиксируетс  в адресном регистре 27. Этим же сигналом триггер 2 возвращаетс  в исходное состо ние О. Ранее при сн тии сигнала запроса ЗП1 первого процессора 23 (переход от потенциала 1 к потенциалу О) триггер 8 через элемент И-НЕ 20 установитс  в состо ние Г1, при этом с его инверсного выхода блокирующий уровень О поступит на четвертый вход элемента И-НЕ 4.

Если процессор23 осуществл ет процедуру чтени  данных из блока пам ти 25, он выставл ет сигнал ДЧТ1, который через элемент НЕ 30 и элементы ИЛИ 32,33 открывает шинный формирователь 36 дл  передачи информации от блока пам ти 25 на шины адрес/данные АД процессорного элемента 28. Этот же сигнал, поступа  через мультиплексор 26 и элемент ИЛИ 38 на вход разрешени  блока пам ти 25, переводит его выходы из высокоимпедансного состо ни  в актиЁное.

Если процессор 23 осуществл ет процедуру записи данных в блок пам ти 25, процессорный элемент 28 выставл ет на шинах АД информацию и затем формирует сигнал ДЗП1, который через открытый мультиплексор 26 устанавливает потенциал О (режим записи) на управл ющем входе блока пам ти 25. Этот же сигнал через элемент ИЛИ 38 поступает на вход разрешени  блока пам ти 25.

По окончании процедуры обмена первого процессора 23 с блоком пам ти 25 (конец первого обращени ) уровень сигнала ОБМ1 измен етс  с О на Т, и триггер 1 переходит в исходное состо ние О. При этом элемент И-НЕ 4 продолжает оставатьс  закрытым потенциалом О с инверсного выхода триггера 8. Поэтому при поступлении от второго процессора 24 сигнал запроса ЗП2 до окончани  второго обращени  первого процессора 23 к общему блоку пам ти 25, второй процессор 24 доступ к блоку 25 не получит. Возможность такого доступа

0 сохранитс  только дл  первого процессора 23.

При его втором обращении к блоку пам ти 25 процессорный элемент 28 выставит сигнал ЗП1 уровн  1й, который через от5 крытый элемент И-НЕ 10 установит триггер

12в исходное состо ние О, перевод  устройство 22 во второй режим работы.

Импульс частоты 1 двухфазного генератора импульсов 5 через элемент И-НЕ 3 ус0 танавливает триггер 1 в состо ние 1, разреша  доступ в блок пам ти 25 первому процессору 23. По переднему фронту тактового импульса ТИ1 триггер 2 установитс  в состо ние 1. Получив сигнал разрешени 

5 обмена Р01. процессорный элемент 28 снимает сигнал запроса ЗП1 и выставл ет на магистрали адрес/данные адрес, а затем и сигнал синхронизации обмена ОБМ1, который вернет триггер 2 в исходное состо ние

0 О. Т.к. триггеры 1 и 12 наход тс  соответственно в состо нии 1 и О, то при сн тии сигнала ЗП1 (переход от потенциала Г к потенциалу О) триггер 8 установитс  в исходное состо ние О. При завершении про5 цедуры обращени  к блоку 25 процессор 23 снимет сигнал ОБМ1 (переход от потенциала О к потенциалу 1) и установит триггер 1 в исходное состо ние О. Тем самым, если к этому моменту времени был установ0 лен сигнал запроса ЗП2 второго процессора 24 он получит доступ к общему блоку пам ти 25. Первый же импульс частоты F2, сдвинутой на половину периода относительно частоты F1, установит триггер б в состо ние

5 1, закрыва  тем самым элемент И-НЕ 3, а также доступ процессора 23 к блоку 25. При получении процессорным элементом 29 сигнала разрешени  обмена Р02, он начинает аналогично процессорному элементу 28 вы0 полн ть процедуру обмена с блоком пам ти 25, При этом в зависимости от состо ни  триггера 13 обмен будет выполн тьс  либо в первом режиме (два последовательных обращени ), либо во втором режиме (одно об5 ращение).

При необходимости начать работу сразу со второго режима процессоры 23,24 должны установить соответственно триггеры 12,

13аналогично описанному ранее в состо ние О. После этого процедура захвата общего блока пам ти 25 будет осуществл тьс  аналогично изложенному выше с тем отличием , что после завершени  обмена с блоком 25 одного из процессоров другой получает возможность тут же выполнить обращение к общему блоку памйти 25. Триггеры 8, 9 в этом режиме вследствие наличи  на их D-входах потенциалов О будут посто нно находитьс  в исходном состо нии О.

В св зи с тем, что процессоры независимо друг от друга задают свой режим работы с устройством 22. возможны следующие случаи устройство работает одновременно с обеими процессорами либо в первом, либо - во втором режиме; устройство работает с первым процессором в первом режиме, а с вторым процессором - зо втором, либо, наоборот . Сочетание режимов может варьироватьс  в зависимости от задач, решаемых конкретной управл ющей системой, в которую включено устройство 22.

Например, пусть в общем блоке пам ти выделена определенна  область под массив информации, который подготавливаетс  первым процессором и по мере его полного обновлени  обрабатываетс  вторым процессором . Перед обновлением массива информации первый процессор 23 устанавливает триггер 12 в состо ние 1, задава  тем самым первый режим работы устройства 22 с-этим процессором. Со вторым процессором 24 устройство 22 в это врем  работает, например, во втором режиме .{триггер 13 - в состо нии О). Первый процессор, обратившись к общему блоку пам ти , захватывает магистраль общей пам ти на два обращени . При первом из них он анализирует квитанцию в почтовом  щике состо ний указанного массива и при разрешении доступа в него устанавливает квитанцию, запрещающую второму процессору доступ к массиву информации. При этом же обращении по вление сигнала ЗП1 вызывает установку триггера 12 в состо ние 1. Т.е. устройство 22 переходит к работе с первым процессором во втором режиме.

При необходимости считывани  указанного массива вторым процессором он устанавливает триггер 13 в состо ние 1, перевод  тем самым работу устройства 22 с ним в первый режим. Далее при обращении к общей пам ти второй процессор осуществл ет ее захват на два обращени , в первом из которых он анализирует квитанцию в почтовом  щике сообщений указанного массива. Если первый процессор не завер шил еще обновление информации, то квитанци  указывает на запрет доступа в

массив второму процессору. При этом второй процессор выполн ет еще одно обращение к общей пам ти, например чтение произвольной  чейки пам ти, необходимое

5 дл  сброса через открытый элемент И-Н Е 11 триггера 13 в состо ние О. Указанна  последовательность действий второго процессора будет выполн тьс  до тех пор, пока квитанци  не будет указывать на разреше10 ние доступа к массиву, т.е. на завершение обновлени  информации массива первым процессором.

Если первый процессор за вёршйл обновление массива, то анализ квитанции при

15 первом обращении второго к общей пам ти укажет на разрешение доступа к массиву. В этом случае при следующем обращении второй процессор установит квитанцию, запрещающую первому процессору доступ к

0 массиву. При этом же обращении триггер 13 установитс  в состо ние перевед  дальнейшую работу устройства 22 с вторым процессором во второй режим.

Представленный пример одной из воз5 можных организаций функционировани  за вл емого устройства в системе показывает его способность работать независимо с каждым из процессоров в одном из описанных ранее режимов.

0 Таким образом, захват общего блока пам ти на два последовательных обращени  независимо друг от друга каждым из двух процессоров позвол ет синхронизировать доступ процессоров к общему блоку пам ти

5 при обмене массивами.

Claims (1)

1. Формула изобретени  Устройство дл  обращени  двух процессоров к общему блоку пам ти, содержащее

   0 восемь триггеров, два элемента И-НЕ, два дешифратора адреса, два элемента И, генератор импульсов, причем входы первого и второго дешифраторов подключены к первой и второй шинам адреса устройства со5 ответственно, выходы первого и второго дешифраторов адреса соединены соответственно с входами данных первого и второго триггеров, выходы которых соединены соответственно с первыми входами первого

   0 и второго элементов И, вторые входы которых соединены соответственно с первой и второй шинами записи устройства, инверсные входы третьего и четвертого триггеров подключены соответственно к первой и вто5 рой шинам разрешени  обмена устройства, синхровходы первого и второго триггеров соединены соответственно с с первой и второй шинами синхронизации обмена устройства , выходы первого и второго элементов И-НЕ соединены соответственно с

   установочными входами п того и шестого триггеров, отличающеес  тем, что, с целью расширени  области использовани , в устройство введены дев тый и дес тый триггеры, с третьего по шестой элементы И-НЕ, причем пр мые выходы п того и шестого триггеров соединены соответственно с входом данных третьего и четвертого триггеров и с первыми входом третьего и четвертого элементов И-НЕ, вторые входы которых соединены соответственно с первой и второй шинами запроса устройства и первыми входами первого, второго и п того, шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходами генератора импульсов и пр мыми выходами седьмого и восьмого триггеров, инверсные выходы которых соединены соответственно с третьими входами второго и первого элементов И-НЕ, четвертые входы которых соединены соответственно с инверсными выходами п того и шестого триггеров и с первой и второй шинами запрета доступа устройства, синхровходы п того и шестого триггеров, объединенные с входами сброса соответственно третьего и четвертого триггеров соединены с первой и второй шинами синхронизации

   обмена устройства соответственно, синх- ровходы третьего и четвертого триггеров соединены соответственно с первым и вторым тактовыми шинами устройства, входы сброса седьмого и восьмого триггеров соединены с первой и второй шинами установки устройства, входы данных п того и шестого триггеров соединены с шиной нулевого потенциала устройства, выходы третьего и чет- вертого элементов И-НЕ соединены

   соответственно с синхровходами седьмого и восьмого триггеров, входы данных которых соединены соответственно с пр мыми выходами дев того и дес того триггеров, входы данных синхровходы и входы сброса которых соединены соответственно с разр дом первой и второй шин адреса уст-, ройства, выходами первого и второго элементов И, выходами п того и шестого элементов И-НЕ.