RU1777147C - Мультипрограммное вычислительное устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к высокопроизводительным вычислительным устройствам дл  мультипрограммной обработки информации . Целью изобретени   вл етс  увеличение быстродействи . Дл  этого в мультипрограммное вычислительное устройство , содержащее блок буферной пам ти , арифметико-логический блок и первый шинный формирователь, введены дополнительно второй и третий шинные формирователи , блок регистров дешифратор, мультиплексор, блок пам ти, блок формировани  признаков текущих процессов, блок управлени . 2 з.п. ф-лы, 8 ил.

Description

Изобретение относитс  к вычислительной технике, а именно к высокопроизводительным вычислительным устройствам дл  мультипрограммной обработки информации .

Основной функцией устройств дл  мультипрограммной обработки информации  вл етс  обеспечение мультипрограммного режима работы. В мультипрограммном режиме функционировани  квазипараллельно выполн етс  некоторое множество процессов . Все эти процессы считаютс  запущенными на выполнение, одновременно и независимо друг от друга выполн ющимис . Каждый процесс выполн етс  по своей программе, работающей над совокупностью элементов пам ти, составл ющих вектор состо ни  процесса. Функционирование процесса состоит в выполнении этой программы, каждый шаг которой измен ет содержание вектора состо ни  процесса. Поскольку представление о процессоре, на котором выполн етс  процесс, заложено в семантику команд, составл ющих программу , можно считать, что совокупность программы и вектора состо ни  процесса (образ процесса) полностью его определ ет. Каждый процесс функционирует в среде образа независимо от наличи  или отсутстви  других процессов. В однопроцессорной ЭВМ (или однопроцессорном модуле мультипроцессорной системы) мультипрограммный режим состоит в квазипараллельном, попеременном выполнении процессов: кажМ

Ч ч

IV4

дый процесс на некоторое врем  занимает раздел емые всеми процессами ресурсы процессора, выполн етс  (обычно не до полного завершени ) некоторое врем , затем его выполнение приостанавливаетс  (образ процесса замирает в том состо нии , в котором оказалс  в момент приостановки процесса), ресурсы процессора предоставл ютс  следующему процессу и т.д. Приостановленные процессы вновь став тс  в очередь процессов, ожидающих возможности зан ть ресурс процессора. Часть образа процесса (образ процесса в процессоре ) соответствует состо нию программно-доступных процессу элементов пам ти внутри процессора. В архитектуре современных ЭВМ одни и те же внутренние элементы пам ти процессора независимо используютс  программами различных процессов . Следовательно, когда происходит переключение процессов, состо ние этих элементов пам ти дл  снимаемого процесса должно быть сохранено, а дл  включаемого в работу процесса восстановлено прежнее состо ние этих элементов пам ти дл  данного процесса, сохраненного ранее. Далее по тексту под образом процесса будет иметьс  в виду образ процесса в процес- соре. Во многих существующих вычислительных системах используютс  те или иные средства поддержки взаимодействи  квазипараллельных процессов. Дл  однопроцессорных традиционных архитектур дл  поддержки взаимодействи  и переключени  процессов используютс  чисто программные средства, не поддержанные архитектурой (системой команд) центрального процессора.

Известна вычислительна  система i PSC/2, содержаща  до 128 процессорных узлов, св занных друг с другом системой св зи с топологией ГИПЕРКУБ. Каждый процессорный узел содержит центральный процессор80386, сопроцессор дл  обработки чисел с плавающей точкой 80387, локальную пам ть объемом 1-16 Мбайт и маршрутизатор пр мых сообщений. Дл  обеспечени  взаимодействи  процессов, расположенных в разных узлах, и переключени  процессов в одном узле, в каждом из узлов размещаетс  часть операционной системы (ОС)-  дро узловой OC-MBOS. MBOS и сам узловой процессор 80386 обеспечивают координацию графика вход щих и исход щих из узла сообщений, управл ют планированием и выполнением процессов пользовател . Аппаратно поддержаны с помощью маршрутизатора функции по обмену сообщени ми, а поддержка планировани  и переключени  процессов осуществл етс 

чисто программно узловой ОС, т.е. определенна  часть полезного времени зан та сохранением образов предыдущих процессов и подготовкой образов новых процессов,

что снижает быстродействие системы в целом .

Известна вычислительна  система NCUBE (ten). Переключение и взаимодействие процессов здесь также обеспечиваетс 

0 программными средствами узловой операционной системы, однако эти программные средства опираютс  на р д специальных команд , введенных в набор команд узлового процессора специально дл  поддержки

5 квазипараллельных процессов. Эти команды обеспечивают управление взаимодействием и переключением процессов. Поскольку така  поддержка также  вл етс  программной, существуют определенные

0 временные затраты на сохранение образа предыдущего процесса и подготовку к работе образа следующего процесса, что снижает быстродействие системы в целом.

Известно устройство Т800, которое  в5 л етс  функционально законченным компьютером , реализованным на одном кристалле (транспьютер). В состав транспьютера вход т быстра  внутрикристальна  пам ть с минимальным числом

0 регистров, а также микропрограммный диспетчер , обеспечивающий выполнение на одном транспьютере р да процессов, раздел ющее процессорное врем . Наличие диспетчера исключает необходимость

5 создани  программного  дра диспетчиро- аани  процессов. Активные процессы содержатс  в списке, который  вл етс  св занным списком указателей на рабочие области процессов, выделенные в пам ти.

0 Активный процесс выполн етс  до тех пор, пока это возможно, затем процесс приостанавливаетс , а из списка запускаетс  на вы- полнение следующий процесс. Переключение с процесса на процесс заии5 мает меньше времени, чем в предыдущих устройства, так как число регистров невелико (всего 6). Недостатком устройства  вл етс , во-первых, то, что образы процессов помещены в фиксированный объем пам ти,

0 что ограничивает число обрабатываемых процессов, а перезагрузка образов процессов из общей пам ти требует больших временных затрат; во-вторых, сохранение содержимого регистров (хот  и малого чис5 ла) и загрузка в них необходимой информации также требуют временных затрат, что снижает быстродействие устройства в целом .

Наиболее близким к изобретению по технической сущности  вл етс  вычислительное устройство, содержащее блок буферной пам ти, арифметико-логический блок, шинный формирователь, дешифратор, причем первый вход блока буферной пам ти  вл етс  входом адреса устройства, вход синхронизации устройства соединен с входом синхронизации блока буферной пам ти и с входом синхронизации арифметико-логического блока, второй вход блока буферной пам ти соединен с вторым информационным выходом арифметико-логического блока, третий вход блока буферной пам ти соединен с третьим входом кода операций арифметико-логического блока и с третьим выходом дешифратора, выход блока регистров соединен с вторым информационным входом арифметико-логического блока, первый и второй входы кода операций которого соединены соответственно с первым и вторым выходами дешифратора , вход которого соединен с вторым входом кода операций устройства, первый вход кода операций которого соединен с входом режима арифметико-логического блока, первый информационный вход которого соединен с входом данных устройства, вход/выход режима которого соединен с входом/выходом сдвига арифметико-логического блока, выход состо ни  которого соединен с выходом вектора состо ни  устройства, вход режима которого соединен с управл ющим входом шинного формировател , информационный вход которого соединен с первым информационным выходом арифметико-логического блока, выход шинного формировател  соединен с выходом данных устройства,

В данном устройстве работа в мультипрограммном режиме осуществл етс  за счет переключени  с процесса на процесс программными средствами. При этом программно осуществл етс  пересылка в некоторое место основной пам ти содержимого регистров снимаемого с обработки процесса и пересылка из основной пам ти в регистры процессора образа процесса, на который производитс  переключение. Во врем  переключени  процессов процессор зан т пересылками образов процессов, что сокращает врем  эффективного использовани  процессора. Врем , затраченное на переключение образов (по сути - потер нное ) пропорционально удвоенному объему образа процесса (равному числу рабочих регистров ) и времени доступа к пам ти. Частое переключение с процесса на процесс приводит к серьезному снижению производительности вычислительной системы, работающей в мультипрограммном режиме.

Целью изобретени  увеличение быстродействи  вычислительной системы в мультипрограммном режиме.

Поставленна  цель достигаетс  тем, что

в мультипрограммное вычислительное устройство , содержащее блок буферной пам ти , арифметико-логический блок и первый шинный формирователь, причем вход синхронизации устройства подключен к входу синхронизации блока буферной пам ти и входу синхронизации арифметико-логического блока, вход-выход признака сдвига, выход состо ни , первый информационный

выход, вход режима и первый информационный вход которого подключены соответственно к входу-выходу режима устройства, выходу вектора состо ни  устройства, информационному входу первого шинного

формировател , первому входу кода операции устройства и первому информационному входу устройства, первый вход режима устройства подключен к управл ющему входу первого шинного формировател , выход

которого подключен к первому выходу данных устройства, введены второй и третий шинные формирователи, блок регистров, дешифратор, мультиплексор, блок пам ти, блок формировани  признаков текущих

процессов в мультипроцессорной системе и блок управлени , при этом второй информационный вход устройства подключен к первому информационному входу блока пам ти, третий информационный вход устройства подключен к первому входу выборки блока регистров и первому информационному входу мультиплексора, первый, второй и третий выходы которого подключены соответственно к первому, второму и третьему информационным входам блока буферной пам ти, первый выход которого подключен к информационному входу второго шинного формировател  и первому информационному входу третьего шинного

формировател , четвертый информационный вход устройства подключен к первому адресному входу блока пам ти, первый выход которого подключен к информационному входу блока формировани  признаков

текущих процессов в мультипроцессорной системе, второму информационному входу мультиплексора и первому информационному входу блока регистров, второй выход блока пам ти подключен к второму выходу

данных устройства, вход выборки, вход чтени /записи и второй вход режима которого подключены соответственно к первому входу выборки, первому входу чтени /записи и входу режима блока пам ти, второй адресный вход которого подключен к выходу блока формировани  признаков текущих процессов в мультипроцессорной.системе, вход начальной установки устройства подключен к входам начальной установки блока управлени  и блока формировани  призна- ков текущих процессов в мультипроцессорной системе, вход синхронизации устройства подключен к второму входу выборки блока пам ти, входу синхронизации блока регистров и входу синхронизации блока управлени , первый, второй и третий выходы которого подключены соответственно к второму входу чтени /записи блока пам ти, первому управл ющему входу блока формировани  признаков текущих про- цессов в мультипроцессорной системе и выходу признака готовности результата устройства , второй вход кода операции которого подключен к информационному входу дешифратора, первый, второй и третий вы- ходы которого подключены соответственно к первому, второму входам кода операции арифметико-логического блока и входу режима блока управлени , четвертый выход дешифратора подключен к третьему входу кода операции арифметико-логического блока, третьему информационному входу мультиплексора и первому входу записи/чтени  блока регистров, первый выход которого соединен с выходом второго шин- ного формировател  и подключен к второму информационному входу блока пам ти, второй выход блока буферной пам ти подключен к второму информационному входу третьего шинного формировател , выход которого соединен с вторым выходом блока регистров и подключен к второму информационному входу арифметико-логического блока, второй информационный вход которого подключен к второму информационно- му входу блока регистров и четвертому информационному входу мультиплексора четвертый выход блока управлени  подключен к третьему адресному входу блока пам ти, п тому информационному входу мультиплексора и второму входу выборки блока регистров, п тый выход блока управлени  подключен к второму управл ющему входу блока формировани  признаков текущих процессов в мультипроцессорной сие- теме, управл ющему входу мультиплексора, второму входу записи/чтени  блока регистров и управл ющему входу второго шинного формировател , шестой выход блока управлени  подключен к третьему управл ющему входу блока формировани  признаков текущих процессов в мультипроцессорной системе , третьему входу записи/чтени  блока регистров и управл ющему входу третьего шинного формировател , седьмой выход

блока управлени  подключен к четвертому управл ющему входу блока формировани  признаков текущих процессов в мультипроцессорной системе, шестому информационному входу мультиплексора и четвертому входу записи/чтени  блока регистров, вход единичного потенциала устройства подключен к входу единичного потенциала блока управлени . Блок управлени  содержит три триггера, счетчик, три элемента И, элемент НЕ и два элемента ИЛИ, причем вход начальной установки блока управлени  подключен к первому входу первого элемента И и инверсному входу установки в ноль первого триггера, вход синхронизации блока управлени  подключен к счетному входу счетчика и первому входу первого элемента ИЛИ, выход которого подключен к входам установки в ноль второго и третьего триггеров , вход режима блока управлени  подключен к входу синхронизации второго триггера, выход которого подключен к первому входу второго олемента И, инверсный выход которого подключен к входу синхронизации первого триггера, второму входу первого элемента ИЛИ и информационному входу счетчика, первый информационный выход которого подключен к четвертому выходу блока управлени  и входу третьего эле- мента И, инверсный выход которого подключен к второму выходу блока управлени  и первому входу второго элемента ИЛИ, инверсный выход которого подключен к первому выходу блока управлени , вход единичного потенциала которого подключен к инверсному входу установки в единицу первого три гера, информационным входам и инверсным входам установки в единицу второго и третьего триггеров, выход третьего триггера подключен к второму входу второго элемента И и третьему выходу блока управлени , пр мой выход первого триггера подключен к п тому выходу блока управлени , инверсный выход первого триггера подключен к шестому выходу блока управлени  и информационному входу первого триггера второй информационный выход счетчика подключен к второму входу второго элемента ИЛИ и седьмому выходу блока управлени , третий информационный выход счетчика подключен к входу элемента НЕ, выход которого подключен к второму входу первого элемента И, выход которого подключен к входу синхронизации третьего триггера Блок формировани  признаков текущих процессов в мультипроцессорной системе содержит три регистра, дса элемента И и два элемента НЕ, причем первый, второй и третий управл ющие входы и инфор- мационный вход блока подключены

соотвзтс . венно к входу первого элемент, НЕ, входу синхронизации первого регистра , входу синхронизации второго регистра и информационному входу третьего регистра , выход которого подключен к информационным входам первого и второго регистров, выходы которых объединены по схеме МОНТАЖНОЕ ИЛИ и подключены к выходу блока, четвертый управл ющий вход которого подключен к входу второго элемента НЕ и первому входу первого элемента И, инверсный выход которого подключен к входу записи/считывани  третьего регистра, выход первого элемента НЕ подключен к второму входу первого элемента И и первому входу второго элемента И, инверсный выход которого подключен к входам записи/считывани  первого и второго регистров, вход начальной установки блока подключен к входам установки в ноль первого, второго и третьего регистров, выход второго элемента НЕ подключен к второму входу второго элемента И.

В предлагаемом техническом решении увеличение быстродействи  вычислительной системы в мультипрограммном режиме достигаетс  за счет сокращени  времени переключени  процессов. Переход на обработку следующего процесса происходит в случае прихода в устройство команды (инструкции ), содержащей код переключени  процесса. После дешифрации кода устройство начинает обработку следующего процесса . Совокупность мультиплексора, блока буферной пам ти, первого и второго шинных формирователей может быть названа регистровым устройством. Тогда переключени  процессов заключаетс  в смене блока регистров и регистрового устройства друг на друга, каждый из которых может быть подключен либо к арифметико- логическому блоку (в случае обработки процесса), либо к блокам, осуществл ющим подготовку этого блока регистров (или регистрового устройства) к следующему процессу. Блок регистров и регистровое устройство равноправны и идентичны, работа их в двух разных режимах осуществл етс  параллельно, что позвол ет существенно сократить врем  на переключение процессов. При большом количестве процессов , обрабатываемых вычислительной системой, либо при необходимости частого их переключени  сокращение времени на переключение процессов приводит к повышению производительности всей вычислительной системы.

Не фиг. 1 покалано -руюур ч гхсма предлагаемого устройства: на фиг 2 - пример реализации блока буферной пам ти; на фиг. 3 - пример реализации арифметико-ло- 5 гического блока; на фиг. А - функциональна  схема блока формировани  признаков текущих процессов в мультипроцессорной системе; на фиг. 5 - функциональна  схема блока управлени ; на фиг. 6 - структура па0 м ти образов процессов: на фиг. 7 - очередь процессов; на фиг, 8 - содержимое регистров блока формировани  признаков текущих процессов в мультипроцессорной системе.

5 Предлагаемое устройство (фиг. содержит: блок 1 буферной пам ти, арифметико- логический блок 2, шинные формирователи 3-5, блок 6 регистров, дешифратор 7. мультиплексор 8, блок 9 пам  ги, блок 10 форми0 ровани  признаков текущих процессов ь мультипроцессорной системе, блок 11 управлени , вход 12 синхронизации,вход/выход 13 режима , выход 14 вектора состо ни , первый вход 15 кода операций, первый ин5 формационный вход 16, первый вход 17 режима , первый выход 18 данных, второй, третий и четвертый информационные входы 19-21, второй выход 22 данных, вход 23 выборки , вход 24 чтени /записи, второй вход

0 25 режима, вход 26 начальной установки, выход 27 признака готовности результата, второй вход 28 кода операций, вход 29 единичного потенциала.

Блок 1 буферной пам ти (фиг. 2) содер5 жит N регистров 30-32, дешифратор 33, два мультиплексора 34 и 35, первый, второй и третий входы, вход синхронизации, первый и второй выходы.

Арифметико-логический блок 2 (фиг. 3)

0 содержит регистр 36, мультиплексор 37, арифметико-логическое устройство 38, выходной мультиплексор 39. схему 40 сдвига, вход синхронизации, два информационных входа, три входа кода операций, выход со5 сто ни , вход режима, два информационных выхода и вход/выход сдвига.

Блок 10 формировани  признаков текущих процессов в мультипроцессорной системе (фиг, 4) содержит три регистра 41-43,

0 два элемента И 44, 45, два элемента НЕ 46,47, четыре управл ющих входа, вход начальной установки, информационный вход, выход.

Блок 11 управлени  (фиг. 5) содержит

5 три триггера 48-50, счетчик 51, три элемента 52-54 И, элемент 55 НЕ и два элемента 56 и 57 ИЛИ. вход режима, вход синхронизации, вход начальной установки, вход единичного потенциала, семь выходов.

На фиг. 6 прин ты следующие обозначени : N - объем образа процесса; Ai, Aj, Ak, Am, Ax - адреса  чейки начала зоны образа соответственно i-го, j-ro, k-ro, m-ro, x го процессов .

На фиг. 7 буквенными индексами обозначены номера процессов.

На фиг. 8 прин ты обозначени  в соответствии с фиг. 6.

Вход 12 синхронизации устройства подключен к входу синхронизации блока 1 буферной пам ти и входу синхронизации арифметико-логического блока 2. Вход-выход признака сдвига, выход состо ни , первый информационный выход, вход режима и первый информационный вход арифметико-логического блока 2 подключены соответственно к входу-выходу 13 режима устройства, выходу 14 вектора состо ни  устройства , информационному входу первого шинного формировател  3, первому входу 15 кода операции устройства и первому информационному входу 16 устройства. Первый вход 17 режима устройства подключен к управл ющему входу первого шинного формировател  3. Выход первого шинного формировател  3 подключен к первому выходу 18 данных устройств. Второй информационный вход 19 устройства подключен к первому информационному входу блока 9 пам ти. Третий информационный вход 20 устройства подключен к первому входу выборки блока 6 регистров и первому информационному входу мультиплексора 8. Первый, второй и третий выходы мультиплексора подключены соответственно к первому, второму и третьему информационным входам блока 1 буферной пам ти. Первый выход блока 1 буферной пам ти подключен к информационному сходу второго шинного формировател  4 и первому информационному входу третьего шинного формировател  5. Четвертый информационный вход 21 устройства подключен к первому адресному входу блока 9 пам  ги. Первый выход блока 9 пам ти подключен к информационному входу блока 10 формировани  признаков текущих процессов в мультипроцессорной системе, второму информационному входу мультиплексора 8 и первому информационному входу блока 6 регистров. Второй выход блока 9 пам ти подключен к второму выходу 22 данных устройства. Вход 23 выборки, вход 42 чтени  /записи и второй вход 25 режима устройства подключены соответственно к первому входу выборки, первому входу чтени /записи и входу режима блока 9 пам ти. Второй адресный вход блока 9 пам ти подключен к выходу блока 10

формировани  признаков текущих процессов в мультипроцессорной системе. Вход 26 начальной установки устройства подключен к входам начальной установки блока 11 управлени  и блока 10 формировани  признаковтекущихпроцессовв мультипроцессорной системе. Вход 12 синхронизации устройства подключен к второму входу выборки блока 9 пам ти, входу

синхронизации блока 1 регистров и входу синхронизации блока 11 управпени . Первый , второй и третий выходы блока 11 управ- лени  подключены соответственно к второму входу чтени /записи блока 9 пам ти , первому управл ющему входу блока 10 формирование признаков текущих процессов в мультипроцессорной системе и выходу 27 признака готовности результата устройства . Второй вход 28 кода операции устройствэ подключен к информационному входу дешифратора 7. Первый, второй и третий выходы дешифратора 7 подключены соответственно к первому, второму входам кода операции арифметико-логического блока 2

и входу режима блока 11 управлени . Четвертый выход дешифратора 7 подключен к третьему входу кода операции арифметико- логического блока 2, третьему информационному входу мультиплексора 8 и первому

входу записи/чтени  блока 6 регистров. Первый выход блока G регистров соединен с выходом второго шинного формировател  4 и подключен к второму информационному входу блока 9 пам ти. Второй выход блока 1

буферной пам ти подключен к второму информационному входу третьего шинного формировател  5. Выход третьего шинного формировател  5 соединен с вторым выходом блока 6 регистров и подключен к второму

информационному входу арифметико-логического блока 2. Второй информационный выход арифметико-логического блока 2 подключен к второму информационному входу блока 6 регистров и четвертому информационному входу мультиплексора 8. Четвертый выход блока 11 управлени  подключен к третьему адресному входу блока 9 пам ти, п тому информационному входу мультиплексора 8 и второму входу выборки блока 6 регистров. П тый выход блока 11 управлени  подключен к второму управл ющему входу блока 10 формировани  признаков текущих процессов в мультипроцессорной системе, управл ющему входу

мультиплексора 8, второму входу записи/чтени  блока 6 регистров и управл ющему входу второго шинного формировател  4. Шестой выход блока 11 управлени  подключен к третьему управл ющему входу блока

10 формировани  текущих процессов в мультипроцессорной системе, третьему входу записи /чтени  блока 6 регистров и управл ющему входу третьего шинного формировател  5 Седьмой выход блока 11 управлени  подключен к четвертому управл ющему входу блока 10 формировани  признаков текущих процессов в мультипроцессорной системе, шестому информационному входу мультиплексора 8 и четвертому входу записи/чтени  блока 6 регистров . Вход 29 единичного потенциала устройства подключен к входу единичного потенциала блока 11 управлени .

Вход начальной установки блока 11 уп- равлени  подключен к первому входу элемента 52 И и инверсному входу установки в ноль триггера 48. Вход синхронизации блока управлени  11 подключен к счетному входу счетчика 51 и первому входу элемента 56 ИЛИ. Выход элемента 56 И подключен к входам установки в ноль триггеров 49 и 50. Вход режима блока управлени  11 подключен к входу синхронизации триггера 49. Выход триггера 49 подключен к первому входу элемента 53 И. Инверсный выход элемента 53 И подключен к входу синхронизации триггера 48, второму входу элемента 56 ИЛИ и информационному входу счетчика 51. Первый информационный выход счетчика 51 подключен к четвертому выходу блока управлени  11, входу элемента 54 И. Инверсный выход элемента 54 И подключен к второму выходу блока управлени  11 и первому входу элемента 57 ИЛИ. Инверсный выход элемента 57 ИЛИ подключен к первому выходу блока управлени  11. Вход единичного потенциала блока управлени  11 подключен к инверсному входу установки в единицу триггера 48, информационным входам и ин- версным входам установки в единицу триггеров 49 и 50. Выход триггера 50 подключен к второму входу элемента 53 И и третьему выходу блока управлени  11. Пр мой выход триггера 49 подключен к п тому выходу бло- ка управлени  11. Инверсный выход триггера 48 подключен к шестому выходу блока управлени  11 и информационному входу триггера 48, второй информационный выход счетчика 51 подключен к второму входу эле- мента 57 ИЛИ и седьмому выходу блока управлени  11. Третий информационный выход счетчика 51 подключен к входу элемента 55 НЕ. Выход элемента 55 НЕ подключен к второму входу элемента 52 И. выход которого подключен к входу синхронизации триггера 50.

Первый, второй и третий управл ющие входы и информационный вход блока 10

формировани  признаког текущих прпцес, сов в мультипроцессорной системе подключены соответственно к входу элемента 46 НЕ, входу синхронизации регистра 41, входу синхронизации регистра 42 и информационному входу регистра 43. Выход регистра 43 подключен к информационным входам регистров41 и42. Выходы регистров 41 и 42 объединены по схеме МОНТАЖНОЕ ИЛИ и подключены к выходу блока 10 формировани  признаков текущих процессов в мультипроцессорной системе. Четвертый управл ющий вход блока формировани  признаков текущих процессов в мультипроцессорной системе подключен к входу элемента 47 НЕ и первому входу элемента 44 И. Инверсный выход элемента 44 И подключен к входу записи/считывани  pet истра43 Выход элемента 46 НЕ подключен к второму входу элемента 44 И и первому входу зло мента 45 И. Инверсный выход элемента 45 И подключен к входам записи/считывани  регистров 41 и 42. Вход начальной установки блока формировани  признаков текущих процессов в мультипроцессорной системе подключен к входам установки в ноль регистров 41-43. Выход элемента 47 НЕ подклю чен к второму входу элемента 45 И.

Блок 1 буферной пам ти предназначен дл  записи, хранени  и считывани  оперативной информации (данных) процессора и представл ет собой блок внутренней сверхоперативной пам ти (см. фиг. 2) Запись информации в регистры 1-N с входа данных записываетс  по Адресу 2, а считывание с регистров возможно по обоим адресам нэ первый и второй выходы блока буферной пам ти. Регистры 30-32 могут быть реализо- ваны на интегральных микросхемах 555ИР23. Число микросхем определ етс  объемом образа процесса N и размером слова данных. Дешифратор 33 может быть реализован на интегральных микросхемах 155ИДЗ. Число микросхем определ етс  объемом образа процесса N. Оба мультиплексора 34 и 35 могут быть реализованы на микросхемах 555КП11. Число микросхем зависит от объема образа процесса и размера слова данных.

Арифметико-логический блок 2 предназначен дл  логической и арифметической обработки данных, поступающих на первый и второй информационные входы данных блока 2 в соответствии с инструкци ми, поступающими на первый, второй и третий входы кода операций блока 2, выдачи результатов обработки и состо ни  арифметико-логического устройства дл  дальнейшей работы других блоков процессора. Регистр

36 может быть реализован на микросхемах 555ИР1. Мультиплексоры 37 и 39 могут быть построены на микросхемах 555КП11. Арифметико-логическое устройство 38 может быть реализовано известным образом. Устройство сдвига 40 может быть построено на микросхемах мультиплексоров 555КП12.

Первый шинный формирователь 3 предназначен дл  выдачи результата вычислений в арифметико-логическом блоке на выход устройства в определенный момент времени, задаваемый сигналом разрешени , и может быть реализован на интегральных микросхемах 555КП11 либо 155ЛП10, 155ЛП1.

Дешифратор 7 предназначен дл  дешифрации инструкции, поступающей из устройства управлени  процессора и может быть реализован на микросхемах ПЗУ типа 556 РТ11. Разр дность дешифратора 7 предлагаемого устройства больше разр дности дешифратора управлени  прототипа за счет расширени  входной инструкции. Принцип же построени  одинаков,

Блок 6 регистров идентичен по назначению и построению совокупности трех блоков: блока 1 буферной пам ти, мультиплексора 8 и двух шинных формирователей 4 и 5. Блок б регистров и в совокупности блоки 1, 8, 4 и 5 работают под управлением сигналов, инверсных друг другу (УПР1 и УПР2). Блок 6 регистров может быть реализован при помощи N регистров, построенных на микросхемах 555ИР23, дешифратора , построенного на микросхемах 155ИДЗ, мультиплексоров, реализованных на микросхемах 555КП11, буферных элементах , реализованных на микросхемах 155ЛП10, 155ЛП11.

Блок 9 пам ти предназначен дл  хранени  записанных по системной магистрали в режиме система образов процессов, которые в режиме пользователь станов тс  доступны дл  обмена с блоком 1 буферной пам ти и блоком 6 регистров. Блок 9 пам ти включает в себ  мультиплексор пам ти, управл емый входом режима устройства, и оперативное запоминающее устройство. Блок 9 пам ти может быть реализован на микросхемах 555КП11 и 132РУ8.

Блок 10 формировани  признаков текущих процессов в мультипроцессорной системе предназначен дл  записи и выдачи указател  образа процесса - старших разр дов пам ти образов процессов. Регистры 41-43 могут быть реализованы на микросхемах 555ИР23, логические элементы 45 и 44 И-НЕ, 46 и 47 НЕ - на логических элементах 155, 555 или 531 серий.

Блок 1 управлени  предназначен дл  формировани  сигналов, управл ющих переключением процессов. Блок 11 может быть реализован следующим образом: триггеры 48-50 - на микросхемах 155ТМ2, счет- чик51 -на микросхемах 155ИЕ5, логические элементы 53 и 54 И-НЕ, 57 ИЛИ-НЕ, 56 ИЛИ, 52 И, 55 НЕ могут быть реализованы на элементах логики 155, 555, 531 серий.

Мультиплексор 8 предназначен дл 

коммутации группы сигналов, определ ющих обработку текущего процесса, и группы сигналов, работающих на сохранение предыдущего образа процесса в пам ти образов

процессов и загрузку следующего образа процесса в блок 1 буферной пам ти. Он может быть реализован на микросхемах 555КП11.

Второй шинный формирователь 4 предназначен дл  выдачи данных из блока 1 буферной пам ти на входную шину данных пам ти, т.е. осуществл ют управление шиной данных блока 9 пам ти.

Третий шинный формирователь 5 предназначен дл  выдачи данных из блока 1 буферной пам ти на входную шину данных арифметико-логического блока, т.е. управл ет шиной данных арифметико-логического блока 2.

Оба буферн ых элемента 4 и 5 могут быть

реализованы на микросхемах 155ЛП10, 155ЛП11, 531ЛП4, 555ИП6.

Предлагаемое вычислительное устройство входит в состав процессора ЭВМ. Управление устройством осуществл етс  внутренними сигналами процессора и сигналами системной магистрали ЭВМ.

Мультипрограммное вычислительное устройство работает следующим образом.

При включении машины сигнал 26 начальной установки устройства (с системной магистрали) проходит по цеп м системы, обнул   триггер 48, устанавлива  через элемент 52 И триггер 50, обнул   регистры 4143 , Вычислительна  система переходит при этом (или находитс ) в режим система. В этом режиме происходит заполнение пам ти образов процессов через мультиплексор блока 9 пам ти, который управл етс  сигналом 25 режима (система/пользователь). Сигналы, обеспечивающие запись информации в пам ть образов процессов и контрольное чтение, поступают с системной магистрали (входы 19,21, 23 и 24, выход22

устройства). Размещение информации в пам ти образов процессов по сн етс  фиг. 6. По нулевому адресу пам ти образов процессов (ОП) всегда расположена зона инициализации. Объем зоны равен объему

образа процесса (N). В  чейке с адресом N+1 находитс  начальный адрес А1 первого процесса . Очередь процессов, расположенных в пам ти ОП, представлена на фиг. 7. Пор док обработки процессов (очередь) не зави- сит от положени  образов в пам ти ОП и определ етс  значением N+1  чейки в образе каждого процесса, где указываетс  адрес первого слова следующего процесса.

Пусть вычислительное устройство зан - то обработкой 1-го вычислительного процесса . При этом во врем  предшествующей работы устройства в регистр 41 загружен начальный адрес Ко процесса. Во врем  обработки 1-го процесса в блоке 1 буферной пам ти происходит загрузка регистров 42 и 43. В регистр 42 загружаетс  начальный адрес j-ro процесса, а в регистр 43 - начальный адрес k-ro процесса (фиг. 8а). Блок 1 буферной пам ти через мультиплексор 8 получает всю необходимую информацию дл  записи, хранени  и считывани  данных в регистрах. Передачей содержимого блока 1 буферной пам ти или блока 6 регистров в арифметико-логический блок 2 управл ет сигнал (УПР1)с п того выхода блока 11 управлени . Данные, поступающие в блок 2, в соответствии с инструкцией обрабатываютс , затем через шинный формирователь 3, управл емый сигналом 17 устройства, поступают в устройство управлени  процессора (18). Работа мультипроцессорного вычислительного устройства тактируетс  сигналом 12 СИНХР. С приходом каждого нового сигнала СИНХР на вход вычислительного устрой- ства поступают новые данные по шинам 16 данных, 28 инструкции и 20 адреса.

Обработка i-ro процесса продолжаетс  до тех пор, пока на дешифратор 7 не поступит инструкци , содержаща  информацию о переключении процесса. Тогда дешифратор 7, анализиру  инструкцию, вырабатывает сигнал переключени  процесса ПП (третий выход дешифратора 7).

Сигнал ПП устанавливает триггер 49 в 1. В случае, если триггер 50 также имеет на выходе высокий уровень, сигнал, снимаемый с выхода элемента 53 И, перебрасывает триггер 48 в обратное состо ние. При этом мен етс  пол рность двух основных управл ющих сигналов устройства УПР1 (п тый выход блока 11 управлени ) и УПР2 (шестой выход блока 11 управлени ) и к вычислени м (обработке следующего, j-ro процесса ) приступает блок 6 регистров. Сохранение образа 1-го процесса в пам ти осуществл етс  путем записи содержимого рабочих регистров в зону образа 1-го процесса .

Начальный адрес образ 1-го процесса поступает с регистра 41 ка вход старших разр дов адреса (второй адресный вход) блока 9 пам ти. Младшие разр ды адреса (определ ющие перебор регистров в блоке 1 буферной пам ти) вырабатываютс  счетчиком 51. Число младших разр дов адреса определ етс  числом рабочих регистров плюс один ( чейка дл  хранени  адреса следующего процесса).

Если число младших разр дов адреса равно Р. то (Р+1}-й разр д счетчика 51  вл етс  сигналом, определ ющим операцию записи/считывани  в блок 9 пам ти и поступающим через элемент 57 ИЛИ на второй вход чтени /записи блока 9. В случае нулевого значени  (Р+1)-го разр да счетчика 51 происходит сохранение образа i го процесса , т.е. записи его в блок 9 пам ти. Этим же сигналом происходит управление записью в блок 7. Группа элементов 45 и 44 И. 46 и 47 НЕ работает как ключева  схема, при этом при положительном значении сигнала УПР ЗП на четвертом управл ющем входе блока 10 сигнал с первого управл ющего входа поступает на регистр 43, а при отрицательном значении сигнала УПР ЗП - на регистры 41 и 42. Сигнал УПР ЗП с блока 11 поступает также в качестве инструкции блока 1. На адресный вход блока 1 поступают младшие разр ды адреса с выхода счетчика 51. Информаци  дл  записи в блок 9 пам ти (образ i-ro процесса) поступает с шинного формировател  4, управл емого сигналом УПР1. При обращении к последней  чейке зоны образа процесса i многовходовый элемент 54 И-НЕ, анализиру  младшие разр ды адреса (с 1-го по Р-й), формирует сигнал, запрещающий запись в эту  чейку пам ти. При этом содержимое регистра 43 (начальный адрес k-ro процесса) загружаетс  в регистр 41.

Следовательно, образ 1-го процесса записан в зону образа 1-го процесса блока пам ти, в регистр 41 содержитс  начальный адрес k-ro процесса (фиг. 86). При изменении значени  (Р-Н)-го разр да счетчика 51 начинаетс  процедура загрузки образа k-ro процесса в блок 1 буферной пам ти, т.е. чтение содержимого зоны образа процесса k. Старшие разр ды поступают по-прежнему с регистра 41, где теперь записан начальный адрес k-ro процесса. Младшие разр ды адреса формируютс  счетчиком 51. При обращении к последней  чейке зоны k-ro процесса сигнал с выхода многовходового элемента 54 И-НЕ совместно с сигналом, поступающим с (Р+1)-го разр да счетчика, записывает содержимое этой  чейки (начальный адрес m-ro процесса) в регистр 43 (фиг. 8в).

После записи информации в регистр 43 перезапись образов процессов окончена. В результате проделанных операций образ I- го процесса сохранен в пам ти образов процессов , в блок 1 буферной пам ти загружен образ k-ro процесса, в регистре 41 содержитс  начальный адрес k-ro процесса, в регистре 42 - начальный адрес j-ro (текущего) процесса, в регистре 43 - начальный адрес m-го процесса. Инструкци  (второй вход кода операций 28), содержаща  команду формировани  сигнала переключени  процесса ПП, поступит на дешифратор 4 только в том случае, если на один из входов условий устройства управлени  поступит сигнал признака готовности результата (ГОТ) с выхода 27 устройства, показывающий, что предыдуща  команда, содержаща  ПП. выполнена, т.е. завершена перезагрузка и сохранение содержимого рабочих регистров. Сигнал ГОТ поступает с выхода триггера 50, который устанавливаетс  через элементы 55 НЕ и 52 И (Р+2)-м разр дом счетчика 51. Следующий сигнал ПП устанавливает триггер 49 и через элемент 56 И-НЕ опрокидывает триггер 48.

Ближайший по времени сигнал синхронизации СИНХР(вход 12 синхронизации устройства ) в сочетании с сигналом, приход щим с выхода элемента 53 И-НЕ, сбрасывает оба триггера 49 и 50 в первоначальное состо ние. Таким образом,устройство готово к приему следующей команды переключени  процессов. Процесс инициализации происходит следующим образом. Дл  того чтобы начать обработку первого процесса, необходимо в программно-недоступные регистры 41 и 43 поместить необходимую информацию, а именно: в регистр 41 - начальный адрес первого процесса (его адрес хранитс  в  чейке N+1 зоны инициализации ); в регистр 43 - начальный адрес второго процесса (его адрес хранитс  в  чейке N+1 первого процесса).

Дл  этого программе обработки процессов предшествует программа инициализации , содержаща  2 команды переключени  процесса, причем сигнал система/пользователь переводитс  в режим пользователь . Триггер 50 установлен сигналом начальной установки (вход 26 устройства) в режим готовности (специально дл  инициализации ). Все три регистра 41-43 и триггер 48 управлени  сброшены этим же сигналом в О. С приходом первого сигнала ПП триггер 48 управлени  устанавливаетс  в 1 по

пр мому выходу (УПР1) и в О по инверсному (УПР2). При этом начинаетс  обработка процесса блоком 1 буферной пам ти. Дл  перезагрузки открыт блок 6 регистров. Поскольку регистры 41-43 обнулены, то в регистре 41 записан О. Следовательно, непредсказуема  информаци  из блока 5 регистров записываетс  в зону инициализации . Затем происходит запись в регистр 42

содержимого регистра 43 (нулевое значение ). После записи в блок 6 регистров содержимого зоны инициализации проводитс  загрузка содержимого N+1  чейки зоны инициализации в регистр 43. После этого формируетс  сигнал ГОТ и устройство может прин ть второй сигнал ПП. С приходом второго сигнала ПП триггер 48 опрокидываетс , и теперь сигнал УПР1 имеет значение О, а сигнал УПР2-значение 1. Тогда дл 

обработки процесса включен блок 6 регистров , а в блоке 1 производитс  перезагрузка образа процесса по рассмотренному выше алгоритму, т.е. в зону инициализации (врегистре41 содержитс  О)записываетс 

непредсказуема  информаци  из блока 1 буферной пам ти. Затем в регистр 41 переписываетс  содержимое регистра 43 (начальный адрес первого процесса). Из зоны образа первого процесса информаци  загружаетс  в блок 1 буферной пам ти, а содержимое N+1  чейки зоны - в регистр 43, после чего счетчик 51 формирует сигнал, устанавливающий триггер 50. Таким образом , в блоке 1 буферной пам ти содержитс 

образ первого процесса, в регистре 41 - начальный адрес первого процесса, в регистре 43 - начальный адрес второго процесса . Следовательно, при подаче следующего сигнала ПП можно начинать обработку первого процесса в блоке 1 буферной пам ти. При этом в блоке 6 регистров будет происходить , согласно алгоритму работы, перезагрузка образов, а именно: содержимое блока 6 (непредсказуема  информаци ) будет загружено в зону инициализации (регистр 41 содержит О), содержимое регистра 43 (начальный адрес второго процесса ) помещаетс  в регистр 42, информаци  из зоны образа второго процесса

записываетс  в рабочие регистры блока 6. а содержимое  чейки N+1 зоны образа второго процесса - в регистр 43. Таким образом, мультипрограммное вычислительное устройство готово к обработке процессов.

Блок 1 буферной пам ти представл ет

собой двухадресный регистр, в состав которого вход т N регистров 30-32 дл  хранени  информации, в том числе и образов процессов; дешифратор 33 и два мультиплексора 34

и 35, Запись в регистры 30-32 возможна по адресу АДРЕС2. а считывание по обоим адресам АДРЕС1 и АДРЕС2. При чтение оба адреса поступают на вход блока 1 одновременно , и с мультиплексоров 34 и 35 данные с двух регистров, определ емых адресами АДРЕС1 и АДРЕС2, поступают на первый и второй выходы данных блока 1. Выбор одного из регистров 30-32 дл  записи осуществл етс  дешифратором 33, на вход которого кроме адреса АДРЕС2 поступает сигнал инструкции , разрешающей запись. Запись непосредственно в выбранный регистр осуществл етс  сигналом СИНХР. Данные дл  записи поступают со второго выхода мультиплексора 8.

Арифметико-логический блок 2 выполн ет основные вычислительные функции ус- фойства. Блок 2 включает двухвходовое арифметико-логическое устройство 38 (АЛУ), выполн ющее восемь логических операций и формирующее признаки результата и состо ни , На входах АЛУ включает селектор источника данных (мультиплексор 37), позвол ющий комбинировать в качестве па- ры операндов АЛУ информацию из нескольких источников: с первого информационного входа устройства 16, с первого и второго выходов блока 1, нулевое значение. Данные с первого и второго выхо- дов блока 1 поступают на мультиплексор 37 через шинный формирователь 5 и регистр 36, который устран ет неопределенность в кольце передачи информации с выхода блока 1 на его вход. С выхода АЛУ информаци  поступает на селектор выходных данных (мультиплексор 39). На второй вход мультиплексора 39 информаци  может быть подана с выхода Д1 регистра 36, мину  АЛУ 38. С выхода АЛУ 38 информаци  через сдвига- тель данных 40 поступает на первый вход данных мультплексора 8. Управление работой блока 2 осуществл етс  микрокодом (вход инструкции) 10-12 (первый, второй и третий входы кода операций). Входы 13 (вход/выход режима устройства) и 15 (первый вход кода операций) устройства предназначены дл  управлени  работой блока 2 устройством управлени  процессора.

По сравнению с прототипом переключе- ние процессов в предлагаемом устройстве происходит аппаратно, при этом осуществл етс  распараллеливание функций обработки текущего процесса с функцией сохранени  образа предыдущего процесса и восстановлени  образа следующего за текущим процесса.

Такое распараллеливание ведет, естественно , к сокращению времени переключени  процессов го сравнению с пооютипсм на врем , пропорциональное образу процесса , При большем размере образа процесса и достаточно частом переключении процессов использование предлагаемого устройства позвол ет повысить производительность мультипрограммной вычислительной системы в несколько раз.

В св зи с тем, что пам ть образов процессов в рассматриваемом примере реализации определ етс  размером адресного пространства вычислительной системы, котора  может иметь диспетчер пам ти или иные устройства расширени  адресного пространства, область адресов, выдел емых дл  работы с пам тью образов процессов , может быть достаточно большой. Следовательно, вычислительна  система сможет обработать большое число процессов , определ емое размером выделенного дл  этого адресного пространства.

Исход  из вышеизложенного, можно сделать вывод, что мультипрограммное вычислительное устройство позвол ет по сравнению с прототипом увеличить производительность вычислительной системы при обработке большого числа процессов.

Claims (3)

1. Формула изобретени  1. Мультипрограммное вычислительное устройство, содержащее блок буферной пам ти , арифметико-логический блок и первый шинный формирователь, причем вход синхронизации устройства подключен к входу синхронизации блока буферной пам ти и к входу синхронизации арифметико-логического блока, вход-выход признака сдвига, выход состо ни , первый информационный вход которого подключены соответсвенно к вход-выходу режима устройства , к выходу вектора состо ни  устройства , к информационному входу первого шинного формировател , к первому входу кода операции устройства и к первому информационному входу устройства, первый вход режима устройства подключен к управл ющему входу первого шинного формировател , выход которого подключен к первому выходу данных устройства, отличающеес  тем, что, с целью увеличени  быстродействи  устройства, оно содержит второй и третий шинные формировател , блок регистров, дешифратор, мультиплексор , блок пам ти, блок формировани  признаков текущих процессов в мультипроцессорной системе и блок управлени , при этом второй информационный вход устройства подключен к первому информационному входу блока пам ти, третий

   информационный вход устройства подключен к первому входу выборки блока регистров и к первому информационному входу мультиплексора, первый, второй и третий выходы которого подключены соответствен- но к первому, второму и третьему информационным входам блока буферной пам ти, первый выход которого подключен к информационному входу второго шинного формировател  и к первому информационному входу третьего шинного формировател , четвертый информационный вход устройства подключен к первому адресному входу блока пам ти, первый выход которого подключен к информационному входу блока формировани  признаков текущих процессов в мультипроцессорной системе, к второмуинформационномувходу мультиплексора и к первому информационному входу блока регистров, второй выход блока пам ти подключен к второму выходу данных устройства, вход выборки, вход чтени -записи и второй вход режима которого подключены соответственно к первому входу выборки, к первому входу чтени -записи и к входу режима блока пам ти, второй адресный вход которого подключен к выходу блока формировани  признаков текущих процессов в мультипроцессорной системе, вход начальной установки устройства под- ключен к входам начальной установки блока управлени  и блока формировани  признаков текущих процессов в мультипроцессорной системе, вход синхронизации устройства подключен к второму входу вы- оорки блока пам ти, к входу синхронизации блока регистров и входу синхронизации блока управлени , первый, второй и третий выходы которого подключены соответственно к второму входу чтени -записи блока па- м ти, к первому управл ющему входу блока формировани  признаков текущих процессов в мультипроцессорной системе и к выходу признака готовности результата устройства, второй вход кода операции ко- торого подключен к информационному входу дешифратора, первый, второй и третий выходы которого подключены соответственно к первому, второму входам-кода операции арифметико-логического блока и к входу режима блока управлени , четвертый выход дешифратора подключен к третьему входу кода операции арифметико-логического блока, к третьему информационному входу мультиплексора и к первому входу записи- ч генИ  блока регист ров первый выход которого соединен с выходом второго шинного формировател  и подключен к второму информационному входу блокапамчти второй

   выход блока буферной пам ти подключен к второму информационному входу третьего шинного формировател , выход которого соединен с вторым выходом блока регистров и подключен к второму информационному входу арифметико-логического блока, второй информационный выход которого подключен к второму информационному входу блока регистров и к четвертому информационному входу мультиплексора, четвертый выход блока управлени  подключен к третьему адресному входу блока пам ти, к п тому информационному входу мультиплексора и к второму входу выборки блока регистров, п тый выход блока управлени  подключен к второму управл ющему входу блока формировани  признаков текущих процессов в мультипроцессорной системе, к управл ющему входу мультиплексора, к второму входу записи/чтени  блока регистров и к управл ющему входу второго шинного формировател , шестой выход блока управлени  подключен к третьему управл ющему блока формировани  признаков текущих хщессов в мультипроцессорной системе, к третьему входу записи-чтени  блока регистров и к управл ющему входу третьего шинного формировател , седьмой выход блока управлени  подключен к четвертому управл ющему входу блока формировани  признаков текущих процессов в мультипроцессорной системе, к шестому информационному входу мультиплексора и к четвертому входу записи-чтени  блока регистров, вход единичного потенциала устройства подключен к входу единичного потенциала блока управлени .
2. 2. Устройство поп. 1,отличающее- с   тем, что блок управлени  содержит три триггера, счетчик, три элемента И, элемент НЕ и два элемента ИЛИ, причем вход начальной установки блока управлени  под ключен к первому входу первого элемента И и к инверсному входу установки в О первого триггера, вход синхронизации блока управлени  подключен к счетному входу счетчика и к первому входу первого элемента ИЛИ, выход которого подключен к входам установки в О второго и третьего триггеров , вход режима блока управлени  подключен к входу синхронизации второго триггера, выход которого подключен к первому входу второго элемента И, инверсный выход которого подключен к входу синхронизации первого триггера, к второму входу первого элемента ИЛИ и к информационно- , му входу счетчика, первый информационный выход которого подключен к четвертому выходу блока управлени  и к

   входу третьего элемента И, инверсный выход которого подключен к второму выходу блока управлени  и первому входу второго элемента ИЛИ, инверсный выход которого подключен к первому выходу блока управлени , вход единичного потенциала которого подключен к инверсному входу установки в 1 первого триггера, к информационным входам и инверсным входам установки в 1 второго и третьего триггеров, выход третьего триггера подключен к второму входу второго элемента И и х третьему выходу блока управлени , пр мой выход первого триггера подключен к п тому выходу блока управлени , инверсный выход первого триггера подключен к шестому выходу блока управлени  и к информационному входу первого триггера, второй информационный выход счетчика подключен к второму входу второго элемента ИЛИ и к седьмому выходу блока управлени , третий информационный выход счетчика подключен к входу элемента НЕ, выход которого подключен к второму входу первого элемента И, выход которого подключен к входу синхронизации третьего триггера.
3. 3. Устройство по п. 1,отличающее- с   тем, что блок формировани  признаков

   текущих процессов в мультипроцессорной системе содержит три регистра, два элемента И и два элемента НЕ. причем первый, второй и третий управл ющие входы и информационный вход блока подключены соответственно к входу первого элемента НЕ. к входу синхронизации первого регистра, к входу синхронизации второго регистра и информационному входу третьего регистра,

   выход которого подключен к информационным входам первого и второго регистров, выходы КОТОРЫХ объединены по схеме МОНТАЖНОЕ ИЛИ и подключены к выходу блока, четвёртый управл ющий вход которого подключен к входу второго элемента НЕ и первому входу первого элемента И, инверсный выход которого подключен х входу записи/считывани  третьего регистра, выход первого элемента НЕ подключен к

   второму входу первого элемента И и к первому входу второго элемента И. инверсный выход которого подключен к входам записи/ считывани  первого и второго регистров., вход начальной установки блока подключен

   к входам установки Б О первого, второго и третьего регистров, выход второго элемента НЕ подключен к второму входу второго элемента И.

   ..tL

   fr

   rngj

   tftlj- №

   UJj-./njf

   г 1Шг ,

   t MWwLZ-. .

   7 7™tfi bvnintJu мчу/ц

   v.A9 (,hSndu MVa(

   Д/Л /

   cbvn

   l07H2l/f/0dufi

   13

   J.JH

   SZ JDfi

   WJOJ

   /776

   Jtfvf

   1777147

   вход

   Г

   Адрес I

   2 вход)

   Г Рг2

   V V V

   J. v .Vj u

   I выход Фиг. 2

   8ЮДХВНЮД3 ВХОДI

   сдвиге кода операци 

   Г Адрес.

   т

   ±.

   3 вход

   33

   зг

   L

   Jt

   вход сингро1НИ38ЦИИ

   Г

   -VV

   Uz

   Ъч

   X

   33

   Блок I

   выход

   2ynp. вход |синх

   вход |

   нач.ус- устр

   та овки

   инф. вход

   4 упр.вход I упр.вход Фиг. 4

   вюд еда-г- ничаого I

   г выход |

   L

   Зу пр.

   |вюд

   Д Ц5ЫГАЛ -О I JtKЦ -1 l-rNJ , 1мвЧвДЬ1 « . ус85 .51 t.-..

   Блок II

   Rt «

   31 |тановкш I

   Зона

   ИНИЦИЯ-ЧИЗаЦИИ

   N N-H

   Ai

   Образ процесса i

   N N+l

   Aj

   Образ процесса j

   N N+l

   Ak

   Образ процесса k

   Am

   Образ процесса m

   JN+1

   Ax

   Ј«r. 6

   Процесс i

   Процесс j

   Процесс k

   Процесс m

   :::r

   j.p-.Lieec x

   Т

   tor. 7

   a) I L IAi ИLLM

   C3 Pr 1№ II

   6) I 1 Pr Ak

   з

   в) 1 Pr I Ak J

   3 Pr J

   2 Pr

   Aj

   fer. 8