PL220276B1 - Control system with a digital modulator for n-phase two-level MSI voltage inverter - Google Patents

Description

Opis wynalazkuDescription of the invention

Przedmiotem wynalazku jest układ sterowania z cyfrowym modulatorem dla n-fazowego dwupoziomowego falownika napięcia MSI.The present invention relates to a control system with a digital modulator for an MSI n-phase two-level voltage inverter.

Właściwe sterowanie zaworów energoelektronicznych falowników napięcia MSI jest wypracowywane przez algorytm modulacji. Do podstawowych algorytmów zalicza się: modulację regularną to jest naturalną i modulację wektorową. Wynikiem ich działania jest ciąg impulsów sterujących zawory falownika napięcia, dzięki którym na jego wyjściu otrzymuje się przebieg o zadanej wartości częstotliwości i zadanej wartości skutecznej 1-harmonicznej napięcia. W rzeczywistych układach sterowania sygnały te podlegają dodatkowemu przetwarzaniu, wynikającemu z parametrów dynamicznych zaworów oraz wymogów systemu zabezpieczenia przekształtnika. Funkcje te mogą być realizowane przez specjalizowane układy scalone lub implementacje algorytmów za pomocą układów programowalnych i systemów mikroprocesorowych. Jednak najczęściej rozwiązaniem jest zastosowanie układów peryferyjnych (bazujących na zespołach licznikowych), które są elementem mikrokontrolerów.The correct valve control of MSI power electronic voltage inverters is achieved by a modulation algorithm. The basic algorithms include: regular modulation, i.e. natural, and vector modulation. The result of their operation is a series of impulses controlling the voltage inverter valves, thanks to which a waveform with a set frequency value and a set value of the RMS voltage harmonic is obtained at its output. In real control systems, these signals are subject to additional processing, resulting from the dynamic parameters of the valves and the requirements of the converter protection system. These functions can be performed by specialized integrated circuits or implementation of algorithms by means of programmable circuits and microprocessor systems. However, the most common solution is to use peripheral systems (based on counting units), which are part of microcontrollers.

Znanych jest szereg wewnętrznych układów peryferyjnych mikrokontrolerów, umożliwiających generację sygnałów zgodnych z algorytmami modulacji dla falownika MSI. Jednym z nich jest układ ITU z ang. Integrated Timer Unit, będący elementem składowym 16-bitowych mikrokontrolerów firmy Renesas z rodziny H8/300H na przykład układ H8/3048BF. Układ ITU składa się z 5 kanałów, każdy z niezależnym 16-bitowym licznikiem, własnym układem sterowania i kilkoma trybami pracy. Jednym z nich jest tryb sterowania dla 3-fazowego falownika napięcia określany jako complementary PWM mode. W trybie tym kanały 3 i 4 są sprzęgnięte ze sobą w sposób umożliwiający generację 6 sygnałów sterujących dla tranzystorów 3-fazowego falownika napięcia. Można określić stan aktywny, to jest wysoki lub niski, sygnału załączającego, ustawić częstotliwość przełączania i wartość czasu martwego. Czas ten jest wspólny dla wszystkich sygnałów i nie może być zerowy, określa on pewne stałe opóźnienie pomiędzy wyłączeniem jednego tranzystora w półmostku, do chwili załączenia drugiego tranzystora w tym samym półmostku. Parametry wcześniej wymienione mogą być modyfikowane tylko w chwili zatrzymania układu licznikowego. Wadą układu jest ustalona na sztywno relacja między wartościami liczników i rejestrami buforowymi, które powodują przełączenia sygnałów sterujących, trudności z wymuszeniem wypełnienia 100% i 0% oraz sprzęgnięcie w jedynym bloku kształtowania sterowania na podstawie wartości zadanych wypełnienia z jednoczesnym wpływem na czas martwy. Eliminacja zbyt krótkich impulsów na wyjściach sterujących musi zostać zrealizowana przez użytkownika programowo.There are a number of internal microcontroller peripheral circuits that enable the generation of signals according to the modulation algorithms for the MSI inverter. One of them is the ITU system from the Integrated Timer Unit, which is a component of the 16-bit Renesas H8 / 300H microcontrollers, for example the H8 / 3048BF chip. The ITU system consists of 5 channels, each with an independent 16-bit counter, its own control system and several operating modes. One of them is the complementary PWM mode for a 3-phase voltage inverter. In this mode, channels 3 and 4 are coupled to each other in such a way as to generate 6 control signals for the transistors of the 3-phase voltage inverter. You can define the active state, that is, high or low, the trigger signal, set the switching frequency and the dead time value. This time is common to all signals and cannot be zero, it defines some constant delay between switching off one transistor in the half-bridge, until switching on the other transistor in the same half-bridge. The parameters mentioned earlier can be modified only when the counter system is stopped. The disadvantage of the system is the rigidly fixed relationship between the values of the counters and the buffer registers that cause switching of the control signals, difficulties with forcing 100% and 0% fill, and coupling in the only control shaping block based on the fill setpoints with simultaneous influence on the dead time. Elimination of too short pulses on the control outputs must be implemented by the user in terms of software.

Innym znanym rozwiązaniem jest układ EVM Event Manager mikrokontrolera sygnałowego Texas Instruments TMS320F2812 z rodziny C28xx. Układ EVM pozwala na generowanie 6 lub 8 sygnałów sterujących według programowo skonstruowanego algorytmu. Sygnały sterujące są pogrupowane po 2 do sterowania pary tranzystorów w półmostku, a czas przełączeń jest odmierzany za pomocą jednego wspólnego licznika 16-bitowego. Można ustalić aktywny stan sygnału sterującego, wysoki lub niski - pozwala to na dopasowanie do układu wyzwalania tranzystorów, oraz wprowadzić czas martwy do sterowania. Wartość tego czasu może być zmieniona tylko po zatrzymaniu licznika układu. Istnieje także możliwość blokady wszystkich wyjść sterujących za pomocą zewnętrznego wejścia cyfrowego. Układ nie kontroluje czasu trwania impulsów przełączających, z punktu widzenia czasu ich trwania. Powoduje to, że użytkownik sam musi programowo eliminować impulsy zbyt krótkie.Another known solution is the EVM Event Manager chip of the Texas Instruments TMS320F2812 signal microcontroller from the C28xx family. The EVM system allows you to generate 6 or 8 control signals according to a programmable algorithm. The control signals are grouped by 2 to drive a pair of transistors in a half-bridge, and the switching time is measured with one common 16-bit counter. You can set the active state of the control signal, high or low - this allows you to match the transistor triggering circuit, and introduce a dead time to the control. The value of this time can only be changed after the system timer is stopped. It is also possible to block all control outputs with an external digital input. The system does not control the duration of switching pulses from the point of view of their duration. As a result, the user has to programmatically eliminate pulses that are too short.

Następcą układu EVM w mikrokontrolerach sygnałowych firmy Texas Instruments z rodziny C28xxx jest układ ePWM z ang. Enhanced Pulse Width Modulator na przykład w mikrokontrolerze TMS 320F2808. Układ składa się z 6 bloków, a każdy z nich ma budowę modułową. Poszczególne funkcje są wykonywane przez wydzielone moduły: licznikowy, kształtowania sygnałów sterujących, wymuszania czasu martwego, logiki wyjściowej. Wartości czasów martwych mogą być różne dla poszczególnych bloków. Niestety wartość czasu martwego może być ustawiana tylko po zatrzymaniu licznika bloku ePWM, podczas inicjacji układu. Nie ma też możliwości eliminacji krótkich impulsów w sygnałach sterujących tranzystorami.The successor of the EVM system in Texas Instruments C28xxx signal microcontrollers is the ePWM system with Enhanced Pulse Width Modulator, for example in the TMS 320F2808 microcontroller. The system consists of 6 blocks, each of them has a modular structure. Particular functions are performed by separate modules: counter, shaping control signals, forcing dead time, output logic. The dead time values may differ from block to block. Unfortunately, the holdoff value can only be set after the ePWM block counter is stopped during system initialization. There is also no possibility of eliminating short pulses in the signals controlling the transistors.

Układ sterowania według wynalazku charakteryzuje się tym, że składa się z n-torów sterowania, gdzie n odpowiada ilości faz układu, korzystnie trzech, przy czym pojedynczy tor składa się z szeregowo połączonych kolejno: bloku licznikowego BL, bloku formowania impulsów BFI, bloku eliminacji krótkich impulsów BEKI, bloku czasu martwego BCM, bloku logiki wyjściowejThe control system according to the invention is characterized in that it consists of n control paths, where n corresponds to the number of phases of the system, preferably three, the single path consisting of a series of consecutively connected: counter block BL, pulse forming block BFI, short elimination block. BEKI pulses, BCM dead time block, output logic block

PL 220 276 B1PL 220 276 B1

BLW. Blok czasu martwego BCM zawiera dodatkowy rejestr podwójnie buforowany określający wartość czasu martwego. Wartość czasu martwego bloku BCM przepisywana jest z rejestru buforowego do części roboczej w wybranej programowo chwili za pomocą jednej lub kilku powiązanych logicznie flag bloku licznikowego BL to jest: CMP, PRD, ZERO, UP, DOWN.BLW. The BCM Holdoff block includes an additional double-buffered register that specifies a Holdoff value. The value of the BCM block dead time is copied from the buffer register to the working part at the software-selected moment by means of one or more logically related flags of the BL counter block, i.e .: CMP, PRD, ZERO, UP, DOWN.

Zaletą wynalazku jest uporządkowana struktura, w której każda istotna funkcja jest realizowana przez wydzielony blok. Wprowadzenie podwójnego buforowania rejestru zadającego czas martwy pozwala na dynamiczną zmianę jego wartości w czasie pracy modulatora, bez potrzeby jego zatrzymywania. Pozwala to na zredukowanie do minimum zniekształceń prądu odbiornika, wynikających z opóźnienia załączenia zaworów przez czas martwy.An advantage of the invention is an ordered structure in which each essential function is performed by a separate block. The introduction of double buffering of the register setting the dead time allows for the dynamic change of its value during the modulator operation, without the need to stop it. This allows to reduce to a minimum the receiver current distortions, resulting from the delay in switching on the valves by the dead time.

Przedmiot wynalazku pokazano na rysunkach na których fig. 1 przedstawia typową znaną strukturę falownika dla układu 3-fazowego, fig. 2 przedstawia schemat blokowy układu sterowania natomiast fig. 3 przedstawia pojedynczy tor układu sterowania, fig. 4 przedstawia budowę bloku czasu martwego, natomiast fig. 5 przedstawia przebiegi czasowe bloku czasu martwego.The subject of the invention is shown in the drawings in which Fig. 1 shows a typical known inverter structure for a 3-phase system, Fig. 2 shows a block diagram of a control system, and Fig. 3 shows a single control circuit, Fig. 4 shows the structure of a dead time block, while Fig. 5 shows the timing of the Holdoff Block.

W typowym rozwiązaniu falownika (dla układu 3-fazowego fig. 1) sygnały sterujące SS są wypracowane przez układ sterowania, i następnie dopasowane do wymagań zaworów energoelektronicznych przez układ wyzwalania (driver). Układ wyzwalania, jako zwrotne, podaje do układu sterowania sygnały błędów działania SB, aktywne w sytuacji uszkodzenia przekształtnika, obciążenia lub układu wyzwalania.In a typical inverter design (for a 3-phase system, Fig. 1), the SS control signals are generated by the control system, and then matched to the requirements of the power electronic valves by the trigger circuit (driver). The triggering circuit provides the control system with feedback signals SB errors, active in the event of a failure of the converter, load or the triggering circuit.

Układ sterowania według wynalazku zbudowany jest z szeregowo połączonych bloków. Każdy z bloków realizuje osobne zadania układu sterowania. Schemat blokowy układu sterowania (fig. 2) pokazano dla falownika 2-poziomowego, wielofazowego. Typowe rozwiązania ograniczają się zwykle do układów 3-fazowych, ale układ ten może być rozbudowany dla innych konfiguracji, to jest falownika 6-fazowego. Każda faza to kolejny n-ty tor sterowania.The control system according to the invention consists of blocks connected in series. Each block carries out separate tasks of the control system. The block diagram of the control system (Fig. 2) is shown for a 2-level, multi-phase inverter. Typical solutions are usually limited to 3-phase systems, but this system can be extended to other configurations, i.e. 6-phase inverter. Each phase is the next nth control path.

Pojedynczy tor składa się z bloku licznikowego BL, bloku formowania impulsów BFI, bloku eliminacji krótkich impulsów BEKI, bloku czasu martwego BCM, bloku logiki wyjściowej BLW.A single track consists of a counter block BL, pulse forming BFI block, short BEKI elimination block, BCM dead time block, BLW output logic block.

Pojedynczy tor został przedstawiony na rysunku fig. 3. Blok BL, to układ bazujący na liczniku wielobitowym, zawiera komparator cyfrowy, rejestry podwójnie buforowane dla wyznaczenia okresu zliczania PERIOD oraz rejestr CMPR dla generacji flagi porównania CMP. Wybór częstotliwości taktowania przez wejściowy preskaler pozwala na zadanie częstotliwości przełączania. Zadaniem bloku licznikowego BL jest generacja flag sygnalizujących zdarzenia, a związanych z działaniem licznika i rejestrów buforowych (CMPR, PERIOD). Wyznaczają one odpowiednimi flagami chwile stanu zliczania licznika w górę UP i w dół DOWN, osiągnięcie wartości maksymalnej licznika PRD, wartości zerowej ZERO i zadanej do porównania CMP.A single path is shown in Fig. 3. The BL is a multi-bit counter based circuit which includes a digital comparator, double buffered registers for PERIOD count period determination, and a CMPR register for generating the CMP comparison flag. The clock frequency selection via the input prescaler allows the selection of a switching frequency. The task of the BL counter block is the generation of flags signaling events related to the operation of the counter and buffer registers (CMPR, PERIOD). They designate with appropriate flags the times of the counter count state UP and DOWN, reaching the maximum value of the PRD counter, the zero value ZERO and the set point for comparison CMP.

Flagi te są podstawą do ukształtowania sygnału sterującego w bloku BFI. Zadanie jest realizowane na podstawie programowo wyznaczonych wymagań, dla wymuszenia na wyjściu stanu logicznego wysokiego i niskiego - przez przerzutnik RS. Szczegółowy sposób działania zależy od zastosowanego algorytmu modulacji. Flagi te mogą być wykorzystywane przez system przerwań oraz umożliwiają uruchamianie układu przetwornika A/C, jeśli znajduje się w systemie.These flags are the basis for forming the control signal in the BFI block. The task is carried out on the basis of software-defined requirements, for the output of logical high and low state to be forced by the RS trigger. The detailed operation depends on the modulation algorithm used. These flags can be used by the interrupt system and allow the A / D converter circuit to start, if present in the system.

Blok eliminacji krótkich impulsów BEKI ma na celu niedopuszczenie do wypracowania sygnałów, o czasie trwania stanu niskiego lub wysokiego, poniżej ustalonego progu. Ustalenie m inimalnego czasu trwania w stanie niskim i wysokim jest uzależnione od parametrów dynamicznych zaworów falownika i układu wyzwalania. Blok ten jest układem sekwencyjnym, którego realizacja opiera się na rejestrach przesuwnych lub licznikach taktowanych przez wewnętrzny sygnał zegarowy. Działanie jest następujące; jeśli na wejściu sygnał ST z bloku BFI utrzymuje swój stan logiczny przez zadaną liczbę cykli zegarowych (zegara wewnętrznego), następuje wymuszenie sygnału na wyjściu bloku ST1 o tej samej wartości.The block of elimination of short BEKI pulses is aimed at preventing the development of signals with the duration of the low or high state, below the set threshold. Determining the minimum duration in the low and high state depends on the dynamic parameters of the inverter valves and the trigger system. This block is a sequential circuit, the implementation of which is based on shift registers or counters clocked by an internal clock signal. The action is as follows; if the input ST1 signal from the BFI block maintains its logical state for a predetermined number of clock cycles (internal clock), the output signal of ST1 is forced to the same value.

Przetworzony w taki sposób sygnał ST1 jest rozdzielany na dwa sygnały komplementarne w bloku generacji czasów martwych BCM.The signal ST1 processed in this way is split into two complementary signals in the BCM dead time generation block.

Jedno z rozwiązań bloku generacji czasu martwego przedstawiono na rysunku Fig. 4, a przebiegi czasowe na rysunku Fig. 5. Sygnał wejściowy ST1 zostaje rozdzielony na dwa sygnały, w tym jeden zanegowany notST1. Każdy z nich jest przetwarzany w identycznych generatorach czasu martwego. Dalszy opis dotyczy tylko sygnału ST1. Zostaje on wprowadzony na wejście zegarowe clk przerzutnika D, reagującego na zbocze narastające. Po przełączeniu sygnału sterującego ST1 w stan wysoki następuje zadziałanie przerzutnika D i przep isanie stanu wysokiego na wyjście Q. Sygnał ten odblokowuje licznik odmierzający czas martwy. Licznik ten jest ta ktowany sygnałem wysokiej częstotliwości clk PT, pochodzącym z preskalera. Wartość licznikaOne embodiment of the dead time generation block is shown in Fig. 4, and the time waveforms in Fig. 5. The input signal ST1 is split into two signals, one of which is inverted notST1. Each of them is processed in identical dead time generators. The following description applies only to the ST1 signal. It is introduced to the clk input of the D trigger, which responds to a rising edge. After switching the ST1 control signal to the high state, the D trigger is activated and the high state is transferred to the Q output. This signal enables the counter measuring the dead time. This counter is guided by the high frequency signal clk PT from the prescaler. Counter value

PL 220 276 B1 jest porównywana przez komparator z wartością ustawionego czasu martwego z rejestru roboczego. W chwili, gdy wartość licznika jest równa wartości czasu martwego komparator wystawia sygnał, ustawiający wyjście sterujące ST1H w stan wysoki za pomocą przerzutnika RS i jednoczesne blokuje dalsze działanie licznika przez wejście C. Zmiana stanu sygnału wejściowego ST1 na niski powoduje natychmiastowe przełączenie sygnału wyjściowego ST1H także na stan niski przez wejście R przerzutnika RS i jednocześnie licznik jest wyzerowany, w oczekiwaniu na kolejne zbocze narastające sygnału ST1. Sygnał ST1L powstaje w analogiczny sposób z tym, że sygnał ST1 zostaje zanegowany i dalej jest przetwarzany zgodnie z powyższym wzorcem dla ST1H. Istotną cechą jest fakt, że wartość rejestru roboczego czasu martwego przepisywana jest z rejestru buforowego czasu martwego w wybranej chwili przez flagę pochodzącą z bloku BL/BFI. Można programowo wybrać jedną lub powiązać logiczne kilka flag: CMP, PRD, ZERO, UP, DOWN. Pozwala to na dynamiczną zmianę wartości czasu martwego z cyklu przełączenia na cykl. Jest to istotne, ze względu na fakt, że czas martwy powoduje zniekształcenie sterowania w st osunku do działania bloku BFI. W pewnych sytuacjach zależnych od polaryzacji prądu płynącego w sterowanych zaworach energoelektronicznych jest on nie zbędny, a w pewnych może być zredukowany do zera, bez niebezpieczeństwa uszkodzenia zaworów. O znacza to, że sygnały ST1H i ST1L mogą być pozbawione czasów martwych, gdy nie jest to potrzebne.The comparator compares the set hold time value from the working register. When the value of the counter is equal to the value of the dead time, the comparator outputs a signal that sets the control output ST1H to a high state using the RS trigger and simultaneously blocks the further operation of the counter via input C. Changing the state of the input signal ST1 to low causes an immediate switch of the output signal ST1H also to a low state through the R input of the RS trigger and at the same time the counter is zeroed, awaiting the next rising edge of the ST1 signal. The ST1L signal is produced in an analogous manner except that the ST1 signal is inverted and further processed according to the above pattern for ST1H. An important feature is that the value of the working dead time register is copied from the dead time buffer register at the selected point in time by the flag from the BL / BFI block. One can programmatically select one or logically bind several flags: CMP, PRD, ZERO, UP, DOWN. This allows the hold-off time to change dynamically from switching to cycle. This is important due to the fact that the dead time distorts the control in relation to the operation of the BFI block. In certain situations depending on the polarity of the current flowing in the controlled power electronic valves, it is necessary, and in some cases it can be reduced to zero without the risk of damaging the valves. That is, the ST1H and ST1L signals can be devoid of dead times when this is not needed.

Blok logiki wyjściowej BLW ma za zadanie umożliwienie modyfikacji sterowania przez wybór logiki sterowania zaworów (prosta lub zanegowana - w zależności od wymagań układu wyzwalania zaworów), ale także umożliwienie szybkiego wyłączenia sterowania na drodze programowej lub układowej przez wejścia SB. To ostatnie pozwala na sprzęgnięcie z układem wyzwalania zaworów (driver), a sygnały SB mogą być sumowane z poszczególnych bloków modulatora jako sygnał zabezpieczenia. Pojawienie się flagi SB powoduje automatyczną blokadę sterowania i może być wykorzystane przez system przerwań. Określenie sposobu działania bloku BLW, podobnie jak wcześniejszego, odbywa się za pomocą rejestru sterującego podwójnie buforow anego. Przepisanie informacji może nastąpić natychmiast lub po pojawieniu się jednej lub powiązanie logiczne kilku flag bloku licznikowego BL: CMP, PRD, ZERO, UP, DOWN.The BLW output logic block is designed to enable the modification of the control by selecting the valve control logic (simple or negated - depending on the requirements of the valve actuation system), but also to enable the quick shutdown of the control in the program or system way through the SB inputs. The latter allows for coupling with the valve actuator (driver), and the SB signals can be summed from individual modulator blocks as a protection signal. The appearance of the SB flag causes the automatic control lock and can be used by the interrupt system. The determination of the operation of the BLW block, similar to the previous one, is carried out using a double-buffered control register. The rewriting of the information may take place immediately or after the appearance of one or a logical connection of several flags of the BL counter block: CMP, PRD, ZERO, UP, DOWN.

Claims (3)

Zastrzeżenia patentowePatent claims 1. Układ sterowania z cyfrowym modulatorem dla n-fazowego dwupoziomowego falownika napięcia MSI, znamienny tym, że składa się z n-torów sterowania, gdzie n odpowiada ilości faz układu, korzystnie trzech, przy czym pojedynczy tor składa się z szeregowo połączonych kolejno: bloku licznikowego BL, bloku formowania impulsów BFI, bloku eliminacji krótkich impulsów BEKI, bloku czasu martwego BCM, bloku logiki wyjściowej BLW.1. A control system with a digital modulator for an MSI n-phase two-level voltage inverter, characterized in that it consists of n control paths, where n corresponds to the number of phases of the system, preferably three, and the single path consists of a series-connected block counter BL, pulse forming BFI block, short BEKI elimination block, BCM dead time block, BLW output logic block. 2. Układ sterowania według zastrz. 1, znamienny tym, że blok czasu martwego BCM zawiera dodatkowy rejestr podwójnie buforowany określający wartość czasu martwego.2. The control system according to claim The method of claim 1, wherein the BCM dead time block includes an additional double buffered register specifying a dead time value. 3. Układ sterowania według zastrz. 1, znamienny tym, że wartość czasu martwego bloku BCM przepisywana jest z rejestru buforowego do części roboczej w wybranej programowo chwili za pomocą jednej lub kilku powiązanych logicznie flag bloku licznikowego BL to jest: CMP, PRD, ZERO, UP, DOWN.3. The control system according to claim The method of claim 1, wherein the BCM dead time value is copied from the buffer register to the work portion at a software-selected time by one or more logically related flags of the counter block BL, that is, CMP, PRD, ZERO, UP, DOWN.