PL130196B1 - Apparatus for synchronization of multiplex operation of exchange with time commutation - Google Patents

Description

Opis patentowy opublikowano: 1986 06 05 130196 Int. Cl.3 H01J 3/06 H04Q 11/04 Twórca wynalazku Uprawniony z patentu: Socists Anonyme dite: Compagnie Industrielle Des Telecommunications Cit-Alcatel, Paryz (Francja) Urzadzenie do synchronizowania multiplexu w centrali o komutacji czasowej Wynalazek dotyczy urzadzenia do synchronizowa- nia multiplexu, w centrali o komutacji czasowej, laczacego ja z innymi centralami typu komutacji czasowej lub elektromechanicznymi, badz z odda¬ lonymi jednostkami przylaczeniowymi, zwanymi 5 satelitami, które grupuja pewna liczbe abonentów.

Centrala o komutacji czasowej jest centrala, która przesyla sygnaly mowy i sygnalizacji, modu¬ lowane impulsami kodowymi. Sygnaly sa zawarte w kanalach czasowych ramki i sa przesylane przez 10 multiplexy. Kazdy multiplex polaczony z centrala o komutacji czasowej pochodzi z centrali lub sate¬ lity, majacego wlasny zegar, zwany zegarem odda¬ lonym. Centrala o komutacji czasowej posiada swój wlasny zegar zwany zegarem lokalnym. Ze- 15 gary oddalone i zegar lokalny nie pracuja wspól- fazowO i sa one plesiochroniczne. Ponadto w mul- tiplexach wystepuje zjawisko „migotania". Migo¬ tanie jest bledem wprowadzanym przez cyfrowa transmisje, a wynikajacym z modulacji zaklócen 20 polozenia momentów/w których ustalone sa im¬ pulsy. Dlatego wlasnie, by centrala o komutacji czasowej nie traktowala tak samo informacji po¬ chodzacych z innej centrali lub satelity, niezbedne jest ponowne synchronizowanie z zegarem lokal- 25 nym informacji pochodzacych w fazie z zegarem oddalonym.

Znane sa urzadzenia do synchronizacji, zwlaszcza z artykulu pp. D. FEUERSTEIN, J. B. JACOB, R. RENOULIN i J. CUEROV pt.: „Grupowanie wy- 30 % posazenia do synchronizacji systemu komutacji czasowej Platon", który ukazal sie w publikacji Revue COMMUTATION ET ELECTRONIQE nr 34 z lipca 1971, strony 7 do 24. Znane urzadzenia sa skomplikowane i niezadawalajaco rozwiazuja pro¬ blem migotania w przypadku, gdy iri formar.Ja obj^i migotaniem jest wazna.

Urzadzenie do synchronizowania r^nlMr>v,l centrali o komutacji czasowej, który to multiplex przesyla sygnaly mowy modulowane impulsami ko¬ dowymi w kanalach czasowych ramki, które to urzadzenie zawiera licznik lokalny, licznik oddalo- ny, rejestr wejsciowy, rejestr wyjsciowy, pamiec, obwód adresowania, obwód wyboru czasu zapisu, obwód decyzyjny oraz srodki do kontrolowania kodu identyfikacyjnego zwanego slowem blokowa¬ nia ramki, wedlug wynalazku charakteryzuje sie tym, ze z wyjsciem rejestru wejsciowego polaczony jest rejestr równolegly, którego wyjscie jest pola¬ czone z pamiecia poprzez element I zapisu, przy czym wyjscie pamieci jest polaczone z rejestrem wyjsciowym poprzez element I odczytu.

Ponadto z wyjsciem licznika lokalnego polaczony jest obwód adresowania, którego drugie wTejscie jest polaczone z licznikiem oddalonym, a którego wyjscie jest polaczone z wejsciem sterujacym ob¬ wodu adresowania pamieci, przy czym z licznikiem lokalnym oraz z licznikiem oddalonym polaczony jest obwód wyboru czasu zapisu, którego wyjscie jest: polaczone z obwodem adresowania oraz z ele- 130 1963 130 196 4 mentem I zapisu. Z wyjsciem obwodu wyboru czasu zapisu jest polaczony obwód decyzyjny, polaczony równiez z wyjsciem licznika lokalnego i wyjsciem i decyzyjnego jest, polaczone z wejsciem obwodu • adresowania. Ponadto z wyjsciem licznika oddalo¬ nego oraz z wyjsciem rejestru wejsciowego pola- .. czony Jest obwód blokowania ramki, którego wyj- "~ seie jest poiaczoiwi z wejsciem elementu I, którego wyjscie jest polaczone z wejsciem licznika oddalo¬ nego. Z wyjsciem rejestru wejsciowego oraz z wyj¬ sciem licznika oddalonego polaczony jest obwód wprowadzania nieparzystosci, którego wyjscie po¬ laczone jest z rejestrem wejsciowym.

Obwód wyboru czasu zapisu zawiera rejestr sze- regowo-równolegly, którego jedno wejscie jest po¬ laczone z licznikiem oddalonym, a sterujace wejscie jest polaczone z elementem I, którego jedno wejscie polacoone jest z licznikiem lokalnym, a drugie wej¬ scie z zegarem lokalnym, przy czym wyjscie re¬ jestru szeregowo-równoleglego jest polaczone z de¬ koderem, którego wyjscie poprzez inwertor jest po¬ laczone z jednym wejsciem elementu I, którego drugie wejscie jest polaczone z zegarem, lokalnym poprzez drugi inwertor, trzecie wejscie którego jest polaczone bezposrednio z zegarem lokalnym, a któ¬ rego wyjscie polaczone jest z obwodem adresowa¬ nia.

Obwód decyzyjny zawiera dekoder dolaczony swym wejsciem do licznika oddalonego, przy czym wyjscia dekodera sa polaczone z elementem LUB, którego wyjscie jest polaczone z jednym wejsciem elementu I, którego drugie wejscie poprzez inwer¬ tor polaczone jest z wyjsciem obwodu wyboru czasu zapisu, a, którego wyjscie polaczone jest z wejsciem rejestru, którego wyjscie pest polaczone z drugim elementem I, którego drugie wejscie jest polaczone z wyjsciem obwodu decyzyjnego i jedno¬ czesnie poprzez inwertor z trzecim elementem I, którego drugie wejscie jest dolaczone do zródla sygnalu stalego. Ponadto wyjscie drugiego elemen¬ tu I oraz wyjscie trzeciego elementu I polaczone sa z drugim elementem LUB, którego wyjscie pola¬ czone jest z czwartym elementem I, a którego dru¬ gie wejscie polaczone jest poprzez inwertor z wyj¬ sciem piatego elementu I polaczonego z licznikiem lokalnym i zegarem dodatkowym, przy czym wyjscie czwartego elementu I jest polaczone z re¬ jestrem, którego wyjscie jest wyjsciem obwodu decyzyjnego.

Obwód blokowania ramki zawiera dekoder adresu dolaczony swym wejsciem do wyjscia rejestru wej¬ sciowego, przy czym wyjscie dekodera adresu jest polaczone poprzez obwód adresowania z pamiecia stala i jednoczesnie z wyjsciem rejestru wejsciowe¬ go poprzez inwerter, a ponadto poprzez rejestr jed- nobitowy i element I równiez z licznikiem oddalo¬ nym i zegarem oddalonym. Wejscie sterujace re¬ jestru jednobitowego jest polaczone z wyjsciem za¬ negowanym zegara oddalonego. Ponadto jedno wyj¬ scie pamieci stalej jest polaczone z jednym wejsciem drugiego elementu I, którego drugie wejscie jest polaczone z zanegowanym wyjsciem zegara odda¬ lonego, a wyjscie z rejestrem, którego wejscie ste¬ rujace jest polaczone z zegarem oddalonym. Po¬ nadto drugie wyjscie pamieci stalej jest polaczone z rejestrem jednobitowym, którego wyjscie jest polaczone z trzecim elementem I polaczonym rów- 5 niez z wyjsciem zanegowanym zegara oddalonego, przy czym wyjscie trzeoiego elementu I stanowi wyjscie obwodu blokowania ramki.

Obwód wprowadzania nieparzystosci zawiera element ALBO z wejsciem polaczonym z rejestrem wejsciowym, przy czym wyjscie tego elementu ALBO jest polaczone z jednym wejsciem elemen¬ tu I, którego drugie wejscie jest polaczone poprzez inwertor z drugim elementem I, którego wejscia sa polaczone z zegarem oddalonym, z elementami binarnymi 1 do 8 licznika oddalonego oraz z ele¬ mentem binarnym 9 licznika oddalonego poprzez drugi inwertor. Ponadto wyjscie pierwszego inwer- tora poprzez trzeci inwertor jest polaczone z jed¬ nym wejsciem trzeciego elementu I, którego drugie wejscie' jest polaczone ze sródlem sygnalu Malego.

Wyjscie drugiego jelementu I i trzeciego elementu I sa polaczone odpowiednio z pierwszym i drugim wejsciem elementu l^UB, którego fwyjscie jest po¬ laczone z wejsciem rejestru jednobitowego, którego wejscie sterujace jest polaczone z wyjsciem zane¬ gowanym zegara oddalonego, a którego wyjscie po¬ laczone jest z wejsciem elementu ALBO oraz z wej¬ sciem czwartego elementu I, którego drugie wejscie poprzez inwertor jest polaczone z wejsciem pia¬ tego elementu I oraz z wyjsciem pierwszego in- wertora. Drugie wejscie piatego elementu I jest polaczone z rejestrem wejsciowym, przy czym wyj¬ scie czwartego elementu I oraz piatego elementu I sa odpowiednio polaczone z wejsciem pierwszym i drugim drugiego elementu LUB, którego wyjscie stanowi wyjscie obwodu wprowadzania nieparzy¬ stosci.

Rozwiazanie 'wedlug wynalazku jest blizej objas¬ nione w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat urzadzenia do synchronizacji multiplexu, fig. 2 — schemat detek¬ tora slowa blokujacego ramki urzadzenia z fig. 1, fig. 3 — obwód wprowadzania nieparzystosci urza- dzeniia z fig. 1, fig. 4 — schemat obwodu wyboru czasu zapisu urzadzenia z fig. 1, a fig. 5 przedsta¬ wia obwód decyzyjny urzadzenia z fig. 1.

Urzadzenie przedstawione na fig. 1 obejmuje licz¬ nik lokalny 1, który zwieksza swa zawartosc zgod¬ nie z rytmem sygnalu wyslanego przez zegar lo¬ kalny (nie przedstawiony), licznik oddalony 2; któ¬ ry zwieksza swa zawartosc zgodnie z rytmem sy¬ gnalu wd, generowanym przez konwerter kodu (równiez nie przedstawiony), do którego z kolei dolaczone sa multiplexy dla ich synchronizowania, przy czym sygnal vtfd odpowiada zegarowi oddalo¬ nemu. Ponadto urzadzenie zawiera rejestr wejscio¬ wy 3, na który podawany jest sygnal z konwertera kodu multiplexu M i który zwieksza swa zawartosc zgodnie z rytmem sygnalu wd, obwód wyboru czasu zapisu 4, obwód decyzyjny 5, który dopuszcza do skoku lub zdublowania ramki przy odczycie pa¬ mieci, obwód wprowadzania nieparzystosci 6, 4-bi- towy rejestr 7, pamiec o pojemnosci od 8 do 123 slów ^-bitowych, obwód adresowania J7f 4-bitowy 15 20 25 30 35 40 45 50 55 605 130116 i rc>wrialeig^siM!S3g$^ regestr wyjsciowy 9 i obwód fotalawamza rsrtflM 16.

Licznik Itifcamy I" Jflfit liCLnikiem 8-srfiio bitowym.

Licznik'otlrdlaltooiy 21 jest licznikiem 9-cio bitowym.

Rtejastr wejsciowy 3 ma dlugosc 8 bitów. Sygnaly w i wd sa sygnalami 245 nanosekundowymi o okre¬ sie 490 nis, mulfóplex M ma ramke 125 mikrosekun- dowa podzielona na 32 8-mio bitowe kanaly czasowe.

Obwód wyboru czasu zapisu 4 odbiera sygnal w.

Jego wejscia sa polajezcoe l liczriikiem.oddalonym 2 laczem LI, które odpowiada bitowi 2 licznika oraz z licznikiem lokalnym laczem L2, któremu odpo¬ wiada' bit 1 licznika. Obwód wyboru czasu zapisu wysyla sygnal na lacze L3.

Obwód decyzyjny 5 odbiera sygnal w. Jego wej¬ scie jest polaczone z wyjsciem obwodu wyboru ozasox zapasu 4r z licanikiem lokalnym 1 - laczem L5, które odpowiada* bitom od- 1 do 8 tegoz licznika i z licznakiern oddalanym 2 laczem L4, które od¬ powiada bitom od- 5. do 9 tegoz- licznika. Obwód decyzyjny 5 wysyla sygnal na lacze-L6.

D* obwodu- wppowariaamia«nieparzystosci 6 poda¬ wany-jest sygnal wd. Wejscie^tega obwodu jest po- lasaom z rejestrem wejsciowym 3 laczem Lf3, czima* odpowiada tresci bit wsp^ttur/iasnego^ rejestru fc]fc^k!i!emv Od5»^rladBJ4 Odfc^wiedinidi bity o& i: do 8 • i bit 9 w^wittnifctnjegb Ikarrii.ia. Obwód* wprowadzayiia nie parzystosci wysyla sygmal na lacze Llfc; Obwód btofrowtania ramki W ma swoje wejscie rjofcacaarie z rejestrem wejsciowym 3 l4czem Lit), które odipowiada bitom 3 do 8 rejestru i laczem U2&} co odpowiada bitowi 2 rejestru oraz z liczni¬ kiem oddalonym 2 laozem Eli; czerrou odpowiadaja bftty 1 bit & licznika. Z-' wyjscia olfwodu blokowamia. ramki 19'wysylany jest sygnal •INH*,' który sluzy do usta- wiama wartosci iw liczniku oddalonym 2.l Odbywa sie to za posrednictwem elementu; I8t,; r>a* którego jedno wejscie podawarny jest laczem 27 staly sygnal.

Wejscie rejestru 7 jest polaczone z wyjsciem ele¬ mentu I 11. Wejscia elementu I 11 sa polaczone z, rejestrem wejsciowym 3 laczem LIS; czemu od¬ powiadaja ibity 2, 4* i'5 rejestru wejsciowego, z wyj¬ sciem obwodu wprowadzania nieparzystosci 6 la¬ czem Lift- i poprzez inwertor 1$ z wyjsciem ele¬ mentu r 12* Na» wejscia etementu I 12; podawane sarlacsaem Ll^tóty1 i 2 licznika; oddalonego 2 oraz sygnal wd. Wyjscie rejestru 7'jest polaczone z wej¬ sciem elementu I 14,« którego inine wejscie jest' po¬ laczone z wyjsciem obwodu wyboru czasu zapisu 4 (lacae^L3).

Poprzez-lacze Lift-element I li otrzymuje sygnal jedmobitowy z obwodu wprowadzania nieparzystoici fty który pozwala przeslac bit 3 rejestru wejscio¬ wego 3, gdzie wypracowywany jest sygnal> jedmo¬ bitowy o wartosci 0 lub 1. dla przywrócenia nie- parzystosci.

Wejscie pamieci 8 jest polaczone z wyjsciem ele¬ mentu T. 14, a jego wyjscie z wejsciem elementu I 1*6". Wejscie sterujace adresowania pamieci 8 jest polaczone z wyjsciem obwodu adresowania 17.

Obwód' adresowania 17 posiada na wyjsciu ele¬ ment* LUB 1,3, którego jedno wejscie jest* polaczone z- wyjsciem elemefctu I 19, a in**e wejscie? jest- po- l^ozoffie z wyjsciem elementu. I' 2fc> Jedofrr wejscie efementur I llPjes* polaczone- z lie«^dem oddato- rsyntr l^ctfww L7; czemu odpowiadaja- bity 3 dó 9 5 tego liemS&r,. a moe Wejscia sa> po3$ca9«e^poprzez iinwe#t©T 31: z wejsciem eiemenrtu I WA a>- jfed*?o- czasiflie*pop««ez irpwertor 22 z wyjsciem elctnewttt I 23. Jecte© wejscfce elementu IWp^ztó jeett polaozoine- z obwódek wyboru czasuf zapisi* 4, io a intrre-we^cie^ jest polaeóme^ lacssm LZI* ± lieztoi- teiem Sókdlfeyni L Ptae^aezienife tetent otfgtew-iada bit 1 tego Keznafó& Jetffty wejscie - elemente I 20 jest pe*\2ftorie-z ^znifciem lókainym l5 l#e*em W, caemuodpewlastója 8Hgr 3 i 6% 9 t&góz ttezrrilka; a 15 inne wejscie1 jestJ polaezdne ^ l^ezerri- L6^ fc- wyjsciem ófcw*>dte deeyzyjnege 5? Tym^l^«^^^B*prtefryla*ly jfesl sygmal jaSfco^iio*ty <* wartasei # ttiz?'adreso¬ waniu pierw&sef polow^ pafflS^ei 8f tfctzntatezy slów odh 0 do 03* i o>wairt&sci l} party adreWvv»niw dnl^iej io polo^T paitóeei'¦ 8> te» ziitóczy slów ^4 dfc -!27.J We^§ci* /A#ttol^gI^ rejestru- wyjseldwego- & jest pol^ezoiieiz wyjsciem-eltotwatu^I* 16^ któfogit)-f&d!ho wejscie jesti p&ptoez* kiwe^Of' 24- pel^ezfe^e z- wyj¬ sciem 'eJfemewto* I 2R* £em^we3&ie^elewie*^ T25 25 }est1 polacaofw^z * licifóiftieittr • kHóalnym * 1 * iaczem • B9, co o^^n^c^da*' Mtom IM 2- licaftil*' l^kAlnego'. Na irme' wejscie podawany jest' sfgn&T w7 ZWieKszanie zawartosci rejestitr wyjsciowego1 j^stlstóroWaJne sy¬ gnalem w. Wyjscie- rejestru wyjsciowego jest po¬ zo laczone z rriuI1iipiexem Mft; na' którym znaj'dtiJ4 sie iiiformacje rnultfple^u J8f Wchodzace do; rejestru wejsciowego* S^po^zs^chrondaOWaiiiiLi rirzez- lb&atny Uklad:1 pottsta-wy czasru.

Figura 2" przedstawra obwód' bfófróWania ramki 35 1Q z fig: i. Wejscie dekodera^ adresu M* jest pola- czoiire" laczem ttitz bitami ^ ci6 $ rejestru* 3: Jego Wyjscie^ jetst polaczone* z dowodem adresowania 31 pamieci s/talej 3fc o pojemjnos^ci 3^dO tófr slów 4-bi- towych: Obwób!' adresowania SI jest- równiez polA- 40 czomy z laczeni' ttitó poprzez inweribi1 53/ jSrzy- tóym lacze L2lfr4 jest polaczone z bitem Z reiestru wej¬ sciowego 3 oraz z laczeni Lft; Kt6xer jest' poAcaórie z bitem 9 llczinilka oddalonego 2,l z wyjeciem re- jestim jedihobitowegó 3ll i z 3-bitiowyTri Wyjslblem u rejestru 35! ^ej^sifór jeiMóbitowy 3f' j&t Sterowany sygnalem wd i jest polaczony z, elementem I 36, na którego jedbo wejscie jest j^odawainac sygnal wd, a którego, inne. wejscie, laczem tAl jest, polaczone z. bitami Ido S licznika oddalonego 2. 50 Wejscie rejestru 35' jest. polaczone z wyjsciem elementu I 3t, którego jediho wejscie jest polaczone z.bardziej znaczacymi bitami % 3 i i wyjscia Ra¬ mieci stalej 32, a na inne wejscie podawany, jest sygnal wd. Jeden punkt pamieci- 38 jest. sterowany sygnalem wd poprzez inwertor 4%;. ai jednocaestiie mniej i zmacaasr>rn- biteam li z wyjscia- pamieci: sta- leji3£. Wyjscie p>toneei!38 jest pol^ctoDne-Z' jednym z wejsc elementu: I 3^/ na którego inne wejscia pod&waiiy jestJ sypial Wd. Na~ wyjsciu elementu I 3^ wyzwalamy jest^ sygnal inicjujacy INTO^ fetótry sl«zy d6 usl&wieftia^ wartosci poczattóowej licznika oddalonego 2? Obwód adresowania* Sli ma wejscie sterujace adrerowailieim, na która podawany j&st 65 sygnal xv& poprzez inWertor 41,-¦s T 130 196 8 Pamiec siala 32 jest podzielona na 8 sektorów po 16 slow 4-bitowych. Pierwszy sektor odnosi sie do stanu zablokowanego, drugi sektor zwiazany jest ze stanem zablokowanym ze strata slowa blokuja¬ cego ramki, trzeci sektor zwiazany jest ze stanem zablokowanym ze strata dwóch slów kolejnych blokowania ramki, czwarty sektor odnosi sie do staniu straty blokowania, piaty sektor odnosi sie do stanu, w którym trzeba potwierdzic podjecie blokowania, szósity sektor zwiazany jest ze stanem potwierdzonego podjecia blokowania, siódmy sektor odnosi sie do niepotwierdzonego stanu podjecia blokowania, a ósmy sektor nie jest wykorzysty¬ wany. Bit 1 wyjscia pamieci stalej 32 jest wyko¬ rzystywany do ustawiania wartosci poczatkowej licznika oddalonego 2, a bity 2, 3 i 4 sa wpisywane do rejestru 35 i uzywane do adresowania pamieci.

Na poczatku, zakladajac, ze mamy stan straty blokowania czwarty sektor jest adresowany przez wyjscie rejestru 35, którego bity znacznikowe 2, 3, 4, maja wartosci 0, 0, 1. Ten czwarty sektor jest adresowany az do momentu wysylania przez de¬ koder adresu 30 i inwertor 33 sygnalu o wartosci 1 co odpowiada rozpoznanemu slowu blokowania ramki. Bat 1 na wyjsciu pamieci stalej przyjmuje wartosc 1 i licznik oddalony 2 jest ustawiany na wartosc poczatkowa. Bity 2, 3, 4 wyjscia pamieci stalej 32 przyjmuja wartosci 1,0,1 i adresowany jest pdaty sektor. Gdy mamy nastepna ramke, lacze , L12 daje sygnal o wartosci 1 i jesli bit 2 rejestru wejsciowego 3 ma wartosc 1 (lacze 20) bity 2, 3, 4 na wyjsciu pamieci stalej 32 przyjmuja wartosci 1, 1, 1 i szósty sektor jest adresowany. W przeciw¬ nym przypadku adresowany jest siódmy sektor.

Gdy adresowany jest siódmy sektor i gdy chodzi o ramke parzysta (sygnal o wartosci 0 na laczu L12) jesli wystepuje slowo blokujace ramki (wyjscie de¬ kodera adresu 30 równe 1 i wyjscie iinwertora 33 równe 1) bity 2, 3, 4 na wyjsciu pamieci stalej przyjmuja wartosci 0, 0, 0 i adresowalny jest pierw¬ szy sektor, co odpowiada stanowi zablokowania.

, Dopóki strefa blokowania nie jest wykryta, bity 2, 3, 4 na wyjsciu pamieci stalej 32 przybieraja . wartosci Ó, 0, 0 i adresowainy jest pierwszy sektor.

Jesli w czasie adresowania siódmego sektora nie zostala rozpoznana ramka parzysta slowa bloku¬ jacego, bity 2, 3, 4 wyjscia pamieci stalej przyj¬ muja wartosci 0, 0, 1 i adresowany jest czwarty sektor, aby podjac poszukiwania slowa blokujacego ramki. Gdy byl adresowany siódmy sektor zamiast szóstego, w dalszym ciagu adresowany jest siódmy w czasie trwania ramki, pózniej gdy parzysta ramka wystepuje, bity 2, 3 i 4 na wyjsciu pamieci stalej przyjmuja wartosci 0, 0, 1, co powoduje adresowanie czwartego sektora dla odszukania slowa blokujacego ramki.

Gdy adresowany jest pierwszy sektor zwiazany ze stanem blokowania i gdy nie wykryte zostalo slowo blokujace w parzystej ramce, bity 2, 3, 4 na wyjsciu pamieci stalej przyjmuja wartosci 1, 0, 0, a adresowany jest drugi sektor. Gdy nastepnie mamy parzysta ramke i gdy wykryte jest slowo blokujace ramka, bity 2, 3, 4 na wyjsciu pamieci stalej przyjmuja wartosci 0, 0, 0 i adresowainy jest pierwszy sektor. Jesli jednak slowo blokujace ramki nie jest wykryte w parzystej ramce wyjscia bitów 2, 3, 4 pamieci stalej przyjmuja wartosci 0, 1, 0 i adresowainy jest trzeci sektor. Gdy nas¬ tepnie mamy parzysta ramke i gdy wykryte zostalo 5 slowo blokujace ramki, bity 2, 3 i 4 na wyjsciu pamieci stalej przyjmuja wartosci 0, 0, 0 i adreso¬ wany jest pierwszy sektor. Ale jesli nie wykryto slowa blokujacego w ramce parzystej, bity 2, 3 i 4 na wyjsciu pamieci stalej przyjmuja wartosci 0, 0, 1 i adresowany jest czwarty sektor celem odszu¬ kania slowa blokujacego ramki.

Z powyzszego widac, ze adres sektora jest okres¬ lany wartoscia bitów 2, 3, 4 na wyjsciu pamieci stalej i ze zmiana sektora dokonuje sie tylko wtedy, gdy wypelnione sa pewne warunki. Jesli to nie zachodzi, adresowany jest zawsze ten sam sektor, ale nie koniecznie to samo slowo. By adresowanie sektora dokonywane bylo prawidlowo, trzeba aby bity slowa adresowanego w sektorze mialy pewne wartosci. Tak wiec dla sektora czwartego przy wartosci 0 bitu 1 bity 2, 3, 4 maja wartosci 0, 0, 1, dopóki nie wykryte zostanie slowo blokujace ramki. Jesli wykryte zostanie slowo blokujace wyjecie, wyjscie dekodera adresu 30 przyjmuje wartosc 1 i jesli bit 2 rejestru 3 ma wartosc 0, wyjscie inwertora 33 przyjmuje wartosci \ a to okresla adres slowa w czwartym sektorze. Bity 1, 2, 3, 4 tego slowa pamieci stalej maja wartosci 1, 1, 0, 1, co z kolei powoduje ustawienie wartosci poczatkowej licznika oddalonego 2 i zmiane sekto¬ ra, poniewaz wartosci 1, 0, 1 bitów 2, 3, 4 odpo¬ wiadaja adresowaniu piatego sektora. Slowa innych sektorów pamieci stalej pozwalaja równiez na adresowanie tego samego sektora, dopóki slowo za¬ wierajace adres nowego sektora nie jest adreso¬ wane, to znaczy dopóki laczne warunki zmimy nie sa spelnione, zwlaszcza dopóki sygnal z wyjscia rejestru jednobitowego 34 ma wartosc równa zero. z wyjatkiem przypadku przejscia z czwartego do piatego sektora.

Figura 3 przedstawia obwód wprowadzania nie- parzystosci 6 z fig. 1. Zawiera on element ALBO 45, którego jedno wejscie laczem L13 polaczone jest z bitem 3 rejestru wejsciowego, a inne wejscie jest polaczone z wyjsciem rejestru jednobitowego 51.

Wyjscie elementu ALBO 45 jest polaczone z jednym z wejsc elementu I 46, którego inne wejscie po¬ przez inwertor 47 jest polaczone z wyjsciem ele¬ mentu I 49. Na jednio wejscie elementu I 48 poda¬ wany jest sygnal wd, inne wejscie laczem L14 jest polaczone z bitami 1 do 8 licznika oddalonego 2, a inne wejscie poprzez inwertor 56 i lacze L15 po¬ laczone jest z bitem 9 Licznika oddalonego. Wyjscie elementu I 46 jest polaczone z jednym z wejsc ele¬ mentu LUB 50, którego inne wejscie jest polaczone z wyjsciem elementu I 49. Jedno wejscie elemen¬ tu I 49 poprzez inwertor 57 jest polaczone z wyj¬ sciem inwertora 47, a na inne wejscie podawany jest laczem L22 staly sygnal o wartosci 1.

Wyjscie elementu LUB 50 jest polaczone z wej¬ sciem rejestru jednobitowego 51, który jest stero¬ wany sygnalem wd. Wyjscie rejestru jednobitowego 51 jest polaczone z jednym z wejsc elementu I 54, którego inne wejscie poprzez inwertor 53 jest po- ii 20 25 30 35 40 45 50 55 609 130196 10 laczone z wyjsciem inwertora 47. Wyjscie I 54 jest polaczone z jednym z wejsc elementu LUB 55, którego kune wejscie Jest polaczone z wyjsciem elementu I 52.

Jedno wejscie elementu I 52 jest polaczone z la¬ czem L13, którym podawany jest bit 3 licznika oddalanego, a inne wejscie tego elementu jest po¬ laczone z wyjsciem inwertora 47. Wyjscie elementu LUB 55 jest polaczone z laczem L16.

Dopóki wyjscie elementu I 48 ma wartosc 0, a wyjscie inwertora 47 ma wartosc 1, lacze L13 jest polaczone z 3-bitem rejestru wejsciowego 3 i ele¬ ment I 52 odbiera sygnal 1 z inwertora 47. Wartosc bitu 3 rejestru wejsciowego poprzez element I 52, element LUB 55 i lacze L16 jest przesylana do ele¬ mentu I 11 (fig. 1). Jednoczesnie element I 46 otrzy¬ muje sygnal 1 z inwertora 47. Gdy tylko bit 3 rejestru wejsciowego ma wartosc 1, element ALBO 45 przekazuje wartosc zero do elementu I 46, nas¬ tepnie przez element LUB 50 do rejestru jedmobi- towego 51, o ile wyjscie tego ostatniego ma war¬ tosc -1, wartosc wymuszona na poczatku sekwencji przez element I 49 za posrednictwem elementu LUB 50. Ten sygnal o wartosci 0 jest wiec poda¬ wany na wejscie elementu ALBO 45 do momentu przejscia na wartosc 1 sygnalu wd.

Gdy sygnal bitu 3 na laczu 13 ma wartosc 1, element ALBO 45 wysyla sygnal 1 i w rejestrze jednobitowym 51 tez jest „jedynka". Gdy bit 3 ponownie ma wartosc 0, rejestr jednobitowy rów¬ niez przyjmuje wartosc 0. Uklad tak samo dziala dla wartosci, jakie bedzie mial bit 3 rejestru wej¬ sciowego. Gdy licznik oddalony 2 zliczyl 256 bitów, wyjscie elementu I 48 przyjmuje wartosc 1 przy wystapieniu sygnalu wd i to powoduje zablokowa¬ nie elementów I 46 i I 52, o odblokowanie elemen¬ tów I 49 i I 54. Rejestr jednobitowy 51 jest w pewnym stanie, a na jego wyjsciu jest jedna z war¬ tosci: 0 lub 1. Ta wairtosc przez elementy I 54 i LUB 55 oraz lacze L16 jest podawana do elemen¬ tu I 11 (fig. 1). W ten sposób bit 3 rejestru wejscio¬ wego 3 jest przesylany do pamieci 8 (fig. 1). Wyjatek od tego stanowi przypadek poczatku ramki niepa¬ rzystej — wtedy przesylana jest wartosc z wyjscia rejestru jednobitowego 51. Bit 3 rejestru wejscio¬ wego 3 odpowiada drugiemu bitowi pierwszego ka¬ nalu nieparzystej ramki. Obwód wprowadzania nieparzystosci okresla wiec wartosc, jaka powinien przyjac drugi bit pierwszego kanalu ramki niepa¬ rzystej, aby ten bit i poprzedzajace go 511 bitów tworzyly zespól zawierajacy nieparzysta Jiczbe bi¬ tów w stanie 1.

Figura 4 przedstawia obwód wyboru czasu za¬ pisu 4 z fig. 1. Dwubitowy rejestr szeregowo-rów- nolegly 60 jest polaczony po stronie wejscia laczem LI z bitem 2 licznika oddalonego^ 2. Jego wyjscie jest polaczone z wejsciem dekodera 61, którego wyjscie jest polaczone poprzez inwertor 62 z jednym z wejsc elementu I 63. Wyjscie elemen¬ tu I 63 jest polaczone z laczem L3. Element I 63 ma równiez jedno z wejsc polaczone z laczem L2 poprzez inwertor 66, a na inne jej wejscie poda¬ wany jest sygnal w. Wejscie sterujace rejestru sze- regowo-równoleglego 60 jest polaczone z wyjsciem elementu I 65, na którego jedno wejscie podawany jest sygnal w, a inne wejscie laczem L2 jest pola¬ czone z bitem 1 licznika lokalnego 1.

Sygnal wysylany przez bit 1 licznika lokalnego * jest podwielokrotna pierwszego rzedu sygnalu w, a oznaczony zostanie jako Q\. Element I 65 wysyla wiec sygnal sterujacy w. Q\ do rejestru szerego- wo-równoleglego 60, który na wejsciu odbiera sy¬ gnal /2d(2), który jest podwielokrotna rzedu 2 sygnalu oddalonego wd. Dekoder 61 wysyla sygnal wyjsciowy tylko wtedy, gdy zdekodowane wyjscie rejestru szeregowo-równoleglego jest rózne od dwóch. Element I 63 otrzymuje sygnaly w i Q\ i daje sygnal na wyjsciu, gdy te sygnaly maja wartosci 1 i gdy sygnal wysylany przez dekoder 61 jest równy 0.

Rejestr szeregowo-równolegly jest sterowany sy¬ gnalem w. Qh który jest przesuniety o pcl okresu sygnalu Q\ w stosunku do sygnalu w. Q\ podawa¬ nego na wejscie elementu I 63. Zmiany sygnalu wyjsciowego dekodera, które sa zwiazane z sygna¬ lem £?d(2) wplywaja wiec badz przed, badz po sygnale w. Q\. podawanym na wejscie elementu I 63, którego sygnal wyjsciowy na laczu L3 sluzy do sterowania operacja zapisu do pamieci 8. Istnieja dwa mozliwe momenty, w których moze przy po- n:ocy sygnalu Qd{2) nastapic zapis do pamieci, a mianowicie zegary lokalny i oddalony maja bar- daó zblizone w czasie okresy.

Jesli sygnal d(2) jest przesuniety w stosunku do sygnalu Ql podwielokrotina rzedu 2 sygnalu w (przypadek gdy zegar oddalony jest szybszy lub wolniejszy od zegara lokalnego), w danym mo¬ mencie przejscia sygnalu £?d(2) dokonuje sie, gdy czas zapisu jest mozliwy. Dekoder 61 wysyla sygnal tylko wtedy, gdy na wyjsciach rejestru SLeregDwo- -równoleglego 60 jest wartosc rozna od dwóch.

W momencie przejscia sygnalu £>d(2) z wartoscia 1 do wartosci 0 nie mozna dokonac zaprtsu. To przejscie odpowiada w rzeczywistosci wpisaniu do rejestru 7 (fig. 1), a próbki bedace na wyjsciu pa¬ mieci 8 nie mialyby bartosci ustabilizowanej, jesli zapis nastapilby"w tym inomencie.

Figura 5 przedstawia obwód decyzyjny 5 z fig. 1.

Wejscie dekodera 69 przez lacze L4 jest polaczone z hitami 5 do 9 liczniika oddalonego 2. Dekoder de¬ koduje dwa adresy: 0 i 31. Adres 0 wystepuje na wyjsciu dekodera przy 16 bicde, badz dwóch 8-bi- towych kanalach czasowych, tzn. podczas odczytu slów: 0, 1, 2 i 3 pamieci 8 (fig. 1). Adres 31 wyste¬ puje na wyjsciu dekodera przy 16 bicie tzm. pod¬ czas odczytu slów: 124, 125, 126 i 127 pamieci 8.

Wyjscie dekodera (adresy 0 i 31) sa polaczone z jednym z wejsc elementu LUB 70, którego wyj¬ scie jest polaczone z wejsciem elementu I 71. Inne wejscie elementu I 71 jest polaczone z wyjsciem obwodu wyboru czaisu zapisu 4 poprzez lacze L3 i inwertor 64.

Wyjscie elementu I 71 jest polaczone z rejestrem jednobiticwym 72. Wyjscie rejestru 72 Jest polaczone z wejsciem elementu I 74. Na wejscie taiegó ele¬ mentu I 75 podawany jest staly sygnal o wartosci 1 Inne wejscie elementu I 75 poprzez inwertor 76 15 20 25 30 33 40 45 50 55 60I9KI96 11 12 jni irttacsta*^2 innym etett}«ntem] 74; Wyjscia kazdegoz*elementów 1i74 i 75- sa,. poJaczone odpo¬ wiednio z wejseiawii elementu- IAJB- 77. Wyjscie elametn&i MJB<7f je»t polaoaone- z* jednym- z* wejsc elerawa&u-1- fi* którego- inne we-jscde poprzez in- wector ^ja^pplaczw^^ 80.

Na jedno wejscie* elamentu I- 80 podawany jest sygnal, Wj irne* wejscie- laczem L5 jest- pofcfcczone z lottami 1- do 8 lacznika lokalnego 1. Wyj;scie ele- manrtu. I 78 jest polaczone z rejestrem jednobito- wym SI, którego wyjscie jest polaczone z wejsciem sterujacym dekodera 7© i z inwertorem 7fc oraz laczem L6 z elementem 1 20 z fig. 1.

Syghaitl wyjscta reje&tlru jedtootoltowego 81 je~st w^oriyfcfywany pTttez* elehtóht' I 2fr przfr adresO- watfrJtr patfAci^ jafcjo' ssfigftal o wSdie 9-tfcgló bitu bardziej znaczacy od bitów 3 do 8~z HcSStfiitkd.'" lolcai- rffcgfcr i' podawany Jest' fla4 wejscie** wspotnfriaftego effe&leitfte F2^*eil^g»^^w^^fce 9*gozwaaa adre- awggfec ptórw*za lub drygaj potatfc pamieci, która odpowiada- taampaetinek ramce. Gdy* bity l—3 (lac&t 5> liezrtilaa lokalrfego 1 maja wartosc 1 w sygfteeie ll w sygfM na wyjsfelu element a* I 80 ma wdróas&T 1. <£4jd ten wyjsciowy sygrtal przechodzi z utaflfo&l i na' wartosc 0' elerrlent I 78 jest uafc- tywfaian$. Eltawnt I 75 przewodzi przy' zalozeniu, ar wyjscie regedtru* jednobitowego 81 ma wartosc' 0. ^to^aai»,Jin-w«rtos6 1 jest w^ls^wafia do rejestru jeAudbrtowegft 81; Sygnal- wyjsciowym z rejestru jednobiAowego 81 uaiktjcwnia'^ dekoder 89; element I 76* i blokuje element' I 75 oraz poprzez laeze L6 stertuje* odczytan*'dnlgiejy pfcl&wy pam£$ci 8, Sygnaiy odg»owai»dlj$oe adresowi 0 i 31 wyste- pttjar tyikOr w czasie odliczanaa 18 bitu. Przy koncu zapisz ÓJd' pamieci 8 (Hg^ 1) adres 31: jest najpierw &Bk0Ó&Mwexy i nastepuje po mim adres 0, a w ogóle sygnal < wyjsfciotoy elementu LUB 70 wystepuje jstiynief pi^ odii^fiiatiftu 32 bdtu^ i sygtfal ten jest wjawywarsy d*f < rejestru 72, gdy sygnal ima • lacau7 L3 przeefcodci ^walrtosoi 1 d» wartosci 0^ Gdy lifcznik toimkw X kojsc^ Iceaenie slów pamieci 8, bity l- o>*>&'te#o'licwiiter m&& wartosc 1 i element I 78 j*|t ner mwdK tfaiMarWrateiny przy przejsciu 1—O sy¬ gnalu wyjsciowe^-ele^fteiatu/r&O.

.Maga* zajsc dwa przypadki: w pierwszym deko¬ der nie wysle sygnalów adresu 0 lub 31; rejestr 72 wyisyla wieo> sygnal 0, który jest podawany na wejscie elementu I 78. Frz#* aktywnym stande ele¬ mentu. I 78 ¦ rejestr- jedjjobitowy 81 jest zerowany co pozwala-na adiresowajnie pierwszej polowy pa¬ mieci 8, a lacze L6 praetsyla sygnal 0. W drugim przypadku dekoder wysyla^ sygnal adresu, 0 lub 31, gdy. element* L 78. jest aktywny. Na wejscie ele¬ mentu- T 78 podawany jesi wiec sygnal Iz reje¬ stru 72>\ a* w pejpsjtiBze jednobitewym 81 pozostaje wartami. Polaczeniem L6 przesylany jest sygnal 1. który steruje odczytem drugiej polowy pamieci 8, eo odpowiada badz skokowi ramki badz zdublowa¬ niu ramki w zaleznosci od tego, czy zegar lokalny jest s^ebszy, czy wolniejszy od zegara oddalonego.

Opisane teraz bedzie dzialanie urzadzenia syn¬ chronizacji przedstawionego na fig. 1 przy zaloze- niuv ze wyterjtte zostalo slowo blokujace ramki.

Ini^rmacje raultiplexu M wchodzace do rejestru 1S 25 30 wej^eiow^gOL 3*w rytrnte- sygmlu w*^a>pfrzenaszorte w re-jestrze V zgodnie z rytnoem- sygnala Qc(2) w^sy&Dftego pM96& Hfezrififr oftdteileTry 27 Informacje z rejestiu 7 sa przenoszone do pamieci 8-sygnalem wyfewTsto^frT pfHte ¦otow^'"wy*»rtrlefS®« wptóa 4.

P&Met 8 je*H a*fesoW8ttfl3- przy za^^fsle p?zez Btófttk o4 (b«ftyL 3?--9^ po^iaw^.iwe' s*£ sygttaay-' a*esóV slów 4-bitow^ch p&ttriefcfc Ada*SSWWE«tó- to- ffta'- miejsce wt**fy; gAy srfgrffirt z' wyjscia1 elen«tfi?fcu- f ^'-iHii-^war- 1S5SC* ^ U4W; gdy o*^óx* w^ovu-c2asB'zaptet wysyta s^^al i p^lcaas- tyett pel^wefc^oferesiei sy^nala 1, g<^-te maja wserW^ ^.

Inweftó?' 21 ttftiemo^wra- &$re$&mstfie prz^ od- ozycie w1- czasie adfresow^^iaf: p5irrtre€»L - * przy^ za- jAfflte". Element' V 2#j «nf¥ajliwiiar ad*e«onta*iie* przy offesy^re ^rz^c: lLozflik- lo-^ftMy- 1J z- kl&^e^ fi»-^nia laczem L^pedawarne sA bi-tjr ¦ ¥^--8.* N^^wejsei^1^^- mento I 2#-piodeKWafHy jest: ró^miiez ^gftal ^ obwo¬ du de1^yfcy^ftietgo, ^ Jest to* -sygnal; ba^daej * zrt»€za«y, tztt. fiófew^l^jAey' lacanie z bita^tii £—8 lJezttak* ló- te$n^gf»;a^i^eis(dw«c cala paffti^* .8? Jafe- to w«fca«ainH> w ezswaie op*su o&m&w - d»cy- zyjnse-g»» sygnalfkHói»y*ten! obv^ótf gertePuj€*pottwa4a nsf- 0#efcyt: rtairmstey- pto&nQa> i niatB»ca' ort,*- gdy przesuniecie miedzy zegaFaini oddalonym: i: lokal- nytH jest* naniejsLe lub równe 2 ka^iaton*'Cza»©wyni, odczyt'slów* 64r^l27 po odczytaniu Otftai-tftiego sle^a "palriieoi. Tlumaczy sie: to badz skokiem o jedna ramker jesii zegiair oddalony jest szybsay- oii ze^ra lokalnego, badz zdublowaniem raimki, jesii zegai oddaiLomy jest wolniejszy od zegara totalnego. In- fotmaicje odcaytaine z-pamieci 8 sa ladowane rów¬ nolegle do «rejestru wyjsciowego 9 zgodaiie z ryt¬ mem sygnalu Q2 przy przejsciach z wartosci 1 óto wartosci- 0 tego sygnalu. Itiformacje wysylane sa szeregowo na-: i«ultiplex Ml.

Za s:t r z ©zreYr i^a paten to w e 40 1. Orzadzjeiniift- do sytrj(^TiC5ini«jwainia: nmltiiplestu w c^rtti-ali' o toGflOtttatfjii oza«iow«j,- który to lAulti- p4ex f>raa«yl6p3i ^gnaly taawy* modulbiwwtie impifl- sgtffM kodów^ltil' -w^ kanalach caas^i?yt:h, ramki, które to uTto%sHtat& aawte^i lia^iklolsalriy, licanik ^ oidalony-j rBtjwwt-r: we^sfisibw^- rejra&rr wyjjstsiowy, ^a»nl4jc, otewóft adrosor^€«iia; ofcwoeb wytKura- ossasu za-c wanto feadittndeffityflkaicy^jnego zw«aego slowem iblo- teowania ramki,, znamienne tymr ze z- wyjseiem 50 re^estcu^wejsciowego <3) pela«zonvy jest rejestr rów- n^tegiy (7), którego wyjscie je*t polaczione z pa¬ miecia (8) poprze-element I (14) aapisiu, porzy czym wyjscie pamieci (8) jest polaczone zi rejestrem wyj¬ sciowym (9f popriWL^ element I" (18) odczytu^ po- 55 iladto * wyjsciem licanito lokalnego (1) polaczony Jest' cbtPód> aidaBsowamiia (If), Wtóre&o drugie wej¬ scie jeet porazone z: liczmiidemj oddalonym (2), afl1ctOTegb>wysjscte jest« polaczone z wejsciem steru- jacynt obwodu"vaidre«CFwatfii«: pamieci ($f, pn^y czym 60 z liciruitftiem k>kalh.yrrr (1) orftL z licznikiem odda¬ lonym (2) {iol^szony je^t obwód wyboru caasu za¬ pisu (4) ,którego wpjscie jest polaczone4 z obwodem adresowaafia (1 poniadto z- wyjsoiem obwodu wyboru- czasu zapisu P5 (4) jest polaczony obwód decyzyjny (5), polaczony\ 13 130196 14 równiez z wyjsciem licznika' lokalnego (1) i wyj¬ sciem licznika oddalonego (2), przy czym wyjscie obwodu decyzyjnego (5) jest polaczone z wejsciem obwodu adresowania (17), ponadto z wyjsciem licz¬ nika oddalonego (2) oraz z wyjsciem rejestru wej¬ sciowego (3) polaczony jest obwód blokowania ramki (10), którego wyjscie jest polaczone z wej¬ sciem elementu I (26), którego wyjscie jest pola¬ czone z wejsciem licznika oddalonego (2), a po¬ nadto z wyjsciem rejestru wejsciowego (3) oraz z wyjsciem licznika oddalonego (2) polaczony jest obwód wprowadzania ndeparzystosoi (6), którego wyjscie polaczone jest z rejestrem wejsciowym (7). 2. Urzadzenie wedlug zastrz. 1, znamienne tym, ze obwód wyboru czasu zapisu (4) zawiera rejestr szeregowo-równolegly (CO), którego jedino wejscie jest polaczone z licznikiem oddalonym (2) a ste¬ rujace wejscie jest polaczone z elementem I (65), którego jedino wejscie polaczone jeat z licznikiem lokalnym (1), a drugie wejscie z zegatrem lokalnym, przy czym wyjscie rejestru szeregowo-rówinoleglego (60) jest polaczone z dekoderem (61), którego wyj¬ scie poprzez inwertor (62) jest polaczone z jednym wejsciem elementu I (63), którego drugie wejscie jest polaczone z zegarem lokalnym poprzez drugi inwertor (66), trzecie wejscie którego jeat polaczone bezposrednio z zegarem lokalnym, a którego wyj¬ scie jest polaczone z obwodem adresowania (17). 3. Urzadzenie wedlug zastrz. 1, znamienne tym, ze obwód decyzyjny (5) zawiera dekoder (69) do la¬ czony swym wejsciem do licznika oddalonego (2), przy czym wyjscia dekodera (69) sa polaczone z ele¬ mentem LUB (70), którego wyjscie jest polaczone z jednym wejsciem elementu I (71), którego drugie wejscie poprzez inweirtor (64) polaczone jest z wyj¬ sciem obwodu wyboru czasu zapisu (4), a którego wyjscie polaczone jest z wejsciem rejestru (72), którego wyjscie jest polaczone z drugim elemen¬ tem I (74), którego drugie wejscie jest polaczone z wyjsciem obwodu decyzyjnego (5) poprzez lacze (L6) i jednoczesnie poprzez inwertor (76) z trzecim elementem I (75), którego drugie wejscie jest do¬ laczone do zródla sygnalu stalego, a ponadto wyj¬ scie drugiego elementu I (74) oraz wyjscie trzeoiego elementu I (75) polaczone sa z drugim elementem LUB (77), którego wyjscie polaczone jest z czwar¬ tym elemerutem I (78), a którego drugie wejscie po¬ laczone jest poprzez inwertor (79) z wyjsciem pia¬ tego elementu I (80) polaczonego z licznikiem lokal¬ nym i zegarem dodatkowym, przy czym wyjscie czwartego elementu I (78) jest polaczone z reje¬ strem (81), którego wyjscie jest wyjsciem obwodu decyzyjnego (5). 4. Urzadzenie wedlug zastrz. 1, znamienne tym, ze obwód blokowania ramki (10) zawiera dekoder adresu (30) dolaczony swym wejsciem do wyjscia rejestru wejsciowego (3), przy czym wyjscie deko¬ dera adresu (30) jest polaczone poprzez obwód adre¬ sowania (31) z pamiecia stala (32) i jednoczesnie 5 z wyjsciem rejestru -wejsciowego (3) poprzez in¬ wertor (33), a ponadto poprzez rejestr jednobito- wy (34) i element I (36) równiez z licznikiem od¬ dalonym i zegarem oddalonym, przy czym wejscie sterujace rejestru jednobitowego (34) jest polaczone z wyjsciem zanegowanym zegara oddalonego, po¬ nadto jedno wyjscie pamieci stalej (32) jest pola¬ czone z jednym wejsciem drugiego elementu I (37), którego drugie wejscie jest polaczone z zanegowa¬ nym wyjsciem zegara oddalonego, a wyjscie z re¬ jestrem (35), którego wejscie sterujace jest pola¬ czone z zegarem oddalonym, a ponadto drugie wyjscie pamieci stalej (32) jest polaczone z reje¬ strem jednobitowym (38), którego wyjscie jest po¬ laczone z trzecim elementem I (39) polaczonym równiez z wyjsciem zanegowanym zegara oddalo¬ nego, przy czym wyjscie trzeciego elementu I (39) stanowi wyjscie obwodu blokowania ramki (10). 5. Urzadzenie wedlug zastrz. 1, znamienne tym, ze obwód wprowadzania nieparzystosci (6) zawiera element ALBO (45) z wejsciem polaczonym z re¬ jestrem wejsciowym (3), przy czym wyjscie tego elementu ALBO (45) jest polaczone z jednym wej¬ sciem elementu I (46), którego drugie wejscie jest polaczione poprzez inwertor (47) z drugim elemen¬ tem I (48), którego wejscia polaczone sa z zegarem oddalonym z elementami binarnymi 1 do 8' licznika oddalonego (2) oraz z elementem binarnym 9 licz¬ nika oddalonego (2) poprzez drugi inwertor (56). ponadto wyjscie pierwszego inwertora (47) poprzez trzeci inwertor (57) jest polaczony z jednym wej¬ sciem trzeciego elementu I (49), którego drugie wejscie jest polaczone ze zródlem sygnalu stalego, przy czym wyjscie drugiego elementu I (46) i trze¬ ciego elementu I (49) sa polaczone oi^owi^diiio z pierwszym i/drugim wejsciem elementu LUB (50), którego wyjscie jest polaczone z wejicism regestru jednobitowego (51), którego wejscie sterujace jest polaczone z wyjsciem zanegowanym zegara odda¬ lonego, a którego wyjscie polaczone jest z wej¬ sciem elememtu ALBO (45) oraz z wejsciem czwar¬ tego elementu I (54), którego drugie wejscie poprzez inwertor (53) jest polaczone z wejsciem piatego elementu I (52) oraz z wyjsciem pierwszego inwer- tara (47), przy czym drugie wejscie piatego ele¬ mentu I (52) jest polaczone z rejestrem wejscio¬ wym (3), przy czym wyjscie czwartego elementu I (54) oraz piatego elementu I (52) sa odpowiednio polaczone z wejsciem pierwszym i drugim drugiego elementu LUB (55), którego wyjscie stanowi wyj¬ scie obwodu wprowadzania nieparzystosci (6). 15 20 25 30 35 40 45 50130 196 FIG/1 WIT- RG.2 OZGraf. Z.P. Dz-wo, z. 643 (85+15) 5.8 Cena 100 zl