Claims (6)
1.Zastrzezenia patentowe 1. Uklad sterowania zdecentralizowanego dla sys¬ temu telekomunikacyjnego w polaczeniu a matry¬ cowym przelacznikiem grupowym o konstrukcji wielostopniowej, który laczy wiele pojedynczych linii abonenckich, znamienny tym, ze kazdy tor telekomunikacyjny zwiazany z przelacznikiem po- 5 siada wlasny procesor, duza liczbe pierwszych ob¬ wodów (128) linii abonenckich, z których kazdy zawiera poszczególny procesor i kazdy Jest dola¬ czony do innego lacza (132), multiplekser (148) ma¬ jacy wiele wejsc dolaczonych do wyjsc pierwszych io obwodów (128) linii abonenckich i majacy duza liczbe linii wyjsciowych (204) do laczonych do matrycowego przelacznika grupowego (102), przy czym matrycowy przelacznik grupowy (102) sklada sie z wielu stopni, pierwszy sitopien zawiera (1 — N) 15 podgrup (104, 106, 108, 110), z których kazda ma wewnetrzny uklad sterowania (112, 114, 116, 118) wybieraniem toru a ostatni M-ty stopien sklada sie z podgrup (120, 122), z których kazda ma rów¬ niez wewnetrzny uklad sterowania (124, 126) wy- 20 bieraniem toru z wyjsciami nizszych stopni dola¬ czonymi do wejsc wyzszych stopni, przy czym linie wyjsciowe (204) sa dolaczone do koncówek wejscio¬ wych pierwszego stopnia, zródlo danych z trans¬ latorami (142) jest zwiazane z pierwszymi otowo- 25 darni (128) linii abonenckich i dolaczone do innych koncówek wejsciowych pierwszego stopnia matry¬ cowego przelacznika grupowego (102) oraz zródlo danych translatorami (142) i obwody (128) linii abonenckich sa dolaczone do pierwszego stopnia 30 matrycowego przelacznika grupowego przez wspól¬ na linie wyjsciowa (204).1. Patent claims 1. Decentralized control system for a telecommunications system in connection with a matrix group switch of a multi-stage structure, which connects many individual subscriber lines, characterized in that each telecommunications track associated with the switch has its own processor, a large number of first circuits (128) of subscriber lines, each containing a particular processor and each connected to a different link (132), a multiplexer (148) having a plurality of inputs connected to the outputs of the first and o circuits (128) of the lines subscriber lines and having a large number of output lines (204) to be connected to a matrix group switch (102), wherein the matrix group switch (102) consists of a plurality of stages, the first stage containing (1 - N) 15 subgroups (104, 106, 108 , 110), each of which has an internal control system (112, 114, 116, 118) for selecting the track and the last Mth stage consists of subgroups (120, 122), each of which also has an internal control system (124 , 126) selecting a path with the outputs of lower stages connected to the inputs of higher stages, where the output lines (204) are connected to the input terminals of the first stage, the data source with translators (142) is associated with the first the subscriber line circuits (128) and connected to the other input terminals of the first stage of the matrix group switch (102), and the data source translators (142) and subscriber line circuits (128) are connected to the first stage of the matrix group switch through a common ¬ to the output line (204).
2. Uklad wedlug zastrz. 1, znamienny tym, ze zawiera pamiec (200) pracujaca z podzialem czasu, dolaczona do obwodów (128) linii abonenckich oraz 35 dolaczona do pierwszego stopnia matrycowego przelacznika grupowego (102).2. System according to claim 1, characterized in that it includes a time-division memory (200) connected to the subscriber line circuits (128) and connected to the first stage of the matrix group switch (102).
3. Uklad wedlug zastrz. 2, znamienny tym, ze obwód (128) linii abonenckiej zawiera ponadto wlasna pamiec (516) wlasna dla kazdej grupy n linii ^ abonenckich i pamiec (230) pracujaca z podzialem czasu jest polaczona z pierwszymi liniami abo¬ nenckimi.3. The system according to claim 2, characterized in that the subscriber line circuit (128) also includes its own memory (516) for each group of n subscriber lines and the time-division memory (230) is connected to the first subscriber lines.
4. Uklad wedlug zastrz. 1, znamienny tym, ze zródlo danych z translatorami (142) czy translator ^ (202) zawiera mikroprocesor (554) i zwiazana z nim pamiec (556).4. The system according to claim 1, characterized in that the data source with translators (142) or translator ^ (202) includes a microprocessor (554) and associated memory (556).
5. Uklad wedlug zastrz. 1, znamienny tym, ze obwód (128) lindi abonenckiej zawiera konwerter analogowo-cyfrowy (502) do przetwarzania do pos- 50 taca cyfrowej i kodowania sygnalów telefonicznych.6. Uklad wedlug zastrz. 1, znamienny tym, ze obwód (128) lindi abonenckiej zawiera procesor (500) do szeregowego doprowadzania cyfrowych sygna¬ lów telefonicznych do wspólnej linii (306) trans¬ misji danych i adresów.7. Uklad wedlug zastrz. 1, znamienny tym, ze obwód (128) lindi abonenckiej zawiera wiele wyjsc do doprowadzania cyfrowych sygnalów telefonicz¬ nych do wspólnej linii (306) równolegle.8. Uklad wedlug zastrz. 7, znamienny tym, ze obwód (128) linii abonenckiej zawiera oddzielne przelaczniki (520—526) do niezaleznego przelaczania matrycowego przelacznika grupowego (102).9. Uklad wedlug zastrz. 1, znamienny tym, ze te matrycowy przelacznik grupowy (102) ma wiele15 125 417 16 wapólmych Unii (306) dolaczonych do niego z wielu obwodów (12$) Mmiii abonenckich.10. Uklad wedlug zastrz. 9, znamienny tym, ze dodatkowe limie abonenckie czy lacza sa dodane do ukladu przez zaipewniende dodatkowych standar¬ dowych obwodów (128) linii abonenckich dla do¬ datkowych ltoiii ozy laczy.11. Uklad wedlug zastrz. 9, znamienny tym, ze limie abotnenckiie sa analogowymi liniami czy lacza¬ mi i uklad zawiera ponadto podaielne przelaczniki (520—526) sprzezone ze wspólna linia (306). 1012. Uklad wedlug zastrz. 9, znamienny tym, ze lirie abonenckie sa analogowymi liniami czy lacza¬ mi i uklad zawiera konwerter analogowo-cyfrowy (502) do przetwarzania cyfrowego sygnalów telefo¬ nicznych we wspólnej linii (306).13. Uklad wedlug zastrz. 1, znamienny tym, ze translator (202) zawiera procesor sterujacy (552).14. Uklad wedlug zastrz. 13, znamienny tym, ze procesor sterujacy (552) zawiera mikroprocesor (554) polaczony z pamiecia (556). FIG.I (00 500 1000 10,000 20,000 FIG.2 100,000 3*1 TT ^302 306 -^512 k-506 -fi 318 L5I4 -310 U312 ^316 314- F1G.4 200H-125 417 -148 2qs 1 200 t 1 ( F212 lr!28 0 Ll28 0=) ¦ —fc—^J——¦ "u. 1 ^ l 1 i w^—-A-f 1 1 J y,Gi" '202 j 554^ 552H |556l L 558-wf 56CT 562 564y —+J 566 568 ¦W FIG.5. The system according to claim 1, characterized in that the subscriber line circuit (128) includes an analog-to-digital converter (502) for digital conversion and coding of telephone signals. 6. The arrangement according to claim 1, characterized in that the subscriber line circuit (128) includes a processor (500) for serially feeding digital telephone signals to a common data and address transmission line (306). 7. The arrangement according to claim 1, characterized in that the subscriber line circuit (128) includes a plurality of outputs for feeding digital telephone signals to a common line (306) in parallel.8. The arrangement according to claim 7, characterized in that the subscriber line circuit (128) includes separate switches (520-526) for independent switching of the matrix group switch (102).9. The arrangement according to claim 1, characterized in that the matrix group switch (102) has a plurality of UNIs (306) connected to it from a plurality of ($12) subscriber circuits.10. The arrangement according to claim 9, characterized in that additional subscriber lines or links are added to the arrangement by providing additional standard subscriber line circuits (128) for the additional 100 links. 11. The arrangement according to claim 9, characterized in that the subscriber lines are analog lines or links and the system also includes separate switches (520-526) coupled to a common line (306). 1012. The arrangement according to claim 9, characterized in that the subscriber lines are analog lines or connections and the system includes an analog-to-digital converter (502) for digital processing of telephone signals on a common line (306). 13. The arrangement according to claim 1, characterized in that the translator (202) includes a control processor (552).14. The arrangement according to claim 13, characterized in that the control processor (552) includes a microprocessor (554) connected to a memory (556). FIG.I (00 500 1000 10,000 20,000 FIG.2 100,000 3*1 TT ^302 306 -^512 k-506 -fi 318 L5I4 -310 U312 ^316 314- F1G.4 200H-125 417 -148 2qs 1 200 t 1 ( F212 lr!28 0 Ll28 0=) ¦ —fc—^J——¦ "u. 1 ^ l 1 i w^—-A-f 1 1 J y,Gi" '202 j 554^ 552H |556l L 558- wf 56CT 562 564y -+J 566 568 ¦ IN FIG.
6.PL PL PL6.PL PL PL