NO834655L - PROCEDURE AND DEVICE FOR AA MONITORING SYNCHRONIZATION OF A TIME MULTIPLE SYSTEM - Google Patents

Abstract

1. A method of monitoring the synchronisation of a t.d.m. system and of initiating resynchronisation at a predetermined value of the frequency of non-conformity between an expected frame code word and the bit pattern actually occuring at this position, characterized in that at the transmitting end, during a determinate measuring period (M1, M3, M5... Mn), in a determinate time relationship to the frame code, it is determined whether the sum of all the transmitted bits of a logic state is even or odd, that a parity bit is formed, the logic status of which provides a statement as to whether evenness or oddness has been determined, that the parity bit is inserted into an unoccupied time slot of the pulse frame, that at the receiving end, during the same measuring period, in the same time relationship to the recognised but possibly incorrect frame code, it is determined whether the sum of all the received bits of the logic state which has been selected at the transmitting end is even or odd and that the receiving-end result is compared with the statement contained in the received parity bit.

Description

Fremgangsmåte og anordning til å overvåke synkronisering av et tidsmultiplekssystem Method and device for monitoring synchronization of a time division multiplex system

Oppfinnelsen angår en fremgangsmåte og en anordningThe invention relates to a method and a device

til å overvåke synkronisering av et tidsmultiplekssystem.to monitor synchronization of a time division multiplex system.

Ved digitale overføringssystemer som arbeider med blokk-In digital transmission systems working with block-

vis synkronisering, innfører man på sendesiden periodisk en bestemt bitkombinasjon i pulsrammen. Denne rammemarkering konstateres av en mottagningssidig ramme-identifikasjons-innretning som via en taktsentral bevirker korrekt tilordning av de i tidsmultiplekssignalet sammenstokkede signaler på de enkelte kanaler. show synchronization, a specific bit combination is periodically introduced on the sending side in the pulse frame. This frame marking is ascertained by a receiving-side frame identification device which, via a timing center, causes the correct allocation of the signals mixed up in the time multiplex signal to the individual channels.

Ved 2-Mbit/s-grunnsystemet for PCM-hierarkiet utgjøres rammemarkeringen av den alternerende sekvens av annen til åttende bit av rammemarkeringsordet (X0011011) og av annen bit av meldeordet (X1DYYYYY). Mottageren synkroniserer seg i samsvar med CCITT-rekommandasjon G.737 eller G.738 på bestemt måte på denne rammemarkering. In the case of the 2-Mbit/s basic system for the PCM hierarchy, the frame marking of the alternating sequence is made up of the second to eighth bits of the frame marking word (X0011011) and of the second bit of the message word (X1DYYYYY). The receiver synchronizes in accordance with CCITT Recommendation G.737 or G.738 in a specific way on this frame marking.

Ved overvåkning av synkrone 64-kbit/s datasignaler erWhen monitoring synchronous 64-kbit/s data signals are

det mulig at en deltager som er forbundet med en multiplekser over en 64-kbit/s dataledning, tilfeldigvis eller tilsiktet forespeiler denne rammemarkering over lengre tid. Denne situa- it is possible that a participant connected to a multiplexer over a 64-kbit/s data line accidentally or intentionally anticipates this frame marking for an extended period of time. This situation

sjon inntrer mens en deltager, f.eks. for kontrollformål,tion occurs while a participant, e.g. for control purposes,

overfører to bestemte tegn innen teletex-alfabetet. Fig.transmits two specific characters within the teletex alphabet. Fig.

1 viser en del mulige tilfeller av slik forespeiling. I tegnet Z1 ender f.eks. tegnene for&og 1 med to nuller..I tegnet 1 shows a number of possible cases of such foreshadowing. In the character Z1 e.g. ends the signs for&and 1 with two zeros..In the sign

12 begynner f.eks. tegnet for [ og $ med sekvensen 1101112 begins e.g. the character for [ and $ with the sequence 11011

og har ennvidere på nestsiste plass et 1-tall. Den forespeilede rammemarkering er betegnet med bokstavene a-h. and still has a number 1 in the penultimate place. The mirrored frame marking is denoted by the letters a-h.

Hvis mottageren under denne tid med forespeiling misterIf the recipient during this time of foreshadowing loses

sin synkronisme, f.eks. på grunn av et kortvarig streknings-avbrudd, kan han ved fornyet synkronisering synkronisere seg på den forespeilede rammemarkering a-h og holde seg i denne feilaktige synkrontilstand. its synchronism, e.g. due to a brief stretch interruption, upon resynchronization he may synchronize on the mirrored frame marker a-h and remain in this erroneous synchronizing state.

Oppfinnelsens oppgave er å gi anvisning på en fremgangs-The task of the invention is to provide instructions for a progress

måte og en anordning som byr på en fullstendig beskyttelseway and a device that offers complete protection

mot en dveling i en tilfeldig eller t.o.m. tilsiktet forespeilet synkrontilstand. against a stay in a random or even intentional mirrored synchronic state.

Ved en fremgangsmåte til overvåkning av synkroniseringenIn a method for monitoring the synchronization

av et tidsmultiplekssystem blir denne oppgave ifølge oppfinnelsen løst ved of a time multiplex system, this task according to the invention is solved by

at det på sendesiden under et bestemt måletidsrom ithat on the sending side during a specific measurement time period i

definert kronologisk relasjon til rammemarkeringen fastslås om det samlede antall av utsendte bits for en logisk tilstand er like eller ulike, defined chronological relation to the frame marking, it is determined whether the total number of transmitted bits for a logical state are the same or different,

at der dannes en paritetsbit hvis logiske tilstand avgirthat a parity bit is formed whose logic state emits

et utsagn om konstatert like eller ulike antall, a statement about ascertained equal or different numbers,

at paritetsbiten innføyes i en ubesatt tidsluke i pulsrammen, that the parity bit is inserted into an unoccupied time slot in the pulse frame,

at det på mottagningssiden under samme måletidsrom ogthat on the receiving side during the same measurement period and

i samme kronologiske relasjon til den konstaterte, men muligens feilaktige rammemarkering fastslås om det samlede antall mottatte bits av den på sendesiden valgte logiske tilstand er like eller ulike, in the same chronological relation to the ascertained but possibly erroneous frame marking, it is determined whether the total number of received bits of the logical state selected on the sending side are the same or different,

at det mottagningssidige resultat sammenlignes med ut-sagnet fra den mottatte paritetsbit, that the receiving-side result is compared with the statement from the received parity bit,

og at der ved en på forhånd gitt verdi av hyppighetenand that at a previously given value of the frequency

av manglende overensstemmelse blir innledet en fornyet synkronisering . due to a lack of conformity, a renewed synchronization is initiated.

Det er gunstig om måletidsrommet svarer til lengdenIt is beneficial if the measurement time span corresponds to the length

av en pulsramme, og om det hver gang begynner i tilslutning til opptreden av et blokkvist rammemarkeringsord. of a pulse frame, and whether it each time begins in connection with the appearance of a block-shaped frame marker word.

Videre er det gunstig om bitene for logisk tilstandFurthermore, it is favorable about the bits for logic state

"1" på sende- og mottagningssiden tas til hjelp for bestemmelse av om antallet er like er ulike, og om paritetsbiten ved ulike antall på sendesiden inneholder den logiske tilstand "1" on the sending and receiving side is used to determine whether the numbers are equal or different, and whether the parity bit for different numbers on the sending side contains the logic state

Dessuten er det gunstig om en fornyet synkroniseringMoreover, it is beneficial if a renewed synchronization

blir innledet ved 35% manglende overensstemmelse.is initiated at 35% non-compliance.

Sluttelig er det gunstig om polaritetsbiten blir innføyetFinally, it is beneficial if the polarity bit is inserted

i en ubesatt tidsluke i meldeordet.in an unoccupied time slot in the message word.

En anordning til sendesidig generering av paritetsbitsA device for transmitting parity bit generation

er på gunstig måtekarakterisert vedis favorably characterized by

at der finnes en første OG-port hvis første og annenthat there exists a first AND gate if first and second

inngang tjener til å oppta henholdsvis tidsmultiplekssignalet og portpulsene for måletidsrommet, input serves to record respectively the time multiplex signal and the gate pulses for the measurement time space,

og at der finnes en JK-flipflop hvis J- og K-inngangand that there is a JK flip-flop whose J and K input

er forbundet med OG-portens utgang, hvis taktinngang tjener til å oppta tidsmultiplekssignalets bittakt, hvis tilbakestillingsinngang tjener til å oppta tilbakestillingspulsene for måletidsrommet, samt hvis utgang tjener til å avgi paritetsbiten. is connected to the output of the AND gate, whose clock input serves to record the bit rate of the time multiplex signal, whose reset input serves to record the reset pulses for the measurement time space, and whose output serves to emit the parity bit.

En anordning til mottagningssidig tolkning av paritetsbiten er fordelaktig utformet slik A device for reception-side interpretation of the parity bit is advantageously designed as follows

at der finnes en anordning til å frembringe paritets-that there is a device to produce parity

bits,bits,

at der finnes en ekvivalensport hvis første og annenthat there is an equivalence gate if first and second

inngang er forbundet henholdsvis med første inngang til 0G-porten og med utgangen fra JK-flipfloppen, input is connected respectively with the first input of the 0G gate and with the output of the JK flip-flop,

at der finnes en første D-flipflop hvis D-inngang er forbundet med ekvivalensportens ut.gang,. og hvis taktinngang tjener til å oppta en takt til å indikere den sendesidige paritetsbit, that there is a first D flip-flop whose D input is connected to the output of the equivalence gate. and whose clock input serves to capture a clock to indicate the transmit-side parity bit,

at der finnes et første integrasjonsledd hvis inngangthat there is a first integration term whose input

er forbundet med annen D-flipflops utgang,is connected to another D flip-flop's output,

at der finnes en første komparator hvis inverterendethat there is a first comparator if inverting

inngang er forbundet med utgangen fra første integrasjonsledd,input is connected to the output from the first integration term,

og hvis ikke-inverterende inngang er forbundet med uttaket på en spenningsdeler som ligger på driftsspenning, and if the non-inverting input is connected to the output of a voltage divider that is on operating voltage,

at der finnes en annen D-flipflop hvis D-inngahg er forbundet med utgangen fra første komparator, og hvis taktinngang tjener til å oppta en rammetakt, that there is another D-flip-flop whose D-input is connected to the output of the first comparator, and whose clock input serves to capture a frame clock,

at der finnes en diode hvis anode er forbundet medthat there is a diode whose anode is connected to

utgangen fra første integrasjonsledd, og hvis katode er forbundet med utgangen fra annen D-flipflop, the output of the first integration stage, and whose cathode is connected to the output of the second D-flip-flop,

at der finnes en annen OG-port hvis første inngang er forbundet med utgangen fra annen D-flipflop, og hvis annen inngang tjener til å oppta bittakten, that there is another AND gate whose first input is connected to the output of another D flip-flop, and whose second input serves to capture the bit rate,

at der finnes en synkroniseringsinnretning hvis første inngang tjener til å oppta tidsmultiplekssignalet, hvis annen that there is a synchronizing device whose first input serves to record the time multiplex signal, if second

inngang er forbundet med utgangen fra annen OG-port, hvis første utgang tjener(til å avgi en ny rammetakt, og hvis annen utgang tjener til å avgi et alarmsignal, input is connected to the output of another AND gate, whose first output serves (to issue a new frame clock, and whose second output serves to issue an alarm signal,

at der finnes et annet integrasjonsledd hvis inngangthat there is another integration link whose input

er forbundet med utgangen fra første D-flipflop,is connected to the output of the first D flip-flop,

at der finnes en annen komparator hvis inverterendethat there is another comparator if inverting

inngang er forbundet med utgangen fra annet integrasjonsledd,input is connected to the output from another integration link,

og hvis ikke-inverterende inngang er forbundet med uttaket på spenningsdeleren, and if the non-inverting input is connected to the output of the voltage divider,

og at der finnes en ELLER-port hvis første og annenand that there is an OR gate if first and second

inngang er forbundet henholdsvis med annen utgang fra synkroniseringsinnretningen og med utgangen fra annen komparator, input is connected respectively to another output from the synchronizing device and to the output from another comparator,

og hvis utgang tjener som synkronalarmutgang.and whose output serves as a synchronous alarm output.

I det følgende vil oppfinnelsen bli belyst nærmere ved In the following, the invention will be explained in more detail

utførelseseksempler.execution examples.

Fig. 2 viser en rammes oppbygning.Fig. 2 shows the structure of a frame.

Fig. 3 viser en anordning til sendesidig genereringFig. 3 shows a device for transmission-side generation

av en paritetsbit.of a parity bit.

Fig. 4 viser et pulsdiagram, ogFig. 4 shows a pulse diagram, and

fig. 5 viser en anordning til mottagningssidig tolkningfig. 5 shows a device for reception-side interpretation

av paritetsbiten.of the parity bit.

Ved fremgangsmåten ifølge oppfinnelsen blir en fri bitWith the method according to the invention, a free bit becomes

X på første plass i meldeordet MW for en 2-Mbit/s-pulsramme benyttet som paritetsbit (fig. 2). Antall "1"-bits blir med utgangspunkt i første bit i tidsavsnitt nr. 1 i pulsrammen og frem til åttende bit av det følgende rammemarkeringsord RKW i de skraverte måletidsrom Ml, M3, ' M5 ... M nkontrollert X in first place in the message word MW for a 2 Mbit/s pulse frame used as a parity bit (fig. 2). The number of "1" bits is controlled starting from the first bit in time section no. 1 in the pulse frame and up to the eighth bit of the following frame marker word RKW in the shaded measurement time slots Ml, M3, ' M5 ... M

på om det er like eller ulike, dvs. at man betrakter 256on whether they are the same or different, i.e. that one considers 256

bits. Hvis antall "1" i det forutgående måletidsrom var ulike-tallig, settes paritetsbiten logisk "1", og er antallet av "1" liketallig, settes paritetsbiten logisk "0". bits. If the number of "1's" in the previous measurement time slot was odd, the parity bit is set to logical "1", and if the number of "1's" is even, the parity bit is set to logical "0".

Hvis paritetsbiten på mottagningssiden blir korrekt konstatert i mindre enn 65% + 10% av tilfellene i et tids-intervall på 100ms <^t < 300ms, må der antas en forespeilet synkrontilstand og innledes en ny synkronisering. Denne nye , søkeprosess må gjennomføres på egnet måte - dvs. begynne If the parity bit on the receiving side is correctly determined in less than 65% + 10% of the cases in a time interval of 100ms <^t < 300ms, a mirrored synchronous state must be assumed and a new synchronization initiated. This new search process must be carried out in a suitable way - i.e. start

straks etter rammemarkeringsordet RKW - for ikke igjen å bevirke en påsynkronisering på den forespeilede rammemarkering. immediately after the frame marking word RKW - so as not to again cause a synchronization on the mirrored frame marking.

Integrasjonstiden på t > 100ms er valgt som vern mot mulige burst-formige forstyrrelser med varighet opptil ca. The integration time of t > 100ms has been chosen as protection against possible burst-like disturbances with a duration of up to approx.

50 ms på overføringsstrekningen. Hvis gjennomsnittlig 50%50 ms on the transmission path. If average 50%

av paritetsbitene under varigheten av en slik forstyrrelse blir funnet feilaktige og samtlige paritetsbits under ytter-ligere 50 ms i støyfri drift blir funnet å være korrekte, blir gjennomsnittlig 75% av paritetsbitene konstatert korrekt under en integrasjonstid på 100 ms. Øvre toleransegrense (65% + 10%) av sannsynlig identifikasjon bør derfor ligge under 75%. of the parity bits during the duration of such a disturbance are found to be incorrect and all parity bits during a further 50 ms in noise-free operation are found to be correct, an average of 75% of the parity bits are found to be correct during an integration time of 100 ms. The upper tolerance limit (65% + 10%) of probable identification should therefore be below 75%.

Synkroniseringsmetoden ifølge oppfinnelsen er anvendelig opp til en bitfeilkvote p £ 1,5 " 10 , altså til ovenfor feilkvoten p £ 10 , som uansett fører til en feilratealarm og dermed til vraking' av deltagerne (sending av AIS = alarm indication signal på grensesnittet D2ab mot deltageren). The synchronization method according to the invention is applicable up to a bit error rate p £ 1.5 " 10 , i.e. above the error rate p £ 10 , which in any case leads to an error rate alarm and thus to the scrapping of the participants (sending AIS = alarm indication signal on the interface D2ab towards the participant).

-3 -3

Ved en bitfeilkvote p = 1,5 "10 og under antagelse av en poisson-fordeling av bitfeilene blir i gjennomsnitt omtrent 75% av paritetsbitene ennå konstatert som korrekte. At a bit error rate p = 1.5 "10 and assuming a poisson distribution of the bit errors, on average approximately 75% of the parity bits are still found to be correct.

Ved en forespeilet synkron tilstand blir gjennomsnittlig 50% av paritetsbitene.forespeilet som korrekte, og den nedre toleransegrense (65% - 10%) må derfor ligge over 50%. In a mirrored synchronous state, an average of 50% of the parity bits are mirrored as correct, and the lower tolerance limit (65% - 10%) must therefore be above 50%.

Blir paritetsbitene ikke konstatert korrekt i samsvar med det ovenstående kriterium, så skal der senest etter 500 ms avgis synkronalarm. Denne alarm er nødvendig for at en feilaktig dannelse av paritetsbitene skal konstateres på sendesiden. If the parity bits are not detected correctly in accordance with the above criterion, a synchronous alarm must be issued after 500 ms at the latest. This alarm is necessary for an incorrect formation of the parity bits to be detected on the sending side.

Ved hjelp av fremgangsmåten ifølge oppfinnelsen er det særlig mulig å. måle meget små bitfeilkvoter. Using the method according to the invention, it is particularly possible to measure very small bit error rates.

En sendesidig anordning til å frembringe paritetsbitene er vist på fig. 3. Anordningen består av en OG-port 5 og en JK-flipflop 6. Fig. 4 viser et tilhørende pulsdiagram. A transmission-side device for producing the parity bits is shown in fig. 3. The device consists of an AND gate 5 and a JK flip-flop 6. Fig. 4 shows an associated pulse diagram.

Legges der på inngangen 1 et tidsmultiplekssignal PCM,If a time multiplex signal PCM is added to input 1,

på inngangen 2 portpulser TM for måletidsrommet, på taktinn-gangen 3 en 2-MHz-bittakt T2M og på inngangen 4 tilbakestil-lingspulser "Clear", så fremkommer ved utgangen 7 en paritetsbit for en logisk tilstand som avhenger av om antall logiske "1" på inngangen 1 er et like eller ulike tall. Dette skjer on input 2 gate pulses TM for the measurement time space, on clock input 3 a 2-MHz bit clock T2M and on input 4 reset pulses "Clear", then at output 7 a parity bit appears for a logic state which depends on whether the number of logic "1 " on input 1 is an even or odd number. This is happening

på den måte at portpulsen TM i måletidsrommet åpner OG-porten 5, så PCM-signalet bare under dette tidsrom kommer til J- in such a way that the gate pulse TM in the measurement time period opens AND gate 5, so that the PCM signal only during this time period arrives at J-

og K-inngangen til JK-flipflopen 6 for paritetskontroll.and the K input of the JK flip-flop 6 for parity checking.

Denne JK-flipflop 6 blir ved hjelp av tilbakestillingspulsen Clear før hvert måletidsrom satt tilbake på logisk "0" og This JK flip-flop 6 is reset to logic "0" by means of the reset pulse Clear before each measuring time slot and

skifter ved logisk tilstand "1" ved JK-inngangene sin utgangstilstand for hver 2-MHz-taktpuls. Ved et logisk "0" på JK-inngangene forblir den respektive utgangstilstand opprettholdt. Ved slutten av måletidsrommet M1, M3 eller M5 blir der på utgangen 7 ved et ulike antall logiske "1" i PCM-signalet avgitt et logisk "1", og ved et like antall "1" et logisk "0". Dette signal blir føyet inn i PCM-signalet på plassen for første bit X i meldeordet MW. at logic state "1" at the JK inputs, changes its output state for each 2-MHz clock pulse. At a logic "0" on the JK inputs, the respective output state remains maintained. At the end of the measurement time space M1, M3 or M5, a logical "1" is emitted at the output 7 for an odd number of logical "1"s in the PCM signal, and a logical "0" for an equal number of "1s". This signal is added to the PCM signal in the place of the first bit X in the message word MW.

Fig. 5 viser en mottagningssidig anordning til tolkningFig. 5 shows a reception-side device for interpretation

av paritetsbitene. Den del av anordningen hvor henvisnings-tegnene 1 * —7' forekommer, svarer til den sendesidige anordning på fig. 3. Anordningen inneholder videre en ekvivalensport 10, D-flipflops 11 og 17, integrasjonsledd 12 og 13; 23 og 24, en spenningsdeler 15 og 16, komparatorer 14 og 25, en diode 18, en OG-port 19, en synkroniseringsinnretning 20 ;og en ELLER-port 26. Inngangen 8 tjener til å oppta en takt Tx for indikasjon av den sendesidige paritetsbit og en inngang 9 til å oppta en 8-kHz-rammetakt T8K. Utgangen 21 tjener til å avgi en ny rammetakt TR og utgangen 27 til å avgi en synkronalarm. ;Først blir det ankomne PCM-signal ved hjelp av OG-porten;5' og JK-flipflopen 6' likedan som på sendesiden undersøkt på like eller ulike antall logiske "1". Det resultat som fremkommer ved utgangen 7', blir i ekvivalensporten 10 sammenlignet med paritetsbiten i PCM-signalet. Ved feilfri over- ;føring konstateres overensstemmelse, og dermed oppstår ved utgangen fra ekvivalensporten 10 et logisk "1"; ved manglende overensstemmelse oppstår derimot et logisk "1". På det tidspunkt da paritetsbiten opptrer, overtar D-flipflopen 11 ved hjelp av takten Tx resultatet av ekvivalenssammenligningen og lagrer det hver gang for en varighet av to pulsrammer inntil neste paritetsbit-sammenligning. Det etterfølgende ;integras jonsledd 12, 13 med tidskonstant 100 ms <_ t ^ >^ 300 ms tjener til vern mot forstyrrelser på overføringsstrekningen. ;På den ikke-inverterende inngang til komparatoren 14 blir der ved hjelp av motstandene 15, 16 innstilt en terskelspenning Ug svarende til 65% + 10% korrekt konstaterte paritets- ;bits (U = 0,35<*>5 V = 5 V ' of the parity bits. The part of the device where the reference characters 1*-7' occur corresponds to the transmitter-side device in fig. 3. The device further contains an equivalence gate 10, D flip-flops 11 and 17, integration links 12 and 13; 23 and 24, a voltage divider 15 and 16, comparators 14 and 25, a diode 18, an AND gate 19, a synchronizing device 20; and an OR gate 26. The input 8 serves to record a clock Tx for indication of the transmit side parity bit and an input 9 to record an 8-kHz frame clock T8K. The output 21 serves to issue a new frame clock TR and the output 27 to issue a synchronous alarm. ;First, the arriving PCM signal is examined by means of the AND gate ;5' and the JK flip-flop 6' in the same way as on the sending side for an equal or different number of logical "1". The result that appears at the output 7' is compared in the equivalence gate 10 with the parity bit in the PCM signal. In case of error-free transmission, conformity is established, and thus a logical "1" occurs at the output of the equivalence gate 10; on the other hand, in the event of a mismatch, a logical "1" occurs. At the time when the parity bit occurs, the D flip-flop 11 takes over the result of the equivalence comparison by means of the clock Tx and stores it each time for a duration of two pulse frames until the next parity bit comparison. The subsequent integrase link 12, 13 with time constant 100 ms <_ t ^ >^ 300 ms serves to protect against disturbances on the transmission line. On the non-inverting input to the comparator 14, a threshold voltage Ug corresponding to 65% + 10% correctly detected parity bits (U = 0.35<*>5 V = 5 V is set with the help of resistors 15, 16 '

s pp

Så lenge paritetsbiten blir konstatert korrekt med sann-synlighet som angitt (ingen alarm), ligger der på komparatoren 14 et logisk "1" og dermed også et logisk "1" på utgangen As long as the parity bit is detected correctly with true visibility as specified (no alarm), there is a logical "1" on the comparator 14 and thus also a logical "1" on the output

fra D-flipflopen 17 som taktes med 8-kHz-takten T8K. 2-MHz-takten T2M kommer da uforandret via OG-porten 19 til synkroniseringsinnretningen .20. I tilfellet av alarm skifter utgangen fra komparator 14 til logisk "0". Med neste positive flanke av takten T8K går utgangen fra D-flipflopen 17 til logisk "0" og utlader kondensatoren 13 over dioden 18. Derved blir der forespeilet et tilfelle av ingen alarm. Utgangen fra komparatoren 14 hopper til logisk "1". Denne tilstand blir med neste positive flanke av takten T8K overtatt av D-flipflopen 17. Ved utgangen fra denne D-flipflop 17 blir der derved frembragt en negativ puls av en lengde lik en 8-kHz-taktperiode (125 ys). Denne puls sperrer via OG-porten 19 takten T2M for en tid av 125 ys, svarende til et antall av 256 2-MHz-taktpulser. from the D flip-flop 17 which is clocked with the 8-kHz clock T8K. The 2-MHz clock T2M then arrives unchanged via the AND port 19 to the synchronization device 20. In the event of an alarm, the output of comparator 14 changes to logic "0". With the next positive edge of the clock T8K, the output of the D flip-flop 17 goes to logic "0" and discharges the capacitor 13 across the diode 18. Thereby, a case of no alarm is simulated. The output of the comparator 14 jumps to logic "1". This state is taken over by the D-flip-flop 17 with the next positive edge of the clock T8K. At the output of this D-flip-flop 17, a negative pulse of a length equal to an 8-kHz clock period (125 ys) is thereby produced. This pulse blocks via the AND gate 19 the clock T2M for a time of 125 ys, corresponding to a number of 256 2-MHz clock pulses.

Dermed skal det oppnås at synkroniseringsinnretningenThus, it should be achieved that the synchronization device

20 blir asynkron og innleder en ny synkronisering. Den nye 20 becomes asynchronous and initiates a new synchronization. The new

søkeprosess må begynne umiddelbart etter rammemarkeringsordet RKW for ikke på ny å synkronisere på en forespeilet rammemarkering. Da denne søkeprosess ved det realiserte system search process must begin immediately after the frame marker word RKW in order not to re-synchronize on a mirrored frame marker. Then this search process by the realized system

PCM 30 F normalt ville begynne umiddelbart etter meldeordetPCM 30 F would normally start immediately after the signal word

MW, blir der ved sperringen av 256 2-MHz-taktpulser oppnåddMW, by the blocking of 256 2-MHz clock pulses is obtained

en forskyvning på en pulsramme og dermed en begynnelse av søkeprosessen umiddelbart etter rammemarkeringsordet RKW. a shift on a pulse frame and thus a beginning of the search process immediately after the frame marker word RKW.

Ved systemer hvor søkeprosessen begynner på et annet tidspunkt i pulsrammen, blir antall 2-MHz-taktpulser som skal sperres (f.eks. bare en 2-MHz-taktpuls) å velge tilsvarende. For systems where the search process begins at a different time in the pulse frame, the number of 2-MHz clock pulses to be blocked (e.g. only one 2-MHz clock pulse) must be selected accordingly.

D-flipflopen 17 må da få tilført en tilsvarende takt (f.eks.The D-flip-flop 17 must then be supplied with a corresponding rate (e.g.

en 2-MHz-takt). Ved utgangen 21 avgir synkroniseringsinnretningen 20 en 8-kHz-rammetakt TR til å sette den mottag-> ningssidige taktsentral, og ved utgangen 22 avgir den i ikke-synkron tilstand et alarmsignal (logisk "1"). a 2-MHz clock). At the output 21, the synchronizing device 20 emits an 8-kHz frame clock TR to set the receiving-side clock center, and at the output 22, in the non-synchronous state, it emits an alarm signal (logical "1").

Et annet integrasjonsledd 23, 24 med en tidskonstantAnother integration term 23, 24 with a time constant

T£< 500 ms og en annen komparator 25 er anordnet for senest etter 500 ms å avgi et alarmsignal ved utgangen fra komparatoren 25 hvis paritetsbiten ikke er konstatert korrekt i samsvar med ovenstående kriterium. Dette alarmsignal blir i OG-porten 26 sammenknyttet med signalet på klemmen 22 og fører ved utgangen 27 til en synkronalarm. T£< 500 ms and another comparator 25 is arranged to emit an alarm signal at the output of the comparator 25 after 500 ms at the latest if the parity bit has not been determined correctly in accordance with the above criterion. This alarm signal is combined in AND port 26 with the signal on terminal 22 and leads to a synchronous alarm at output 27.

Sluttelig viser fig. 4 nedentil takten Tx. Finally, fig. 4 below the beat Tx.

Claims (9)

1. Fremgangsmåte til å overvåke synkronisering av et tidsmultiplekssystem, karakterisert ved at det på sendesiden under et definert måletidsrom i definert kronologisk relasjon til rammemarkeringen fastslås om samlet antall av utsendte bits for en logisk tilstand er et like eller ulike tall, at der dannes en paritetsbit hvis logiske tilstand avgir et utsagn om konstatert like eller ulike antall, at paritetsbiten innføyes i en ubesatt tidsluke i pulsrammen, at det på mottagningssiden under samme måletidsrom og i samme kronologiske relasjon til konstatert, men muligens feilaktig rammemarkering fastslås om samlet antall mottatte bits for den sendesidig valgte logiske tilstand er like eller ulike, at det mottagningssidige resultat sammenlignes med ut-sagnet fra den mottatte paritetsbit, og at der ved en på forhånd gitt verdi av hyppigheten av manglende overensstemmelse blir innledet en fornyet synkronisering .1. Method for monitoring synchronization of a time multiplex system, characterized by that on the sending side during a defined measurement time period in a defined chronological relation to the frame marking it is determined whether the total number of transmitted bits for a logical state is an equal or different number, that a parity bit is formed whose logical state makes a statement about an established equal or different number, that the parity bit is inserted into an unoccupied time slot in the pulse frame, that on the receiving side, during the same measurement time period and in the same chronological relation to ascertained, but possibly erroneous, frame marking, it is determined whether the total number of received bits for the logical state selected on the sending side are the same or different, that the receiving-side result is compared with the statement from the received parity bit, and that at a previously given value of the frequency of non-compliance, a renewed synchronization is initiated. 2. Fremgangsmåte som angitt i krav 1, karakterisert ved at måletidsrommet tilsvarer lengden av en pulsramme.2. Method as stated in claim 1, characterized in that the measurement time span corresponds to the length of a pulse frame. 3. Fremgangsmåte som angitt i krav 1 eller 2, karakterisert ved at måletidsrommet hver gang begynner i tilslutning til opptreden av et blokkvist rammemarkeringsord.3. Method as specified in claim 1 or 2, characterized in that the measurement time period each time begins in connection with the appearance of a block-like frame marking word. 4. Fremgangsmåte som angitt i krav 1, 2 eller 3, karakterisert ved at bitene for logisk tilstand "1" sende- og mottagningssidig tas til hjelp for konstatering av like eller ulike antall.4. Method as stated in claim 1, 2 or 3, characterized in that the bits for logical state "1" on the sending and receiving side are used to determine equal or different numbers. 5. Fremgangsmåte som angitt i krav 4, karakterisert ved at paritetsbiten ved ulike antall på sendesiden får logisk tilstand "1".5. Method as set forth in claim 4, characterized in that the parity bit is given logical state "1" at different numbers on the sending side. 6. Fremgangsmåte som angitt i krav 1, karakterisert ved at en ny synkronisering blir innledet ved 35% manglende overensstemmelse.6. Procedure as stated in claim 1, characterized in that a new synchronization is initiated at 35% lack of conformity. 7. Fremgangsmåte som angitt i krav 1, karakterisert ved at polaritetsbiten innføyes i en ubesatt tidsluke i meldeordet.7. Method as stated in claim 1, characterized in that the polarity bit is inserted into an unoccupied time slot in the message word. 8. Anordning til å frembringe paritetsbits i samsvar med krav 5, karakterisert ved at der finnes en første OG-port (5) hvis første inngang (1) tjener til å oppta tidsmultiplekssignalet, og hvis annen inngang (2) tjener til å oppta portpulser for måletidsrommet, og at der er anordnet en og en JK-flipflop hvis J- og hvis K-inngang er forbundet med OG-portens (5) utgang, hvis taktinngang (3) tjener til å oppta tidsmultiplekssignalets bittakt, hvis tilbakestillingsinngang (4) tjener til å oppta tilbakestillingspulsene for måletidsrommet, samt hvis utgang (7) tjener til å avgi paritetsbitene.8. Device for producing parity bits in accordance with claim 5, characterized by that there is a first AND gate (5) whose first input (1) serves to record the time multiplex signal, and whose second input (2) serves to record gate pulses for the measurement time space, and that there is arranged one JK flip-flop whose J and whose K input is connected to the output of the AND gate (5), whose clock input (3) serves to capture the bit clock of the time multiplex signal, whose reset input (4) serves to record the reset pulses for the measurement time period, as well as whose output (7) serves to emit the parity bits. 9. Anordning til mottagningssidig tolkning av paritetsbits ved en fremgangsmåte som angitt i krav 1, karakterisert ved at der finnes en anordning (1 <1-> 7') til å frembringe paritetsbits, at der finnes en ekvivalensport (10) hvis første inngang er forbundet med første inngang (1 <1> ) til OG-porten (5 <1> ), og hvis annen inngang er forbundet med utgangen (7') fra JK-flipflopen (6'), at der finnes en første D-flipflop (11) hvis D-inngang er forbundet med utgangen fra ekvivalensporten (10), og hvis taktinngang (8) tjener til å oppta en takt til indikasjon av den sendesidige paritetsbit, at der finnes et første integrasjonsledd (12, 13) hvis inngang er forbundet med utgangen fra annen D-flipflop (11), at der finnes en første komparator (14) hvis inverterende inngang er forbundet med utgangen fra første integrasjonsledd (12, 13), og hvis ikke-inverterende inngang er forbundet med uttaket på en spenningsdeler (15, 16) som ligger på driftsspenning, at der finnes en annen D-flipflop (17) hvis D-inngang er forbundet med utgangen fra første komparator (14), og hvis taktinngang (9) tjener til å oppta en rammetakt, at der finnes en diode (18) hvis anode er forbundet med utgangen fra første integrasjonsledd (12, 13), og hvis katode er forbundet med utgangen fra annen D-flipflop (17), at der finnes en annen OG-port (19) hvis første inngang er forbundet med utgangen fra annen D-flipflop (17), og hvis annen inngang (3) tjener til å oppta bittakten, at der finnes en synkroniseringsinnretning (20) hvis første inngang (1') tjener til å oppta tidsmultiplekssignalet, hvis annen inngang er forbundet med utgangen fra annen OG-port (19), hvis første utgang (21) tjener til å avgi en ny rammetakt, og hvis annen utgang (22) tjener til å avgi et alarmsignal, at der finnes et annet integrasjonsledd (23, 24) hvis inngang er forbundet med utgangen fra første D-flipflop (11), at der finnes en annen komparator (25) hvis inverterende inngang er forbundet med utgangen fra annet integrasjonsledd (23, 24), og hvis ikke-inverterende inngang er forbundet med uttaket på spenningsdeleren (15, 16), og at der finnes en ELLER-port (26) hvis første inngang er forbundet med annen utgang (22) fra synkroniseringsinnretningen (20), og hvis annen inngang er forbundet med utgangen fra annen komparator (25), samt hvis utgang (27) tjener som synkronalarm-utgang.9. Device for reception-side interpretation of parity bits by a method as stated in claim 1, characterized in that there is a device (1 <1-> 7') to produce parity bits, that there is an equivalence gate (10) whose first input is connected to the first input (1 <1> ) of the AND gate (5 <1> ), and whose second input is connected to the output (7') of the JK flip-flop ( 6'), that there is a first D flip-flop (11) whose D input is connected to the output of the equivalence gate (10), and whose clock input (8) serves to record a clock to indicate the parity bit on the transmit side, that there is a first integration link (12, 13) whose input is connected to the output of another D-flip-flop (11), that there is a first comparator (14) whose inverting input is connected to the output of the first integration link (12, 13), and whose non-inverting input is connected to the outlet of a voltage divider (15, 16) which is at operating voltage, that there is another D flip-flop (17) whose D input is connected to the output of the first comparator (14), and whose clock input (9) serves to record a frame clock, that there is a diode (18) whose anode is connected to the output of the first integration term (12, 13), and whose cathode is connected to the output of the second D-flip-flop (17), that there is another AND gate (19) whose first input is connected to the output of another D flip-flop (17), and whose second input (3) serves to record the bit rate, that there is a synchronizing device (20) whose first input (1') serves to record the time multiplex signal, whose second input is connected to the output of another AND gate (19), whose first output (21) serves to emit a new frame clock , and if other output (22) serves to emit an alarm signal, that there is another integration link (23, 24) whose input is connected to the output of the first D-flip-flop (11), that there is another comparator (25) whose inverting input is connected to the output of another integration link (23, 24), and whose non-inverting input is connected to the output of the voltage divider (15, 16), and that there is an OR gate (26) whose first input is connected to the second output (22) of the synchronization device (20), and whose second input is connected to the output of the second comparator (25), and whose output (27) serves as synchronous alarm output.