NL8800858A - Rekenmachinesysteem voorzien van een hoofdbus en een tussen processor en geheugen direkt verbonden extra kommunikatielijn. - Google Patents

Description

λ ΡΗΝ 12.510 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven

Rekenmachinesysteem voorzien van een hoofdbus en een tussen processor en geheugen direkt verbonden extra kommunikatielijn.

ACHTERGROND VAN DE UITVINDING

De uitvinding betreft een rekenmachinesysteem voorzien van een hoofdbus, een op de hoofdbus aangesloten processor, een via een eerste geheugenbeheerseenheid op de hoofdbus aangesloten hoofdgeheugen, 5 en ten minste één op de hoofdbus aangesloten besturingseenheid voor een bijbehorend randapparaat, waarbij de eerste geheugenbeheerseenheid is voorzien van middelen om logische adressen in fysieke adressen te konverteren.

Zo'n rekenmachinesysteem is algemeen bekend. In het navolgende zal 10 specifiek worden uitgegaan van de zogenoemde VME-busstandaard die ook algemeen bekend is onder de naam IEC 821 bus en IEEE P1014, en waarvan vele details vermeld staan in de VME-bus Specification Manual, revision C, februari 1985 door de VME-bus Manufacturers Group. De processor kan een eigen voorgrondgeheugen bezitten, zoals een cachegeheugen, dit is 15 bekend. Het hoofdgeheugen bestaat uit RAM-modules, eventueel georganiseerd in geheugenbanken, en heeft een kapaciteit van bijvoorbeeld 16 Mbytes. In principe zijn dan 24 adresbits voldoende, de hoofdbus zal dan in het algemeen voldoende breed zijn om dit adres parallelsgewijze te transporteren. Deze 24 bits kunnen dan zowel een 20 logisch adres als een fysisch adres representeren. Een fysisch adres specificeert zonder konversie reeds een bepaalde geheugenlokatie, een logisch adres bevat bijvoorbeeld een pagina/segmentindikatie samen met een verschuivings(off-set)informatie, en hiervoor verricht dan de eerste geheugenbeheerseenheid een konversie-operatie. In het geval het 25 hoofdgeheugen opgebouwd is uit dynamische geheugenmodules bevat, het bovendien één of andere hèropfrisorganisatie: als een bepaalde geheugenlokatie te lang niet is aangesproken, wordt hiervoor een hèropfristoegang in het tijdschema (schedule) opgenomen. Het onder elkaar afwikkelen van gebruikerstoegangen en hèropfristoegangen wordt 30 door middel van een twee-poorts-toegangselement mogelijk gemaakt.

8800858 Λ ΡΗΝ 12.510 2

SAMENVATTING VAN DE UITVINDING

Moderne processoren worden steeds sneller; het blijkt dat de geheugenomvang van het hoofdgeheugen dan ook steeds groter moet worden; een redelijke maximale omvang lijkt 10 Mbyte/MIPS (miljoen 5 instrukties per sekonde). Voor processoren met een verwerkingssnelheid in het gebied tussen 0.4 MIPS en 3 MIPS moeten dan tot 4-30 Mbytes hoofdgeheugen aanwezig zijn. Boven 16 Mbyte is een adresbreedte van 24 bits niet meer voldoende. Men kan de breedte van de hoofdbus vergroten, maar dat betekent extra bekabeling. Zo is een naast een 24/16 bits VME-10 bus (24-bits adressen, 16-bits data) ook een 32/32 bits versie gedefinieerd. De breedte van de hoofdbus moet dan direkt met 8 bits toenemen. Een ernstiger bezwaar is dat bij een verbrede hoofdbus de kompabiliteit met eerder gerealiseerde oplossingen, zoals belichaamd in applikatieprogramma's verloren kan gaan. Met ditzelfde probleem is 15 verbonden het bezwaar dat allerlei bestaande stations, zoals de besturingseenheden voor de randapparaten niet geschikt zijn om via de verbrede bus ook het uitgebreide geheugen aan te spreken wegens de door hun slechts te leveren beperkte adreslengte. De extra adresbits zouden dan een gekompliceerde extra voorziening vergen.

20 Het is een doelstelling van de uitvinding om een eenvoudige maatregel te verschaffen waardoor de omvang van het hoofdgeheugen met een faktor vergroot kan worden, zonder dat verbreding van de hoofdbus nodig is, en zonder dat buiten de dyade processor/ hoofdgeheugen extra maatregelen behoeven te worden getroffen. De 25 uitvinding realiseert de doelstelling en heeft volgens één harer aspekten het kenmerk, dat tussen processor en geheugen een direkt verbonden extra kommunikatielijn is aangebracht om een fysiek adres van volledige lengte te kommuniceren, dat hiertoe de processor een tweede geheugenbeheers-eenheid bezit om een in de processor gegenereerd logisch 30 adres te ontvangen en na omzetting daarvan in een fysiek adres de extra kommunikatielijn te voeden met een adresbreedte die groter is dan die van de hoofdbus.

De -normale- toegang van de processor naar het hoofdgeheugen gaat nu buiten de hoofdbus om. Aan de andere kant kunnen gestandaardiseerde 35 besturingseenheden voor randapparaten gebruikt worden die logische adressen van vaste breedte, bijvoorbeeld 24 bits, leveren. Ook is het toelaatbaar dat de processor zulke adressen levert, die via de hoofdbus .8800858 * 4 PHN 12.510 3 aan het hoofdgeheugen worden toegevoerd. Dit laatste blijkt, met name voor diagnostische programmatuur, een voordelige oplossing te zijn. Door de tweede geheugenbeheerseenheid zijn logische processoradressen die een grotere lengte kunnen hebben, met name in het geval van 32-bits 5 processoren, vertaalbaar in fysieke adressen die het totale fysieke opslagbereik van het geheugen kunnen aanspreken; het fysieke adres zal in veel gevallen minder dan 32 bits bevatten.

Verdere aantrekkelijke aspekten van de uitvinding zijn gereciteerd in onderkonklusies.

10

KORTE BESCHRIJVING VAN DE FIGUUR

De uitvinding wordt nader toegelicht aan de hand van de figuur. Deze geeft een vereenvoudigd blokdiagram van een rekenmachine-systeem volgens de uitvinding.

15

BESCHRIJVING VAN EEN VOORKEURSUITVOERING

Figuur 1 is een vereenvoudigd blokdiagram van een reken-machinesysteem volgens de uitvinding. Onderdeel 20 is een hoofdbus. Deze is geschikt voor het transport van adressen van bijvoorbeeld 24 bits 20 breed. Deze is ook geschikt voor het transport van data, bijvoorbeeld van 16 bits breed. De organisatie van deze hoofdbus kan verschillend zijn, bijvoorbeeld data en adressen op verschillende lijnen, data en adressen alternerend op dezelfde lijnen, of bloksgewijze alternerend, waarbij elk adres middels een telmechanisme in het hoofdgeheugen, tot 25 een reeks datatransporten aanleiding geven kan. Blok 42 geeft een kaart aan met verschillende geïntegreerde schakelingsmodules die op de een of andere manier met elkaar en met de buitenwereld zijn verbonden en tezamen de processor vormen. Het hart van deze processor is bijvoorbeeld een microprocessor 22 van het type Motorola 68030. Voorts is op deze 30 kaart voorzien een geheugenbeheersfunktie die is aangegeven door het blok 24. Het deel B hievan is met het processordeel 22 gerealiseerd in opgenoemde microprocessor. Het deel A is een afzonderlijke schakeling voor het implementeren van de verdere geheugen-beheers(MMU)funktie. Voor de microprocessor 68030 wordt verwezen naar de dokumentatie van de 35 fabrikant. Eenvoudshalve zijn verdere onderdelen van de processor niet getoond. De funkties van blok 24 zijn onder meer de volgende: - in deel A worden bepaalde registers, indikatoren. schakelaars, .8800858 λ ΡΗΝ 12.510 4 interrupt-statusregister afgebeeld op een bijbehorend geheugenadres: als dit adres wordt aangesproken, wordt het desbetreffende onderdeel dus geaktiveerd; blok 24 bevat terzake dus een dekodeur met uitgang die de desbetreffende onderdelen aktiveert; 5 - in deel B worden bewerkingsresultaten van de processorfunktie, die bijvoorbeeld een lengte van 32 bits bezitten en een logisch adres bevatten, in een fysiek adres vertaald; de lengte van het fysiek adres is groter dan 24 bits, bijvoorbeeld 28 bits; - in deel A worden aan het logische adres een aantal besturingsbits 10 toegevoegd. Deze worden in deel B als drie funktiebits toegevoegd; deze hebben met name betrekking op de selektie van elementen die niet tot het hoofdgeheugen behoren (bijvoorbeeld een PROM-geheugen). Dit is eenvoudshalve niet getoond. Verder worden deze funktiebits gebruikt voor het aansturen van de invoer/uitvoerapparatuur en voor een instel-15 mechanisme voor het hoofdgeheugen, zie de dokumentatie van de fabrikant van de microprocessor.

Het fysieke adres wordt nu afgegeven op lijn 26; deze kan op dezelfde manier als bus 20 geschikt zijn voor zowel bidirektioneel datatransport als voor unidirektioneel adrestransport. Deze twee 20 funkties kunnen evenwel ook weer gescheiden zijn, wat kortheidshalve niet is aangegeven. Het voordeel van een grotere adresbreedte is uiteraard dat een groter geheugen geheel kan worden aangesproken. Verder werkt de direkte verbinding tussen processor en hoofdgeheugen sneller dan die via de hoofdbus. Als data langs dezelfde fysieke verbindingen 25 als de adressen worden gezonden, moet de bus ook daarvoor breed genoeg zijn. Voor de VME-bus zijn onder meer gedefinieerd: 24 adresbits/16 databits: 24 lijnen 24 adresbits/32 databits: 32 lijnen.

Op overeenkomstige manier kan de adreslengte bijvoorbeeld worden 30 vergroot tot 28 bits (in het laatste geval heeft dit geen effekt op de busbreedte). Op de betekenis van de databits wordt niet nader ingegaan.

In de verhouding processor/hoofdgeheugen treedt de processor steeds op als meesterstation, het hoofdgeheugen steeds als slaafstation.

De overige elementen van de processorkaart buiten de 35 eigenlijke microprocessor en de geheugenbeheerseenheid zijn eenvoudshalve niet nader aangegeven.

De bus 20 transporteert adressen naar het geheugen. Deze 8800858 > * PHN 12.510 5 kunnen afkomstig zijn uit de processorkaart 42. Ze kunnen ook geleverd zijn door de besturingseenheden 34, 38 van respektievelijke randapparaten 36, 40. Dit kunnen schijfgeheugens, datakommunikatie-stations, drukkers of andere apparaten zijn. Deze geven bijvoorbeeld 5 steeds logische adressen van maximaal 24 bits af.

Element 30 is een geheugenbeheerseenheid. Deze bevindt zich tezamen met blokken 28, 32 op een geheugenkaart 44. Eenheid 30 vertaalt de 24-bits logische adressen naar fysieke adressen, welke laatste tot bijvoorbeeld maximaal een lengte van 28 bits hebben. Daarbij 10 wordt dan bijvoorbeeld een op zich bekende pagina- of segmentorganisatie geïmplementeerd. Daartoe bevat element 30 bijvoorbeeld een pagina- of segmenttabel. Het instellen (= vullen) van deze tabel kan gebeuren via lijn 26 zoals door een speciale aftakking 27 is aangegeven. Het instellen kan ook gebeuren via de hoofdbus 20. Al naar gelang van de 15 mogelijkheden van hardware en programmatuur zal de ene of de andere uitvoering de voorkeur krijgen.

De van element 30, 24 ontvangen fysieke adressen worden volgens één of ander toedelingsmechanisme aan geheugen 32 toegevoerd om een geheugenlokatie aan te spreken. Hiervoor is een meer-poorts-20 toegangselement 28 voorzien: dit kan tweeërlei fysieke adressen voor externe toegang ontvangen. In het geval van dynamische RAM-modules in blok 32 zijn voor het behouden van de geheugen-integriteit bovendien nog hèropfrisadressen nodig, die bijvoorbeeld cyklisch rondtellen en telkens weer een verder deel van geheugen 32 aanspreken. Deze lopen 25 bijvoorbeeld in 2 msek het geheugen éénmaal rond. Element 28 bevat een toegangsmechanisme voor het selekteren tussen de verschillende geheugentoegangen. Het selekteren kan op verschillende manieren gebeuren. Een eerste mogelijkheid is dat adressen op lijn 26 altijd voorrang hebben boven de beide andere, tenzij de hèropfrisorganisatie 30 in een urgentiesituatie is·, in het laatste geval heeft de hèropfrisorganisatie voorrang. In het geval de extra kommunikatielijn voorzien is van separate adres- en datalijnen, wordt deze datalijn ook aan het toegangsmechanisme in blok 28 toegevoerd.

Veelal is nog de volgende voorziening nodig. De processor 35 bevat namelijk een voorgrondgeheugen dat bepaalde informatie van het hoofdgeheugen gedupliceerd bevat. Er zijn nu twee konfliktsituaties mogelijk 8800858 PHN 12.510 6 * a. een randapparaat modificeert een informatie in het hoofdgeheugen. Als deze informatie in het voorgrondgeheugen gekopieerd is, gaat dit "achterlopen". Dit probleem is op twee manieren op te lossen. In de eerste plaats kan het de software verboden zijn om zulke gekopieerde 5 informatie in het hoofdgeheugen te modificeren. Dit levert een moeilijk te vervullen voorwaarde op. In de tweede plaats kan een adresverklikker op de hoofdbus zijn aangesloten. Als het desbetreffende adres op de hoofdbus verschijnt, wordt het voorgrondgeheugen geaktiveerd. Geaktiveerd kan twee dingen betekenen: 10 a1: de informatie van het voorgrondgeheugen wordt ongeldig gemaakt (invalideren).

a2: de informatie van het hoofdgeheugen wordt opnieuw gekopieerd.

b. de processor modificeert een informatie in het voorgrondgeheugen. Dit probleem is op drie manieren op te lossen. De eerste methode is 15 dezelfde als die onder a, wat in software moeilijk te realiseren is. De tweede mogelijkheid is met een adresverklikker: dan moet de desbetreffende informatie in het hoofdgeheugen ongeldig worden verklaard. De beste methode is dan evenwel dat elke schrijfaktie in het voorgrondgeheugen direkt in het hoofdgeheugen wordt gekopieerd 20 (store through). Als het programma van het type “meestal schrijven" is, levert dit slechts een beperkte vertraging.

Een besturingseenheid van een randapparaat levert logische adressen voor transport op de hoofdbus. De processor levert logische adressen die vóór het transport over de extra 25 komraunikatielijn in fysische adressen worden omgezet. Als het voorgrondgeheugen door deze zelfde fysische adressen adresseerbaar is, moet de adresverklikker op de hoofdbus zijn aangesloten via een derde adresbeheerseenheid. Deze heeft dezelfde logische funktie als de geheugenbeheerseenheid 30. Eenvoudshalve is hij niet getoond. In dit 30 geval zal het voorgrondgeheugen geografisch deel uitmaken van de verbinding 26. Het is ook mogelijk dat het voorgrondgeheugen door logische processoradressen adresseerbaar is. In dat geval moet, omdat deze logische adressen verschillend gestruktureerd kunnen zijn van de door de randapparaten leverbare logische adressen, een speciale 35 geheugenbeheerseenheid tussen hoofdbus en adresverklikker zijn opgesteld. Deze verschilt van de eerste geheugenbeheerseenheid en moet dus apart worden ontwikkeld. De eerdere oplossing is dus goedkoper. De 8800858 * PHN 12.510 7 adresverklikkers zijn op zichzelf bekend en bevatten bijvoorbeeld een vergelijk- of associatiemechanisme.

Op zichzelf zijn andere mechanismes mogelijk. Zo kan het voorgrondgeheugen in meer hiërarchische lagen zijn onderverdeeld.

5 Daarvan wordt verder geabstraheerd. Verdere uitbreidingen zijn mogelijk. Zo kunnen er twee processoren aanwezig zijn. Volgens een eerste oplossing is er dan slechts één met de extra adreslijn verbonden. Dit levert voor de desbetreffende processor een zeer snelle mogelijkheid tot geheugentoegang, omdat er geen prioriteitsprotokol 10 hoeft te worden uitgevoerd: er is dan ook geen doorloopvertraging door de elementen die de prioriteit bepalen en kontroleren. Een tweede oplossing is dat beide processoren met de extra adreslijn zijn verbonden en de geheugentoegang afhankelijk wordt van een arbitragemechanisme. Dit maakt de geheugentoegang langzamer. Weer een andere oplossing is dat het 15 hoofdgeheugen in twee delen is verdeeld die elk een eigen extra adreslijn bezitten om hun deel direkt aangesproken te laten worden door de bijbehorende processor. Een processor die het andere geheugendeel wil aanspreken, dient dat dan via de hoofdbus te doen.

8800858

Claims (9)

1. Rekenmachinesysteem voorzien van een hoofdbus, een op de hoofdbus aangesloten processor, een via een eerste geheugenbeheers-eenheid op de hoofdbus aangesloten hoofdgeheugen, en ten minste één op de hoofdbus aangesloten besturingseenheid voor een bijbehorend 5 randapparaat, waarbij de eerste geheugenbeheerseenheid is voorzien van middelen om logische adressen in fysieke adressen te konverteren, met het kenmerk, dat tussen processor en geheugen een direkt verbonden extra kommunikatielijn is aangebracht om een fysiek adres van volledige lengte te kommuniceren, dat hiertoe de processor een tweede geheugenbeheers-10 eenheid bezit om een in de processor gegenereerd logisch adres te ontvangen en na omzetting daarvan in een fysiek adres de extra kommunikatielijn te voeden met een adresbreedte die groter is dan die van de hoofdbus.

2. Rekenmachinesysteem volgens konklusie 1, met het kenmerk, 15 dat het hoofdgeheugen een meerpoorts-toegangselement bezit dat parallels-gewijze op de eerste geheugenbeheerseenheid en op de extra kommunikatielijn is aangesloten.

3. Rekenmachinesysteem volgens konklusie 1 of 2, met het kenmerk, dat de processor voorts op de extra kommunikatielijn is 20 aangesloten middels een voorgrondgeheugen om daarin data uit het hoofdgeheugen te kopiëren, en dat de processor voorzien is van een adresverklikker (spy) om een van een besturingseenheid voor een randapparaat afkomstig en voor het hoofdgeheugen bestemd logisch adres te detekeren, en in geval de aldus geadresseerde geheugenplaats in het 25 voorgrondgeheugen gekopieerd is, het voorgrondgeheugen te aktiveren.

4. Rekenmachinesysteem volgens konklusie 3, met het kenmerk, dat de adresverklikker uitsluitend op een schrijftoegang reaktief is.

5. Rekenmachinesysteem volgens konklusie 3, met het kenmerk, dat in geval het voorgrondgeheugen door fysieke hoofdgeheugenadressen 30 adresseerbaar is, de adresverklikker via een met de eerste geheugenbeheerseenheid overeenkomende derde geheugenbeheerseenheid op de hoofdbus is aangesloten.

6. Rekenmachinesysteem volgens konklusie 3, 4 of 5, met het kenmerk, dat genoemd aktiveren behelst het invalideren van de inhoud van 35 het voorgrondgeheugen.

7. Rekenmachinesysteem volgens één der konklusies 1 tot en met 6, met het kenmerk, dat de tweede geheugenbeheerseenheid een 8800858 ΡΗΝ 12.510 9 j toegangsmechanisme bezit tot de eerste geheugenbeheerseenheid om aan laatstgenoemde een voorinstelinformatie voor een aldaar te realiseren paginerings- en/of segmenteringsorganisatie toe te voeren.

8. Rekenmachinesysteem volgens konklusie 7, met het kenmerk, 5 dat genoemd toegangsmechanisme via de hoofdbus aktief is.

9. Rekenmachinesysteem volgens konklusie 7, met het kenmerk, dat genoemd toegangsmechanisme via de extra kommunikatielïjn aktief is. .8800858