NL8701719A - Charge-coupled device - has parallel section with first charge storage electrode shaped to be wider than succeeding electrodes at least over each channel - Google Patents

Charge-coupled device - has parallel section with first charge storage electrode shaped to be wider than succeeding electrodes at least over each channel Download PDF

Info

Publication number
NL8701719A
NL8701719A NL8701719A NL8701719A NL8701719A NL 8701719 A NL8701719 A NL 8701719A NL 8701719 A NL8701719 A NL 8701719A NL 8701719 A NL8701719 A NL 8701719A NL 8701719 A NL8701719 A NL 8701719A
Authority
NL
Netherlands
Prior art keywords
charge
charge storage
channels
storage electrode
row
Prior art date
Application number
NL8701719A
Other languages
Dutch (nl)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8701719A priority Critical patent/NL8701719A/en
Priority to CN88106691A priority patent/CN1031156A/en
Priority to EP88201442A priority patent/EP0298573A1/en
Priority to KR1019880008558A priority patent/KR890002894A/en
Priority to JP63171086A priority patent/JPS6425570A/en
Publication of NL8701719A publication Critical patent/NL8701719A/en
Priority to US08/068,638 priority patent/US5369293A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76866—Surface Channel CCD
    • H01L29/76875—Two-Phase CCD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76816—Output structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

The device comprises a series register having charge storage electrodes for defining charge storage wells and charge transfer electrodes for transporting charge between the charge storage wells. A parallel section has channels extending transversely of the series register, the parallel section having charge storage electrodes spaced apart along the channels. Each charge storage electrode extends transversely over the channels to define a respective charge storage well with each channel to provide a respective row of charge storage wells extending trans -versely of the channels and having charge transfer electrodes for transferring charge between adjacent rows of charge storage wells. A transfer gate transfers charge between the series register and an adjacent row of charge storage wells defined by the channels and a first charge storage electrode of the parallel section. The first charge storage electrode of the parallel section is shaped so that, at least over each channel, the first charge storage electrode is wider than succeeding charge storage electrodes of the parallel section.

Description

PHQ 87.022 1 N.V. Philips Gloeilampenfabrieken "Ladingsgekoppelde inrichting".PHQ 87.022 1 N.V. Philips Gloeilampenfabrieken "Load-coupled device".

De uitvinding heeft betrekking op een ladingsgekoppelde inrichting bevattende een serieregister en een parallelgedeelte, b.v. een ladingsgekoppelde inrichting geschikt voor gebruik als serie/parallel/serie-(SPS)geheugeninrichting.The invention relates to a charge-coupled device comprising a serial register and a parallel section, e.g. a charge-coupled device suitable for use as a series / parallel / series (SPS) memory device.

5 Ladingsgekoppelde inrichtingen zijn bekend, bevattende een serieregister met ladingsopslagelektroden voor het definiëren van ladingsopslagputten en ladingsoverdrachtselektroden voor het transporteren van lading tussen de ladingsopslagputten en het parallelgedeelte met kanalen, die zich dwars op het serieregister 10 uitstrekken. Het parallelgedeelte bezit ladingsopslagelektroden, die op afstand van elkaar langs de kanalen zijn gelegen, waarbij elke ladingsopslagelektrode zich dwars over de kanalen uitstrekt voor het definiëren van een betreffende ladingsopslagput met elk kanaal, om een betreffende rij ladingsopslagputten te verkrijgen, die zich dwars op 15 het kanaal uitstrekken. Het parallelgedeelte bezit tevens ladingsoverdrachtselektroden voor het overdragen van lading tussen naburige rijen ladingsopslagputten. Een overdrachtspoort is aangebracht voor het overdragen van lading tussen het serieregister en een naburige rij ladingsopslagputten, gedefinieerd door de kanalen, en een eerste 20 ladingsopslagelektrode van het parallelgedeelte. Dergelijke ladingsgekoppelde inrichtingen kunnen een deel van een serie/parallel/serie- (SPS)-ladingsgekoppelde inrichting bevatten, waarin een verder serieregister is aangebracht, zodanig, dat het ene serieregister een ingangsserieregister en het andere serieregister een 25 uitgangsserieregister van de inrichting vormt. Dergelijke (SPS)-ladingsgekoppelde inrichtingen zijn geschikt voor toepassing als geheugens, waarin de kanalen van het parallelgedeelte een geheugenmatrix voor analoge of digitale informatie vormen, die wordt ingevoerd via het serie-ingangsregister en kan worden uitgelezen via het serie-30 uitgangsregister. Een andere vorm van ladingsgekoppelde inrichting van de hierboven beschreven soort is een beeldopnemer, waarin de in het parallelgedeelte opgeslagen lading overeenkomt met een ontvangen *701?ig ·* PHQ 87.022 2 tweedimensionaal stralingspatroon.Charge-coupled devices are known comprising a series register of charge storage electrodes for defining charge storage wells and charge transfer electrodes for transporting charge between the charge storage wells and the parallel portion with channels extending transversely of the series register 10. The parallel portion includes charge storage electrodes spaced apart along the channels, each charge storage electrode extending across the channels to define a respective charge storage well with each channel, to obtain a corresponding row of charge storage wells transverse to the channel. channel. The parallel portion also includes charge transfer electrodes for transferring charge between adjacent rows of charge storage wells. A transfer port is provided for transferring charge between the serial register and an adjacent row of charge storage wells defined by the channels, and a first charge storage electrode of the parallel portion. Such charge-coupled devices may include a portion of a series / parallel / series (SPS) charge-coupled device in which a further serial register is disposed such that one serial register forms an input serial register and the other serial register an output serial register of the device. Such (SPS) charge-coupled devices are suitable for use as memories, in which the channels of the parallel portion form a memory matrix for analog or digital information, which is input through the series input register and can be read out via the series 30 output register. Another form of charge-coupled device of the type described above is an image sensor in which the charge stored in the parallel portion corresponds to a received two-dimensional radiation pattern.

GB-B-2110874 beschrijft een dergelijke ladingsgekoppelde inrichting, die een SPS-geheugeninrichting kan bevatten. Zoals in GB-B-2110874 is beschreven, zijn de ladingsopslag- en 5 ladingsoverdrachtselektroden als een geleidend patroon met twee niveaus aangebracht op een diëlektrische laag van het halfgeleiderlichaam, die zich op een oppervlaktegebied van het halfgeleiderlichaam bevindt, waarin de kanalen en ladingsputten zijn aangebracht. Het bovenste niveau, dat de ladingsoverdrachtselektroden oplevert, is uiteraard door 10 het diëlektrische materiaal geïsoleerd van het onderste niveau, dat de ladingsopslagèlektroden oplevert. Zoals is beschreven in GB-B-2110874, wordt het geleidende patroon met twee niveaus aangebracht, door een eerste en een tweede laag van gedoteerd polykristallijn silicium neer te slaan en in patroon te brengen. Hoewel andere 15 geleidende materialen, b.v. een metaal, zoals aluminium, kunnen worden toegepast, heeft de toepassing van polykristallijn silicium het voordeel, dat daardoor dunnere diëlektrische lagen kunnen worden gebruikt.GB-B-2110874 describes such a charge-coupled device, which may include an SPS memory device. As described in GB-B-2110874, the charge storage and charge transfer electrodes are arranged as a two-level conductive pattern on a dielectric layer of the semiconductor body, which is located on a surface area of the semiconductor body, in which the channels and charge wells are arranged . The top level, which provides the charge transfer electrodes, is of course insulated by the dielectric material from the bottom level, which provides the charge storage electrodes. As described in GB-B-2110874, the two-level conductive pattern is applied by depositing and patterning a first and a second layer of doped polycrystalline silicon. Although other conductive materials, e.g. a metal, such as aluminum, can be used, the use of polycrystalline silicon has the advantage that thinner dielectric layers can thereby be used.

Volgens de onderhavige uitvinding heeft een 20 ladingsgekoppelde inrichting bevattende een serieregister met ladingsopslagelektroden voor het definiëren van ladingsopslagputten en ladingsoverdrachtselektroden voor het transporteren van lading tussen de ladingsopslagputten, alsmede een parallelgedeelte met kanalen, die zich dwars op het serieregister uitstrekken, waarbij het parallelgedeelte 25 ladingsopslagelektroden bezit, die op afstand van elkaar langs de kanalen zijn gelegen, en waarbij elke ladingsopslagelektrode zich dwars over de kanalen uitstrekt, om een betreffende ladingsopslagput te definiëren met elk kanaal, om een betreffende rij ladingsopslagputten te verkrijgen, die zich dwars op de kanalen uitstrekt, en 30 ladingsoverdrachtselektroden bezit voor het overdragen van lading tussen naburige rijen ladingsopslagputten en een overdrachtspoort voor het overdragen van lading tussen het serieregister en een naburige rij ladingsopslagputten, gedefinieerd door de kanalen en een eerste ladingsopslagelektrode van het parallelgedeelte, met het kenmerk, dat de 35 eerste ladingsopslagelektrode van het parallelgedeelte zo is gevormd, dat tenminste over elk kanaal de eerste ladingsopslagelektrode breder is dan opvolgende ladingsopslagelektroden van het parallelgedeelte.According to the present invention, a charge-coupled device comprising a series register of charge storage electrodes for defining charge storage wells and charge transfer electrodes for transporting charge between the charge storage wells, and a parallel portion with channels extending transversely to the series register, the parallel portion having 25 charge storage electrodes spaced apart along the channels, each charge storage electrode extending across the channels, to define a respective charge storage well with each channel, to obtain a corresponding row of charge storage wells extending transverse to the channels, and 30 has charge transfer electrodes for transferring charge between adjacent rows of charge storage wells and a transfer gate for transferring charge between the serial register and an adjacent row of charge storage wells, defined by the channels and an honor first charge storage electrode of the parallel section, characterized in that the first charge storage electrode of the parallel section is formed such that, at least over each channel, the first charge storage electrode is wider than successive charge storage electrodes of the parallel section.

870171» * κ PHQ 87.022 3870171 »* κ PHQ 87.022 3

Het zal duidelijk zijn, dat de breedte van de ladingsoverdrachts- en op -opslagelektroden van het parallelgedeelte moet worden beschouwd als de langs de kanalen gemeten afmeting.It will be understood that the width of the charge transfer and storage electrodes of the parallel portion is to be considered as the size measured along the channels.

De ladingsopslagelektroden (en eventueel ook de 5 ladingsoverdrachtselektroden) van het serieregister hebben een overlapping met de overdrachtspoort, waardoor overspraak kan optreden tussen kloksignalen aangelegd aan de serie-ladingsopslagelektroden (en eventueel ook aan de ladingsoverdrachtselektroden) en aan de overdrachtspoort. Doordat de eerste ladingsopslagelektrode van het 10 parallelgedeelte van een ladingsgekoppelde inrichting volgens de uitvinding over elk kanaal breder is dan opvolgende ladingsopslagelektroden, kunnen de mogelijkheden, dat lading onder de eerste ladingsopslagelektrode onopzettelijk wordt overgedragen naar het serieregister als gevolg van een dergelijke overspraak, tot een minimum 15 worden beperkt of worden verminderd.The charge storage electrodes (and optionally also the 5 charge transfer electrodes) of the series register overlap with the transfer gate, allowing cross-talk between clock signals applied to the series charge storage electrodes (and optionally also at the charge transfer electrodes) and at the transfer port. Since the first charge storage electrode of the parallel portion of a charge-coupled device according to the invention is wider over each channel than subsequent charge storage electrodes, the potential for charge under the first charge storage electrode to be inadvertently transferred to the series register due to such cross-talk can be minimized 15 are limited or reduced.

De toename in breedte van de eerste ladingsopslagelektrode wordt geoptimaliseerd, om een vermindering van de invloed van overspraak op het ladingstransport te verkrijgen, zonder dat de totale snelheid van het ladingstransport door het geheugen ongunstig 20 wordt beïnvloed. De eerste ladingsopslagelektrode kan b.v. ongeveer anderhalf maal breder zijn dan de opvolgende ladingsopslagelektroden.The increase in width of the first charge storage electrode is optimized to obtain a reduction in the influence of crosstalk on the charge transport without affecting the overall speed of the charge transport by the memory. The first charge storage electrode can e.g. about one and a half times wider than the subsequent charge storage electrodes.

De ladingsgekoppelde inrichting kan een verder serieregister bevatten met afwisselend aangebrachte ladingsopslag- en ladingsoverdrachtselektroden, waarbij het verdere serieregister van het 25 eerste serieregister is gescheiden door het parallelgedeelte en elk kanaal van het parallelgedeelte samenwerkt met een betreffende ladingsopslagelektrode van het verdere serieregister, en een verdere overdrachtspoort voor het overdragen van lading tussen het verdere serieregister en een naburige rij ladingsopslagputten, gedefinieerd door 30 de kanalen en door een tweede van de ladingsopslagelektroden van het parallelgedeelte. Zo kan het serieregister een ingangsserieregister en kan het verdere serieregister een uitgangsserieregister van de inrichting bevatten, zodat de eerste overdrachtspoort een ingangsoverdrachtspoort vormt, om het mogelijk te maken, dat lading aan 35 het parallelgedeelte wordt toegevoerd vanuit het ingangsserieregister, terwijl een tweede overdrachtspoort een uitgangsoverdrachtspoort vormt, die het mogelijk maakt, dat lading wordt afgevoerd vanuit het 8701719 ♦ PHQ 87.022 4 parallelgedeelte, waarbij de tweede van de ladingsopslagelektroden zo de laatste ladingsopslagelektrode van het parallelgedeelte vormt. De inrichting kan b.v. deel uitmaken van een SPS-geheugen of beeldopnemer.The charge-coupled device may include a further series register with alternately arranged charge storage and charge transfer electrodes, the further series register from the first series register separated by the parallel portion and each channel of the parallel portion interacting with a respective charge storage electrode from the further series register, and a further transfer gate for transferring charge between the further series register and an adjacent row of charge storage wells defined by the channels and by a second of the charge storage electrodes of the parallel portion. For example, the series register can be an input series register and the further series register can include an output series register of the device, so that the first transfer gate forms an input transfer gate to allow charge to be supplied to the parallel portion from the input series register, while a second transfer gate provides an output transfer gate which allows charge to be discharged from the parallel portion 8701719 PHQ 87.022 4, the second of the charge storage electrodes thus forming the last charge storage electrode of the parallel portion. The device can e.g. be part of an SPS memory or image sensor.

De tweede ladingsopslagelektrode kan zo gevormd zijn, dat 5 tenminste over elk kanaal de tweede ladingsopslagelektrode breder is dan de voorafgaande ladingsopslagelektrode, waardoor mogelijkheden optreden van overspraak tussen de ladingsoverdrachts- en -opslagelektroden van het verdere serieregister en de tweede overdrachtspoort, waardoor een onopzettelijke en ongewenste overdracht van lading tussen onder de 10 tweede ladingsopslagelektrode gelegen ladingsputten en het verdere serieregister wordt bewerkstelligd, zonder dat op ongewenste wijze de overdracht van ladingspakketten door de inrichting wordt vertraagd. De eerste ladingsopslagelektrode kan een gelijkmatige breedte hebben.The second charge storage electrode may be formed such that at least over each channel the second charge storage electrode is wider than the previous charge storage electrode, thereby allowing cross-talk between the charge transfer and storage electrodes of the further batch register and the second transfer gate, causing an accidental and undesired charge transfer between charge wells located below the second charge storage electrode and the further batch register is effected without undesirably delaying the transfer of charge packets by the device. The first charge storage electrode can have an even width.

In gebruikelijke SPS-geheugeninrichtingen is het gewenst, 15 dat ladingsputten, die zich onder afwisselend aangebrachte ladingsopslagelektroden van het ingangs- en het uitgangsregister bevinden, leeg zijn, om de mogelijkheden van verstoring of vermenging van ladingspakketten te vermijden of te verminderen. Zo wordt, daar slechts de helft van de ladingsputten van het ingangs- of 20 uitgangsregister tegelijk kan worden gevuld terwijl daarentegen elke ladingsput van een rij ladingsputten in het parallelgedeelte tegelijk bezet kan zijn, zoals is beschreven in US-A 3967254, een onder de aanduiding "interlacing" bekende techniek toegepast voor het overdragen vanuit het ingangsregister naar het parallelgedeelte, terwijl een onder 25 de aanduiding "de-interlacing" bekende techniek wordt toegepast voor het overdragen vanuit het parallegedeelte naar het uitgangsregister.In conventional SPS memory devices, it is desirable that charge wells located below alternately arranged charge storage electrodes of the input and output registers be empty to avoid or reduce the possibilities of disturbance or mixing of charge packets. For example, since only half of the charge wells of the input or output register can be filled at a time, while each charge well of a row of charge wells in the parallel section can be simultaneously occupied, as described in US-A 3967254, one below the designation "Interlacing" known technique is applied for transferring from the input register to the parallel section, while a technique known under the term "de-interlacing" is used for transferring from the parallel section to the output register.

Teneinde een rij informatie toe te voeren aan de SPS-geheugeninrichting, wordt zo eerst een deelrij van informatie in het serie-ingangsregister ingeschreven en daarna tot onder de eerste ladingsopslagelektrode 30 overgedragen, waardoor deze afwisselend aangebrachte ladingsopslagputten van de eerste rij in beslag neemt, door een geschikt kloksignaal aan de overdrachtspoort aan te leggen, waarna een tweede deelrij van informatie in het serieregister wordt ingeschreven, waarbij de overdrachtspoort tussen het serieregister en het parallelgedeelte blokkeert, waarna 35 tenslotte, als de tweede deelrij van informatie in het ingangsregister is ingeschreven, deze wordt overgedragen, door het geschikte kloksignaal aan de overdrachtspoort naar de resterende ladingsputten van de eersteThus, in order to supply a row of information to the SPS memory device, a partial row of information is first written into the serial input register and then transferred below the first charge storage electrode 30, thereby occupying alternately arranged charge storage wells of the first row by apply a suitable clock signal to the transfer gate, after which a second sub-row of information is written in the serial register, the transfer gate between the serial register and the parallel part being blocked, after which, as the second sub-row of information, is written in the input register is transferred, by the appropriate clock signal at the transfer gate, to the remaining charge wells of the first

870171P870171P

·* PHQ 87.022 5 rij te leggen, om te worden vervlochten met de eerste deelrij van informatie, teneinde een vervlochten rij van informatie binnen het parallelgedeelte te vormen.* PHQ 87.022 5 row, to be intertwined with the first sub-row of information, to form an interlaced row of information within the parallel portion.

Zoals uit het bovenstaande duidelijk zal zijn, kan een 5 ladingsgekoppelde inrichting volgens de uitvinding van bijzonder voordeel zijn, wanneer een dergelijke "interlacing"-techniek wordt gebruikt, omdat de eerste ladingsopslagelektrode ertoe dient, overspraak te voorkomen of tenminste te beperken, die leidt tot overdracht van een reeds overgedragen eerste deelrij van informatie terug naar het 10 ingangsserierëgister tijdens het inschrijven van de tweede deelrij van informatie in het ingangsserieregister.As will be apparent from the above, a charge-coupled device according to the invention may be of particular advantage when such an "interlacing" technique is used because the first charge storage electrode serves to prevent or at least limit cross talk transferring an already transferred first sub-row of information back to the input serial register while inscribing the second sub-row of information in the input serial register.

Opdat rijen informatie in dezelfde volgorde worden afgevoerd als ze worden ingevoerd in de geheugenihrichting, is het noodzakelijk, de eerste en tweede deelrij te ontvlechten 15 ("de-interlace"). Zoals beschreven in ÜS-A 3967254, kan dit worden bereikt, door een uitgangstrap aan te brengen, die bestaat uit twee in elkaar grijpende kamvormige ladingsopslagelektroden.In order for rows of information to be outputted in the same order as they are entered in the memory device, it is necessary to de-interlace the first and second sub-rows. As described in US-A 3967254, this can be achieved by providing an output stage consisting of two interlocking comb-shaped charge storage electrodes.

In een ladingsgekoppelde inrichting volgens de uitvinding kan de tweede ladingsopslagelektrode een constante breedte hebben en kan 20 b.v. als een buffer zijn aangebracht, zoals is beschreven in GB-B-2110874, tussen een dergelijke "de-interlacing"-uitgangstrap en het uitgangsserieregister. Ook kan de tweede ladingsopslagelektrode een deel van een uitgangstrap bevatten, die ook een andere ladingsopslagelektrode bevat, waarbij de tweede ladingsopslagelektrode een eerste rij tanden en 25 de genoemde andere ladingsopslagelektroden een tweede rij in de eerste rij ingrijpende tanden bezit, waarbij elke tand van de eerste rij tanden op een respectievelijk kanaal van een eerste deelgroep van afwisselende kanalen is gelegen en elke tand van de tweede rij tanden op een respectievelijk kanaal van een tweede deelgroep van kanalen is gelegen, 30 waarbij een eerste ladingsoverdraehtselektrode zich over de kanalen uitstrekt voor het overdragen van lading van ladingsopslagputten onder de tweede rij tanden naar ladingsputten, gedefinieerd door de tweede ladingsopslagelektrode en de tweede deelgroep van kanalen, en een tweede ladingsopslagelektrode dient voor het overdragen van lading van 35 ladingsputten, gedefinieerd door de eerste deelgroep van kanalen en de genoemde andere ladingsopslagelektrode, naar ladingsputten onder de eerste rij tanden.In a charge-coupled device according to the invention, the second charge storage electrode can have a constant width and can e.g. as a buffer, as described in GB-B-2110874, between such "de-interlacing" output stage and the output serial register. Also, the second charge storage electrode may include a portion of an output stage, which also includes another charge storage electrode, the second charge storage electrode having a first row of teeth and said other charge storage electrodes having a second row of teeth engaging each row, each tooth of the first row of teeth is located on a respective channel of a first subgroup of alternating channels and each tooth of the second row of teeth is located on a respective channel of a second subgroup of channels, a first charge transfer electrode extending over the channels for transferring charge from charge storage wells under the second row of teeth to charge wells, defined by the second charge storage electrode and the second channel subgroup, and a second charge storage electrode serves to transfer charge from 35 wells defined by the first channel subgroup and said other charge store ag electrode, to charge wells under the first row of teeth.

8701719 PHQ 87.022 68701719 PHQ 87.022 6

Zo kan de tweede ladingsopslagelektrode twee functies vervullen; deze kan in de eerst plaats dienen als een deel van de "de-interlacing" uitgangstrap, en kan in de tweede plaats dienen om overspraak te voorkomen of te verminderen tussen ladingsoverdrachts-5 en -opslagelektroden van het serie-uitgangsregister en de overdrachtspoort, waardoor ongewenste overdracht van b.v. een eerste hulprij van informatie wordt veroorzaakt, die reeds is overgedragen naar het uitgangsserieregister en terug naar de "de-interlacing" uitgangstrap.Thus, the second charge storage electrode can perform two functions; it may firstly serve as part of the "de-interlacing" output stage, and secondly it may serve to prevent or reduce crosstalk between charge transfer 5 and storage electrodes of the series output register and the transfer port, thereby unwanted transmission of e.g. a first auxiliary row of information is generated, which has already been transferred to the output serial register and back to the deinterlacing output stage.

10 De ladingsopslag- en -overdrachtselektroden kunnen zijn gevormd door een geleidend patroon met twee niveaus van b.v. gedoteerd polykristallijn silicium, wat, zoals hierboven aangegeven, het mogelijk maakt, dunne diëlektrische lagen te gebruiken. De of elke overdrachtspoort kan eveneens een polykristallijne siliciumstrook 15 bevatten. Zoals duidelijk zal zijn, is de soortelijke weerstand van gedoteerd polykristallijn silicium aanzienlijk hoger (ongeveer 100 maal hoger) dan die van aluminium en daarom vergroot het gebruik van overdrachtspoorten van polykristallijn silicium, hoewel dit voordelen heeft, de mogelijkheid van overspraakproblemen. Zo is een 20 ladingsgekoppelde inrichting volgens de uitvinding met een eerste (en eventueel ook een tweede of laatste) ladingsopslagelektrode van het parallelgedeelte met een zodanige vorm, dat deze over elk kanaal breder is, bijzonder doelmatig bij toepassing van elektroden, in het bijzonder overdrachtspoorten, van polykristallijn silicium.The charge storage and transfer electrodes may be formed by a two level conductive pattern of e.g. doped polycrystalline silicon, which, as indicated above, makes it possible to use thin dielectric layers. The or each transfer gate may also contain a polycrystalline silicon strip 15. As will be appreciated, the resistivity of doped polycrystalline silicon is significantly higher (about 100 times higher) than that of aluminum, and therefore the use of polycrystalline silicon transfer gates, while having advantages, increases the possibility of crosstalk problems. For example, a charge-coupled device according to the invention with a first (and optionally also a second or last) charge storage electrode of the parallel section of such a shape that it is wider over each channel is particularly effective when using electrodes, in particular transfer ports, of polycrystalline silicon.

25 Een of een betreffende geleidende strook kan zich op de eerste of tweede overdrachtspoort bevinden en een isolerende laag kan de of elke geleidende strook scheiden van de eronder gelegen overdrachtspoort, waarbij de of elke geleidende laag elektrisch is verbonden met de eronder gelegen overdrachtspoort, die is afgekeerd van 30 het parallelgedeelte en het serieregister (de serieregisters) van de inrichting.One or a respective conductive strip may be located on the first or second transfer gate and an insulating layer may separate the or each conductive strip from the underlying transfer gate, the or each conductive layer being electrically connected to the underlying transfer gate, which is facing away from the parallel section and the serial register (s) of the establishment.

Het gebruik van een dergelijke extra geleidende strook kan van bijzonder voordeel zijn, als de of elke overdrachtspoort is gevormd uit een materiaal met betrekkelijk hoge weerstand, zoals 35 gedoteerd polykristallijn silicium, omdat dit dient ter vermindering van de vertragingstijd over de overdrachtspoort en dus weer ter verkleining van de mogelijkheden van overspraak, die ongewenste overdracht van 8701719 PHQ 87.022 7 lading tot gevolg hebben.The use of such an additional conductive strip can be of particular advantage if the or each transfer gate is formed of a relatively high-resistance material, such as doped polycrystalline silicon, because it serves to reduce the delay time across the transfer gate and thus again reduction of crosstalk capabilities resulting in unwanted transfer of charge 8701719 PHQ 87.022 7.

Een uitvoeringsvorm van de uitvinding zal hierna bij wijze van voorbeeld aan de hand van de bijgaande tekeningen nader worden beschreven, waarin: 5 fig. 1 een gedeeltelijk opengewerkt bovenaanzicht is van een deel van een ladingsgekoppelde geheugeninrichting volgens de uitvinding; fig. 2 een dwarsdoorsnede toont van de ladingsgekoppelde inrichting volgens Fig. 1 volgens de lijn II-II in fig. 1; 10 fig. 3 een dwarsdoorsnede toont van de ladingsgekoppelde inrichting volgens Fig. 1 volgens de lijn III-III in fig. 1; fig. 4 een dwarsdoorsnede toont van de ladingsgekoppelde inrichting volgens Fig. 1 volgens de lijn IV-IV in Fig. 1;An embodiment of the invention will be described in more detail below by way of example with reference to the accompanying drawings, in which: Fig. 1 is a partly cut-away top view of a part of a charge-coupled memory device according to the invention; fig. 2 shows a cross-section of the charge-coupled device according to fig. 1 taken on the line II-II in FIG. 1; Fig. 3 shows a cross-section of the charge-coupled device according to Fig. 1 taken on the line III-III in fig. 1; fig. 4 shows a cross-section of the charge-coupled device according to fig. 1 taken on the line IV-IV in FIG. 1;

Fig. 5 een dwarsdoorsnede toont van de ladingsgekoppelde 15 inrichting volgens Fig. 1 volgens de lijn V-V in Fig. 1; enFig. 5 shows a cross-section of the charge-coupled device according to FIG. 1 taken on the line V-V in FIG. 1; and

Fig. 6 een schematisch ontwerp-diagram toont van een deel van een serie/parallel/serie-(SPS)-geheugeninrichting volgens de uitvinding.Fig. 6 shows a schematic design diagram of part of a series / parallel / series (SPS) memory device according to the invention.

Onder verwijzing naar de tekeningen wordt eerst 20 opgemerkt, dat de Figuren schematisch zijn en niet op schaal getekend zijn. In het bijzonder kunnen bepaalde afmetingen, zoals de dikte, overdreven zijn weergegeven, terwijl andere afmetingen kunnen zijn verkleind, ter wille van de duidelijkheid van de Figuren.With reference to the drawings, it is first noted that the Figures are schematic and not drawn to scale. In particular, certain dimensions, such as thickness, may be exaggerated, while other dimensions may have been reduced for the sake of clarity of the Figures.

Fig. 6 toont schematisch een layout-diagram van een 25 serie/parallel/serie-(SPS)-geheugenblok 1, dat deel kan uitmaken van een grotere geheugeninrichting met b.v. dergelijke SPS-geheugenblokken.Fig. 6 schematically shows a layout diagram of a series / parallel / series (SPS) memory block 1, which may be part of a larger memory device with e.g. such SPS memory blocks.

Zoals in Fig. 6 is getoond, bevat het SPS-geheugenblok 1 van de SPS-geheugeninrichting een serie-ingangsregister A, een serie-uitgangsregister B en een parallelgedeelte C tussen de in- en 30 uitgangsregisters A resp. B en vormt de eigenlijke heugenmatrix. Fig. 1 toont meer in detail de ladingsgekoppelde inrichtingsstructuur van een gedeelte van een geheugenblok 1.As shown in Fig. 6, the SPS memory block 1 of the SPS memory device includes a series input register A, a series output register B, and a parallel portion C between the input and output registers A, respectively. B and forms the actual memory matrix. Fig. 1 shows in more detail the charge-coupled device structure of a portion of a memory block 1.

In Figuren 1 en 6 bevat het serie-ingangsregister A een ingangsverbinding 9 (Fig. 6) en afwisselend aangebrachte ladingsopslag-35 en ladingsoverdrachtselektroden 3a en 3b (ter wille van de duidelijkheid zijn alle overdrachtselektroden in Fig. 6 weggelaten).In Figures 1 and 6, the series input register A includes an input connection 9 (Fig. 6) and alternately arranged charge storage 35 and charge transfer electrodes 3a and 3b (for the sake of clarity, all transfer electrodes in Fig. 6 are omitted).

De invoer van ladingspakketten in het serie- 87 0 T 7 19 PHQ 87.022 8 ingangsregister A wordt gestuurd door kloksignalen op kloklijnen. In deThe input of charge packets into the series 87 0 T 7 19 PHQ 87.022 8 input register A is controlled by clock signals on clock lines. In the

in Fig. 1 getoonde inrichting is een 2-fase-ingangsserieregister Ain fig. 1 shown is a 2-phase input serial register A.

A AA A

aangebracht en dus zijn er twee kloklijnen 0.j en 02 aangebracht. Het serie-uitgangsregister B bevat eveneens afwisselend 5 aangebrachte ladingsopslag- en ladingsoverdrachtselektroden 4a en 4b en weer is een 2-fase-inrichting met twee kloklijnen 0^ en 0^ verkregen voor het sturen van de beweging van ladingspakketten door het uitgangsserieregister naar een uitgangsverbinding 10.and thus two clock lines 0.j and 02 are applied. The series output register B also contains alternately arranged charge storage and charge transfer electrodes 4a and 4b and again a 2 phase device with two clock lines 0 ^ and 0 ^ is obtained for controlling the movement of charge packets through the output serial register to an output connection 10 .

Zoals uit de stand van de techniek bekend is en zoals is 10 beschreven in GB-B-2110874, zijn in een 2-fase systeem bij elkaar behorende ladingsoverdrachts- en -opslagelektroden verbonden met dezelfde sturende kloklijn (zie Fig. 1), terwijl de noodzakelijke asymmetrie voor het bewerkstelligen van ladingstransport in de vereiste richting is verkregen door potentiaalbarrières van een bekend type 15 onder de ladingsoverdrachtselektroden.As is known in the art and as described in GB-B-2110874, in a 2-phase system, associated charge transfer and storage electrodes are connected to the same controlling clock line (see Fig. 1), while the necessary asymmetry for effecting charge transport in the required direction has been obtained by potential barriers of a known type among the charge transfer electrodes.

Het parallelgedeelte C bevat een aantal kanalen 1, die zich parallel aan elkaar en dwars (zoals getoond loodrecht) op de serieregisters A en B uitstrekken. De kanalen 1 kunnen eenvoudig door kanaalonderbrekingsgebieden 2 of, zoals hierna wordt beschreven, door 20 veldoxydestroken met kanaalonderbrekingsgebieden onder de veldoxydestroken van elkaar worden gescheiden. Hoewel in Fig. 6 slechts zes kanalen 1 zijn weergegeven, zal het duidelijk zijn, dat er normaliter veel van dergelijke kanalen aanwezig zijn, b.v. 100 van dergelijke kanalen, in een SPS-geheugenblok.The parallel section C contains a number of channels 1 which extend parallel to each other and transversely (as shown perpendicular) to the series registers A and B. The channels 1 can easily be separated from each other by channel interrupt regions 2 or, as described below, by field oxide strips with channel interrupt regions below the field oxide strips. Although in FIG. 6 only six channels 1 are shown, it will be understood that normally many such channels are present, e.g. 100 such channels, in an SPS memory block.

25 Een aantal ladingsopslagelektroden, dat in de orde van grootte van honderden kan liggen, strekt zich dwars over het parallelgedeelte C van de inrichting uit, zodat elke ladingsopslagelektroden met elk eronder gelegen kanaal 1 een ladingsopslagput definieert, zodat rijen ladingsopslagputten zijn 30 aangebracht, die zich dwars op de kanalen 1 uitstrekken en op afstand van elkaar langs de kanalen 1 zijn gelegen. Ladingsoverdrachtselektroden strekken zich eveneens dwars over de kanalen uit, elk voor het overdragen van ladingspakketten van een rij ladingsopslagputten onder een bijbehorende ladingsopslagelektrode naar de volgende 35 ladingsopslagelektrode.A number of charge storage electrodes, which may be in the order of hundreds, extend transversely across the parallel portion C of the device, so that each charge storage electrodes with each channel 1 located below defines a charge storage well so that rows of charge storage wells are provided extend transversely of the channels 1 and are spaced apart along the channels 1. Charge transfer electrodes also extend across the channels, each for transferring charge packets from a row of charge storage wells below an associated charge storage electrode to the next charge storage electrode.

Fig. 6 toont schematisch slechts vier ladingsopslagelektroden 11a, 12a, 13a, 14a (waarbij de bijbehorende 870 1 7 19 S> PHQ 87.022 9 ladingsoverdrachtselektroden in Fig. 6 niet zijn weergegeven), terwijl Fig. 1 ladingsopslagelektroden 11a, 12a en Na en ladingsoverdrachtselektroden T1, 12b, 13b en Nb weergeeft.Fig. 6 schematically shows only four charge storage electrodes 11a, 12a, 13a, 14a (with the corresponding 870 1 7 19 S> PHQ 87.022 9 charge transfer electrodes not shown in FIG. 6), while FIG. 1 shows charge storage electrodes 11a, 12a and Na and charge transfer electrodes T1, 12b, 13b and Nb.

Zoals hierboven is aangegeven, definiëren de 5 ladingsopslagelektroden 11a, 12a...Na met de eronder gelegen kanalen 1 ladingsopslagputten, waarbij elke put een geheugenplaats van het geheugenblok vormt en de geheugenplaatsen in een rechthoekige matrix zijn aangebracht.As indicated above, the 5 charge storage electrodes 11a, 12a ... After with the channels below define 1 charge storage wells, each well forming a memory location of the memory block and the memory locations arranged in a rectangular array.

De overdracht van ladingspakketten, die zijn opgeslagen 10 in één rij ladingsputten, die onder één ladingsopslagelektrode zijn gelegen, naar de volgende rij wordt gestuurd door kloksignalen,die aan kloklijnen van de ladingsopslag- en ladingsoverdrachtselektroden zijn aangelegd. Hoewel de kloklijnen voor het toevoeren van signalen voor het sturen van het transport van ladingspakketten van rij naar rij 15 door het parallelgedeelte een 2-, 3- of 4-fasesysteem kan opleveren, wordt het parallelgedeelte C bij voorkeur gestuurd als een multifase- of rimpelsysteem, waarbij elke tiende ladingsoverdrachtselektrode en elke tiende ladingsopslagelektrode van het parallelgedeelte C is verbonden met dezelfde kloklijn, zodat, zoals o.a. is beschreven in ü.K.The transfer of charge packets stored in one row of charge wells located under one charge storage electrode is controlled to the next row by clock signals applied to clock lines of the charge storage and charge transfer electrodes. Although the clock lines for supplying signals for controlling the transport of charge packets from row to row 15 through the parallel section can provide a 2, 3 or 4 phase system, the parallel section C is preferably controlled as a multiphase or ripple system wherein each tenth charge transfer electrode and every tenth charge storage electrode of the parallel portion C is connected to the same clock line so that, as described, inter alia, in ü.K.

20 octrooischrift No. 2105111B, negen van de tien opeenvolgende geheugenplaatsen in elke groep met informatie zijn gevuld, terwijl de tiende leeg blijft. Door de lege plaats van beneden naar boven te bewegen (Figuren 1tot 6), kan de informatie stapsgewijs van boven naar beneden worden bewogen. Het voordeel van deze bedrijfsmodus is de hoge 25 informatiedichtheid, die in het parallelgedeelte kan worden verkregen, doordat slechts één lege plaats op elke tien plaatsen voorkomt.20 patent no. 2105111B, nine out of ten consecutive memory locations in each group are filled with information, while the tenth remains empty. By moving the empty space from bottom to top (Figures 1 to 6), the information can be moved step by step from top to bottom. The advantage of this operating mode is the high information density, which can be obtained in the parallel section, because there is only one empty space in every ten places.

Weer worden samenwerkende ladingsopslag- en -overdrachtselektroden gestuurd door dezelfde kloklijn, terwijl de noodzakelijke asymmetrie wordt verkregen door potentiaalbarrières 30 onder de ladingsoverdrachtselektroden. In de inrichting volgens Fig. 1 werken een eerste of ingangsladingsoverdrachtspoort Tl en de eerste ladingsopslagelektrode 11a van het parallelgedeelte samen met een kloklijn die geen deel uitmaakt van het rimpelkloksysteem, maar een kloksignaal levert voor het overdragen van informatie van het 35 ingangsserieregister naar het parallelgedeelte. De volgende ladingsopslagelektroden 12a, 13a...Na en de bijbehorende ladingsoverdrachtselektroden 12b, 13b...Nb zijn verbonden met kloklijnen 8701719 I» PHQ 87.022 10 012» ^13'··0Ν van het rimpelkloksysteem.Again, cooperating charge storage and transfer electrodes are controlled by the same clock line, while the necessary asymmetry is obtained by potential barriers 30 below the charge transfer electrodes. In the device according to FIG. 1, a first or input charge transfer gate T1 and the first charge storage electrode 11a of the parallel portion cooperate with a clock line which is not part of the ripple clock system, but provides a clock signal for transferring information from the input serial register to the parallel portion. The following charge storage electrodes 12a, 13a ... Na and the associated charge transfer electrodes 12b, 13b ... Nb are connected to clock lines 8701719 I »PHQ 87.022 10 012» ^ 13 '·· 0Ν of the ripple clock system.

Een tweede of uitgangsoverdraehtspoort T2 is eveneens aangebracht voor het overdragen van ladingspakketten van het parallelgedeelte C naar het serie-uitgangsregister B.A second or output transfer gate T2 is also provided for transferring charge packets from the parallel portion C to the serial output register B.

5 In de in Figuren 1 en 6 getoonde inrichting werkt een respectievelijk kanaal 1 samen met elke ladingsopslagelektrode 3a, 4a van het serie-ingangsregister A en het serie-uitgangsregister B, waardoor het mogelijk wordt, dat ladingspakketten van onder elk van de ladingsopslagelektroden 3a van het serie-ingangsregister A worden 10 overgedragen naar het parallelgedeelte C, worden getransporteerd door het bijbehorende kanaal 1 en worden overgedragen naar de ladingsput, die zich onder de bijbehorende ladingsopslagelektrode 4a van het serie- uitgangsregister B bevindt, dat gereed is voor afvoer vanuit het geheugenblok of de ladingsgekoppelde inrichting. Een dergelijke 15 inrichting maakt het mogelijk, dat een maximale informatiedichtheid wordt verkregen. Het is echter niet mogelijk, dat de ladingsopslagputten, die zich onder naburige ladingsopslagelektroden 3a van de serieregisters A en B bevinden, tegelijk vol zijn, maar veeleer moeten volle plaatsen afwisselen met lege plaatsen.In the arrangement shown in Figures 1 and 6, a respective channel 1 interacts with each charge storage electrode 3a, 4a of the series input register A and the series output register B, allowing charge packets from under each of the charge storage electrodes 3a of the series input register A are transferred to the parallel portion C, are transported through the associated channel 1 and are transferred to the charge well, which is located below the associated charge storage electrode 4a of the series output register B, which is ready for output from the memory block or the charge-coupled device. Such a device makes it possible to obtain a maximum information density. However, it is not possible for the charge storage wells located below adjacent charge storage electrodes 3a of the series registers A and B to be full at the same time, but rather to alternate full places with empty places.

20 Zo wordt, als informatie wordt ingevoerd in het serie- ingangsregister A, een eerste deel van informatie in de vorm van ladingspakketten getransporteerd naar het serie-ingangsregister A onderThus, when information is input into the series input register A, a first part of information in the form of charge packets is transported to the series input register A under

besturing van de klokimpulsen, die worden aangelegd aan de kloklijnen A Acontrol of the clock pulses, which are applied to the clock lines A A

01 en 02, zodat alleen ladingsopslagputten, die zich onder 25 afwisselende ladingsopslagelektroden 3 a bevinden, worden gevuld. Deze ladingspakketten worden dan alle tegelijk overgedragen door het aanleggen van een klokpuls aan een kloklijn 0Ti van de eerste overdrachtspoort naar respectievelijke ladingsopslagputten, die zich onder de eerste ladingsopslagelektrode 11a bevinden.01 and 02 so that only charge storage wells located below alternating charge storage electrodes 3a are filled. These charge packets are then all transferred simultaneously by applying a clock pulse to a clock line 0Ti from the first transfer gate to respective charge storage wells located below the first charge storage electrode 11a.

30 Daar ladingspakketten alleen in afwisselende ladingsopslagputten van het ingangsserieregister aanwezig zijn, zijn alleen de ladingsopslagputten van afwisselende kanalen 1a van de eerste rij ladingsopslagputten, die zich onder de eerste ladingsopslagelektrode 11a bevinden, gevuld. De afwisselende kanalen 1a vormen een eerste 35 deelgroep van kanalen.Since charge packets are only present in alternate charge storage wells of the input serial register, only the charge storage wells of alternate channels 1a of the first row of charge storage wells located below the first charge storage electrode 11a are filled. The alternating channels 1a form a first subgroup of channels.

Als de eerst deelrij van informatie is opgeslagen in de ladingsputten van de eerste deelgroep van kanalen, wordt een tweede 8701719 PHQ 87.022 11 deelrij van op te slane informatie in de vorm van ladingspakketten getransporteerd naar de ladingsopslagputten, die zich onder deWhen the first sub-row of information is stored in the charge wells of the first sub-group of channels, a second 8701719 PHQ 87.022 11 sub-row of information to be stored is transported in the form of charge packets to the charge storage wells located below the

resterende ladingsopslagelektroden 3"a van het serie-ingangsregister Aresidual charge storage electrodes 3 "a of the series input register A.

bevinden, onder besturing van de klokpulsen, die worden aangelegd aan de AAunder the control of the clock pulses applied to the AA

5 kloklijnen 01 en 0^· Als de tweede deelrij van informatie onder de elektroden 3"a is opgeslagen, wordt deze overgedragen door het aanleggen van het juiste kloksignaal aan de kloklijn van de eerste overdrachtspoort naar het parallelgedeelte C vanauit ladingsputten onder de elektroden 3,,a naar de ladingsopslagputten, 10 gedefinieerd door de resterende of tweede deelgroep van kanalen 1b en de daarop gelegen eerste ladingsopslagelektrode 11a. De, de twee deelrijen van informatie vormende ladingspakketten worden zo vervlochten ter definiëring van een rij informatie binnen het parallelgedeelte en kunnen daarna parallel worden getransporteerd door het parallelgedeelte 15 C, zoals hierna zal worden beschreven.Clock lines 01 and 0 ^ · If the second sub-row of information is stored under the electrodes 3 "a, it is transferred by applying the correct clock signal to the clock line from the first transfer gate to the parallel portion C from charge wells under the electrodes 3, , a to the charge storage wells, 10 defined by the remaining or second subgroup of channels 1b and the first charge storage electrode 11a disposed thereon. The charge packets forming the two sub-rows of information are thus interleaved to define a row of information within the parallel portion and can then be parallel are transported through the parallel portion 15C, as will be described below.

Er bestaat een mogelijkheid van overspraak tussen de aan A AThere is a possibility of crosstalk between the to A A

de kloklijnen 0^ en 02 van de ladingsopslagelektroden 3a (en eventueel ook van de ladingsoverdrachtselektroden, als, in tegenstelling met de getoonde inrichting, de ladingsoverdrachtselektroden 3b en de 20 overdrachtspoort T^ elkaar overlappen) van het serie-ingangsregister aangelegde signalen en het aan de kloklijn 0T| aangelegde signaal, hetgeen kan leiden tot een onjuiste overdracht van de ladingspakketten naar het parallelgedeelte G. Zo kan in de in de figuur getoonde inrichting, als b.v. een eerste deelrij van informatie is overgedragen 25 naar de ladingsopslagputten onder de eerste ladingsopslagelektrode 11a,the clock lines 0 ^ and 02 of the charge storage electrodes 3a (and optionally also of the charge transfer electrodes, if, in contrast to the arrangement shown, the charge transfer electrodes 3b and the transfer gate T ^ overlap) of the series input register and the signals applied to the clock line 0T | applied signal, which can lead to an incorrect transfer of the charge packets to the parallel portion G. Thus, in the device shown in the figure, e.g. a first sub-row of information has been transferred to the charge storage wells below the first charge storage electrode 11a,

A AA A

overspraak tussen de aan de kloklijnen 0^ en 02, die de overdracht van de tweede deelrij van informatie naar het serie-ingangsregister A sturen, aangelegde signalen en het aan de kloklijn 0T1 van de eerste overdrachtspoort T1 aangelegde signaal 30 bewerkstelligen, dat reeds onder de eerste ladingsopslagelektrode 11a opgeslagen ladingspakketten terug worden getransporteerd naar het serie-ingangsregister A, wat uiteraard ongewenst is. Om de mogelijkheden, dat ladingspakketten onopzettelijk worden overgedragen tussen ladingsputten van het serie-ingangsregister A en de eerste ladingsopslagelektrode 11a 35 door een dergelijke overspraak, te voorkomen of te verminderen, heeft de eerste ladingsopslagelektrode 11a een zodanige vorm, dat deze over tenminste elk kanaal 1 breder is dan opvolgende ladingsopslagelektroden 870171? PHQ 87.022 12 12a, 13a...Na van het door een rimpelklok gestuurde deel van het parallelgedeelte C. Daardor wordt het moeilijker voor de in betrekkelijk brede ladingsopslagputten onder de eerste ladingsopslagelektrode 11a opgeslagen ladingspakketten om naar het serie-ingangsregister A terug te 5 keren, omdat voor een ladingspakket van een bepaalde grootte de bredere putten tot een lager niveau zijn gevuld dan de door de opvolgende ladingsopslagelektroden 12a, 13a...Na gedefinieerde putten, zodat een hoger spanningsruissignaal zou moeten worden bereikt, om te bewerkstelligen, dat het ladingspakket onopzettelijk vanuit de bredere 10 put weer naar het ingangsserieregister wordt overgedragen.crosstalk between the signals applied to the clock lines 0 ^ and 02, which control the transfer of the second sub-row of information to the series input register A, and effect the signal 30 applied to the clock line 0T1 of the first transfer gate T1, which already occurs below the first charge storage electrode 11a stored charge packets are transported back to the serial input register A, which is of course undesirable. In order to prevent or reduce the possibility of charge packets being inadvertently transferred between charge wells of the series input register A and the first charge storage electrode 11a 35 by such cross-talk, the first charge storage electrode 11a has such a shape that it over at least each channel 1 wider than subsequent charge storage electrodes 870171? PHQ 87.022 12 12a, 13a ... After of the ripple clock controlled portion of the parallel portion C. Therefore, it becomes more difficult for the charge packets stored in relatively wide charge storage wells below the first charge storage electrode 11a to return to the serial input register A. , because for a charge packet of a certain size, the wider wells are filled to a lower level than the wells defined by the successive charge storage electrodes 12a, 13a ... Na, so that a higher voltage noise signal should be achieved in order for the charge packet to be achieved is inadvertently transferred from the wider 10 well back to the input serial register.

Zoals in Fig. 1 is getoond, heeft de eerste ladingsopslagelektrode 11a een gelijkmatige breedte, hoewel het in werkelijkheid slechts nodig is, dat de eerste ladingsopslagelektrode 11a breder is dan de opvolgende ladingsopslagelektroden over de kanalen 1, waar de 15 ladingsoverdrachtselektroden 3b en de overdrachtspoort T2 elkaar niet overlappen.As shown in Fig. 1, the first charge storage electrode 11a has an even width, although in reality it is only necessary that the first charge storage electrode 11a is wider than the successive charge storage electrodes across the channels 1, where the charge transfer electrodes 3b and the transfer port T2 do not overlap.

De toename in breedte van de eerste ladingsopslagelektrode 11a wordt geoptimaliseerd, om een vermindering van de invloed van overspraak op het ladingstransport te verkrijgen, 20 zonder dat de totale snelheid van het ladingstransport door het geheugen ongunstig wordt beïnvloed. De eerste ladingsopslagelektrode kan b.v. circa anderhalf maal breder zijn dan de opvolgende ladingsopslagelektroden 12a, 13a...Na.The increase in width of the first charge storage electrode 11a is optimized to obtain a reduction in the influence of crosstalk on the charge transport without affecting the overall speed of the charge transport by memory. The first charge storage electrode can e.g. approximately one and a half times wider than the subsequent charge storage electrodes 12a, 13a ... Na.

Zoals hierboven is vermeld, is het serie-uitgangsregister 25 B gelijk aan het serie-ingangsregister A (dat wordt gestuurd door kloksignalen op impulsen op de kloklijnen en ¢2) en dienovereenkomstig kan slechts een deelrij van informatie tegelijk uit het geheugenblok in het uitgangsserieregister B worden gelezen, uiteraard is het normaliter gewenst, dat informatie het geheugenblok 30 verlaat in de volgorde, waarin deze het geheugenblok is binnengekomen, en dienovereenkomstig wordt het door een rimpelklok gestuurde deel van het parallelgedeelte C, zoals getoond in Figuren 1 en 6, gevolgd door een uitgangstrap 20 voor het teweegbrengen van "de-interlacing" van de deelrijen van informatie, om het mogelijk te maken, dat een eerste 35 deelrij uit het geheugenblok via het uitgangsregister B en daarna de twede bijbehorende deelrij wordt overgedragen.As mentioned above, the series output register 25 B is equal to the series input register A (which is controlled by clock signals on pulses on the clock lines and ¢ 2) and accordingly only a partial row of information can be simultaneously extracted from the memory block in the output series register B of course, it is normally desirable for information to leave the memory block 30 in the order in which it entered the memory block, and accordingly, the ripple clock controlled portion of the parallel portion C, as shown in Figures 1 and 6, is followed by an output stage 20 for de-interlacing the sub-rows of information to allow a first sub-row from the memory block to be transferred via the output register B and then the second associated sub-row.

Zoals in Figuren 1 en 6 is getoond, bevat de uitgangstrap 870 1 7 1 δ * PHQ 87.022 13 20 een eerste en een tweede van tanden voorziene en inelkaar grijpende elektrode 21 en 22 en drie bijbehorende ladingsoverdrachtselektroden 24, 25 en 26 (in Fig. 6 niet weergegeven).As shown in Figures 1 and 6, the output stage 870 1 7 1 δ * PHQ 87.022 13 20 includes a first and a second toothed and interlocking electrode 21 and 22 and three associated charge transfer electrodes 24, 25 and 26 (in FIG. 6 not shown).

De ladingsopslagelektrode 22 vormt een laatste 5 ladingsopslagelektrode van het parallelgedeelte C, terwijl, zoals getoond, de laatste ladingsopslagelektrode 22, evenals de eerste ladingsopslagelektrode 11a, over elk kanaal 1 breder is dan de resterende ladingsopslagelektroden,. Bij de eerste ladingsopslagelektrode 11a wordt deze verbreding verkregen, door de 10 eerste ladingsopslagelektrode 11a een constante of gelijkmatige breedte te geven. De laatste ladingsopslagelektrode 22 heeft echter niet een constante breedte. Zoals in Fig. 1 is weergegeven, bevat de laatste ladingsopslagelektrode 22 een rug of strookvormig deel 22a, dat zich over de kanalen 1 uitstrekt, waarbij een eerste rij tanden 22b buiten 15 één zijde van het rugdeel uitsteekt, zodanig, dat elke tand op een respectievelijk kanaal is gelegen van de eerste deelgroep 1a van kanalen, terwijl een verdere rij tanden 22c buiten de andere zijde van het rugdeel 22a uitsteekt en ten opzichte van de eerste rij tanden 22b is versprongen, zodanig, dat elke tand van de verdere rij tanden 22c op 20 een respectievelijk kanaal van de tweede deelgroep van kanalen 1b is gelegen.The charge storage electrode 22 forms a final charge storage electrode of the parallel portion C, while, as shown, the last charge storage electrode 22, like the first charge storage electrode 11a, is wider over each channel 1 than the remaining charge storage electrodes. At the first charge storage electrode 11a, this broadening is obtained, by giving the first charge storage electrode 11a a constant or uniform width. However, the last charge storage electrode 22 does not have a constant width. As shown in Fig. 1, the last charge storage electrode 22 includes a back or strip-shaped portion 22a extending over channels 1, with a first row of teeth 22b extending beyond one side of the back portion such that each tooth is located on a respective channel of the first subgroup 1a of channels, while a further row of teeth 22c protrudes from the other side of the back part 22a and is offset from the first row of teeth 22b, such that each tooth of the further row of teeth 22c is at a respective channel of the second subgroup of channels 1b is located.

Zoals getoond, zijn de tanden van de eerste rij 22b iets langer dan de tanden van de verdere rij 22c. Dit komt doordat de tanden van de eerste rij 22b de "de-interlacing" tot stand moeten brengen, 25 terwijl de verdere rij tanden 22c zodanig is aangebracht, dat de tweede of laatste ladingsopslagelektrode 22 over elk kanaal breder is dan de andere ladingsopslagelektroden (met uitzondering van de eerste) van het parallelgedeelte C om de hierboven voor de eerste ladingsopslagelektrode 11a genoemde redenen. De breedte van de ladingsopslagelektrode 22 over 30 de tanden van de verdere rij 22c kan anderhalf maal de breedte zijn van de ladingsopslagelektroden 12a, 13a...Na, terwijl de breedte over de tanden van de eerste rij 22b drie maal de breedte kan zijn van de ladingsopslagelektroden 12a, 13a...Na. Het rugdeel 22a van de laatste ladingsopslagelektrode 22 kan dezelfde breedte hebben als de 35 ladingsopslagelektroden 12a, 13...Na.As shown, the teeth of the first row 22b are slightly longer than the teeth of the further row 22c. This is because the teeth of the first row 22b must perform de-interlacing, while the further row of teeth 22c is arranged such that the second or last charge storage electrode 22 is wider over each channel than the other charge storage electrodes (with exception of the first) of the parallel portion C for the reasons mentioned above for the first charge storage electrode 11a. The width of the charge storage electrode 22 over the teeth of the further row 22c may be one and a half times the width of the charge storage electrodes 12a, 13a ... Na, while the width across the teeth of the first row 22b may be three times the width of the charge storage electrodes 12a, 13a ... Na. The back portion 22a of the last charge storage electrode 22 may have the same width as the charge storage electrodes 12a, 13 ... Na.

Een alternatief voor de uitvoeringsvorm volgens Fig. 1 is schematisch in Fig. 6 weergegeven. Zoals in Fig. 6 is getoond, heeft het 8701719 PHQ 87.022 14 rugdeel 22a een gelijkmatige breedte en daarom is de rij tanden 22c niet aangebracht. De breedte van het rugdeel 22a kan anderhalf maal de breedte zijn van de ladingsopslagelektroden 12a, 13a...Na.An alternative to the embodiment of FIG. 1 is schematic in FIG. 6 is shown. As shown in Fig. 6, the 8701719 PHQ 87.022 14 back portion 22a has an even width and therefore the row of teeth 22c is not provided. The width of the back portion 22a can be one and a half times the width of the charge storage electrodes 12a, 13a ... Na.

De andere ladingsopslagelektrode 21 van de uitgangstrap 5 bevat een rugdeel 21a en een tweede rij tanden 21b, die zich uitstrekt naar en in ingrijping is met de tanden van de eerste rij tanden 22b van de ladingsopslagelektrode 22, zodanig, dat elke tand van de tweede rij tanden 21b is gelegen op een respectievelijk kanaal van de tweede hulpgroep van kanalen 1b.The other charge storage electrode 21 of the output stage 5 includes a back portion 21a and a second row of teeth 21b, which extends and engages the teeth of the first row of teeth 22b of the charge storage electrode 22, such that each tooth of the second row teeth 21b are located on a respective channel of the second auxiliary group of channels 1b.

10 Zoals in Fig. 1 is weergegeven,strekt de eerste ladingsoverdrachtselektrode 24 van de uitgangstrap 20 zich over de kanalen 1 uit, zodanig, dat deze een deel van de ladingsopslagelektrode Na en ook van het rugdeel 21a van de ladingsopslagelektrode 21 overlapt. De tweede ladingsoverdrachtselektrode 25 van de uitgangstrap 15 20 overlapt einden van de tanden van de verdere rij tanden 22b en het rugdeel 21a van de ladingsopslagelektrode 21, terwijl de derde ladingsoverdrachtselektrode 26 van de uitgangstrap 20 einden van de tanden van de rij 21b en een deel van het rugdeel 22a van de ladingsopslagelektrode 22 overlapt.As shown in FIG. 1, the first charge transfer electrode 24 of the output stage 20 extends over channels 1 such that it overlaps a portion of the charge storage electrode Na and also of the back portion 21a of the charge storage electrode 21. The second charge transfer electrode 25 of the output stage 15 overlaps ends of the teeth of the further row of teeth 22b and the back portion 21a of the charge storage electrode 21, while the third charge transfer electrode 26 of the output stage 20 overlaps ends of the teeth of the row 21b and part of the back portion 22a of the charge storage electrode 22 overlaps.

20 De tweede of uitgangsoverdrachtspoort T2 overlapt de rij tanden 22c en het tussenliggende deel van het rugdeel 22a voor het overdragen van ladingspakketten vanuit het serie-uitgangsregister.The second or output transfer gate T2 overlaps the row of teeth 22c and the intermediate portion of the back portion 22a for transferring charge packets from the serial output register.

De structuur van de ladingsgekoppelde inrichting volgens Fig. 1 zal hiernaa meer in detail worden beschreven aan de hand van 25 Figuren 1 tot 5.The structure of the charge-coupled device of FIG. 1 will be described in more detail below with reference to Figures 1 to 5.

Zoals zeer duidelijk in Figuren 2 tot 5 is getoond, bevat de inrichting een halfgeleiderlichaam 30, in dit voorbeeld een p-type halfgeleiderlichaam van éénkristallijn silicium. Het halfgeleiderlichaam 30 kan b.v. een oppervlaktelaag 31 bevatten met een 1 C Λ c 30 betrekkelijk lage doteringsconcentratie van 10 to 10 3 acceptoratomen per cm . Deze laag kan de gehele dikte van het halfgeleiderlichaam bedekken, maar bij een andere belangrijke uitvoeringsvorm kan deze laag ook als een betrekkelijk hoogohmige laag zijn aangebracht met een dikte van 5 tot 10 pm op een laagohmig p-type 1Q 90 35 substraat 32 met een doteringsconcentratie van 10 tot 10 atomen 3 per cm . Zoals bekend, heeft deze constructie van het halfgeleiderlichaam het voordeel, dat de lekstromen kunnen wordenAs shown very clearly in Figures 2 to 5, the device comprises a semiconductor body 30, in this example a p-type semiconductor body of single crystalline silicon. For example, the semiconductor body 30 may a surface layer 31 with a 1 C Λ c 30 relatively low doping concentration of 10 to 10 3 acceptor atoms per cm. This layer can cover the entire thickness of the semiconductor body, but in another important embodiment this layer can also be applied as a relatively high-ohmic layer with a thickness of 5 to 10 µm on a low-ohmic p-type 1Q 90 35 substrate 32 with a doping concentration from 10 to 10 atoms 3 per cm. As is known, this construction of the semiconductor body has the advantage that the leakage currents can be

8 7 0 1 7 1S8 7 0 1 7 1S

* PHQ 87.022 15 beperkt. In Figuren 2 tot 5 is deze mogelijke samenstelling aangegeven door de streeplijnen, die de epitaxiale laag 31 van het substraat 32 scheiden.* PHQ 87.022 15 limited. In Figures 2 to 5, this possible composition is indicated by the dashed lines separating the epitaxial layer 31 from the substrate 32.

De kanalen 1a en 1b van het parallelgedeelte C en de 5 kanalen van de serie-ingangs- en serie-uitgangsregisters A en B zijn in de p-type laag 31 gedefinieerd. Daartoe heeft het oppervlak van het halfgeleiderlichaam een veldoxydepatroon 34 {in Fig. 1 aangegeven met streeplijnen en schematisch in Fig. 6 aangegeven door arcering), dat een groot deel van het oppervlak bedekt en openingen heeft ter plaatse van 10 de kanalen la, 1b en de serieregisters A en B, waarbij stroken 34a van het veldoxydepatroon naburige kanalen 1a en 1b van elkaar scheiden.The channels 1a and 1b of the parallel section C and the 5 channels of the series input and series output registers A and B are defined in the p-type layer 31. To this end, the surface of the semiconductor body has a field oxide pattern 34 {in FIG. 1 indicated by dashed lines and schematically in FIG. 6 indicated by hatching), which covers a large portion of the surface and has openings at channels 10a, 1b and series registers A and B, strips 34a of the field oxide pattern separating adjacent channels 1a and 1b.

Uiteraard kan het veldoxydepatroon 34 ook openingen buiten het in de Figuren getoonde deel bezitten op plaatsen, waar randschakelingen zijn aangebracht. Het veldoxydepatroon 34, waarvan de dikte tussen 0.4 pm en 15 0.7 pm ligt, wordt in de onderhavige uitvoering gevormd door plaatselijke oxydatie van het siliciumlichaam. Om de vorming van parasitaire kanalen te voorkomen, wordt de doteringsconcentratie onder het oxydepatroon 2 verhoogd, door p-type kanaalonderbrekingszones 35 aan te brengen (Figuren 2 tot 5).Of course, the field oxide cartridge 34 may also have openings outside the portion shown in the Figures in places where edge circuits are provided. The field oxide cartridge 34, the thickness of which is between 0.4 µm and 0.7 µm, is formed in the present embodiment by local oxidation of the silicon body. To prevent the formation of parasitic channels, the doping concentration below the oxide pattern 2 is increased, by providing p-type channel interruption zones 35 (Figures 2 to 5).

20 Teneinde de potentiaalbarrières aan te brengen, die nodig zijn, om asymmetrie of gerichtheid voor het vloeien van lading in een 2-fase-systeem te verkrijgen, zijn p-type implantaties 38 onder de overdrachtselektroden T.j, 3b, 4b, 11b...Nb, 24, 25, 26 en T2 aangebracht.20 In order to provide the potential barriers necessary to obtain asymmetry or directivity for charge flow in a 2-phase system, p-type implants 38 are below the transfer electrodes Tj, 3b, 4b, 11b ... Nb, 24, 25, 26 and T2 applied.

25 De breedte van de kanalen 1a, 1b is b.v.circa 2 pm, terwil de breedte van de veldoxydestroken 34a, die de kanalen 1a en 1b van elkaar scheiden, b.v. circa 2 pm is.For example, the width of channels 1a, 1b is approximately 2 µm, while the width of the field oxide strips 34a separating channels 1a and 1b from each other, e.g. is about 2 pm.

Ter plaatse van de kanalen 1a en 1b is het oppervlak van het halfgeleiderlichaam bedekt met een dunne diëlektrische laag, 30 b.v. een siliciumopxydelaag 36 met een dikte van b.v. circa 0.02 pm tot 0.08 pm.At the channels 1a and 1b, the surface of the semiconductor body is covered with a thin dielectric layer, e.g. a silicon oxide layer 36 with a thickness of e.g. about 0.02 pm to 0.08 pm.

De ladingsopslagelektroden 3a, 4a, 11a...Na, 21 en 22 zijn in deze uitvoeringsvorm aangebracht, door een eerste laag van gedoteerd polykristallijn silicium op de diëlektrische laag 36 neer te 35 slaan en in patroon te brengen. Een verdere dunne laag van diêlektrisch materiaal, b.v. weer een siliciumoxydelaag 36a, bedekt de * ladingsopslagelektroden, gedefinieerd door de eerste laag van 8701719 PHQ 87.022 16 polykristallijn silicium, terwijl een tweede laag van gedoteerd polykristallijn silicium wordt neergeslagen en in patroon gebracht ter vorming van de ladingsoverdrachtselektroden 3b, 11b...Nb, 24, 25, 26, 4b en de overdrachtspoorten en T2. De dikte van de diëlektrische 5 laag 36a onder de ladingsoverdrachtselektroden en de overdrachtspoorten kan circaO.13 pm bedragen. Zoals in Fig. 1 is weergegeven, overlappen de ladingsoverdrachtselektroden uiteraard enigszins de eronder gelegen ladingsopslagelektroden, terwijl de tanden van de ladingsopslagelektroden 21 en 22, die de uitgangstrap 20 van het 10 parallelgedeelte C vormen, ook elkaar overlappen tot op de veldoxydestroken 34a, zodanig, dat ze de gehele breedte van de kanalen bedekken.The charge storage electrodes 3a, 4a, 11a ... Na, 21 and 22 are provided in this embodiment by depositing and patterning a first layer of doped polycrystalline silicon on the dielectric layer 36. A further thin layer of dielectric material, e.g. again a silicon oxide layer 36a, covers the * charge storage electrodes defined by the first layer of 8701719 PHQ 87.022 16 polycrystalline silicon, while a second layer of doped polycrystalline silicon is deposited and patterned to form the charge transfer electrodes 3b, 11b ... Nb, 24, 25, 26, 4b and the transfer ports and T2. The thickness of the dielectric layer 36a under the charge transfer electrodes and the transfer gates may be about 0.13 µm. As shown in Fig. 1, the charge transfer electrodes of course slightly overlap the charge storage electrodes below, while the teeth of the charge storage electrodes 21 and 22, which form the output stage 20 of the parallel portion C, also overlap to the field oxide strips 34a, such that they cover the width of the channels.

Een verder diëlektrisch materiaal b.v. een verdere laag 36b van siliciumdioxyde, is aangebracht op de tweede laag van 15 polykristallijn silicium en geleidend materiaal, b.v. een metaal, zoals aluminium, is neergeslagen om de geleidersporen voor de noodzakelijke verbindingen te verkrijgen.A further dielectric material, e.g. a further layer 36b of silicon dioxide is applied to the second layer of polycrystalline silicon and conductive material, e.g. a metal, such as aluminum, is deposited to obtain the conductor tracks for the necessary connections.

Een eerste en een tweede geleiderspoor 40 en 41 strekken zich over de eerste en de tweede overdrachtspoorten resp. T2 20 uit. De geleidersporen 40 en 41 worden met de respectievelijke overdrachtspoorten en T2 buiten het gebied van de inrichting (niet weergegeven) gecontacteerd en zijn aangebracht ter vermindering van de vertraging, die anders kan optreden vanwege de betrekkelijk hoge weerstand (vergeleken met aluminium) van de elektroden van gedoteerd 25 polykristallijn silicium. De geleidersporen 40 en 41 kunnen uit aluminium worden gevormd.A first and second conductor tracks 40 and 41 extend over the first and second transfer ports, respectively. T2 20 off. The conductor tracks 40 and 41 are contacted with the respective transfer ports and T2 outside the region of the device (not shown) and are provided to reduce the delay which may otherwise occur due to the relatively high resistance (compared to aluminum) of the electrodes of doped polycrystalline silicon. Conductor tracks 40 and 41 can be formed from aluminum.

Hoewel slechts één ladingsgekoppelde inrichting of geheugenblok in de Figuren is getoond, kan de volledige geheugeninrichting b.v. bestaan uit tweeëndertig van zulke blokken, 30 waarbij de ladingsopslagelektroden en ladingsoverdrachtselektroden voor het parallele deel C zich over alle blokken uitstrekken, zodat informatie tegelijkertijd van rij naar rij kan worden overgedragen in elk geheugenblok. In een dergelijke inrichting zullen de geleidende stroken 40 en 41 worden verbonden met de eronder gelegen 35 overdrachtspoorten en T2 éénmaal tussen elk'blok, waardoor een verdere verlaging van een mogelijke vertragingstijd mogelijk wordt.Although only one charge-coupled device or memory block is shown in the Figures, the entire memory device may e.g. consist of thirty two such blocks, the charge storage electrodes and charge transfer electrodes for the parallel portion C extending over all blocks, so that information can be transferred from row to row simultaneously in each memory block. In such an arrangement, the conductive strips 40 and 41 will be connected to the underlying transfer ports and T2 once between each block, allowing a further reduction of a possible delay time.

De werking van het geheugenblok of de ladingsgekoppelde 870171? PHQ 87.022 17 inrichtingsstructuur 1 volgens Figuren 1 en 6 zal hierna kort worden beschreven.How does the memory block or charge-coupled 870171 work? PHQ 87.022 17 device structure 1 of Figures 1 and 6 will be briefly described below.

Zoals hierboven vermeld, is het aantal elementen (waarbij een element wordt beschouwd als een ladingsopslagelektrode 3a of 4a en 5 de bijbehorende ladingsoverdrachtselektrode 3b of 4b) niet belangrijk en kan willekeurig gekozen worden, waarbij voor praktische doeleinden een bovengrens van b.v. 320 elementen bestaat. Wanneer het geheugenblok éé van b.v. tweeëndertig parallelle geheugenblokken van een video-geheugen vormt, kan elke rij van het parallelgedeelte een rij informatie 10 opslaan, die bestaat uit 90 bits. Het aantal rijen informatie, dat het geheugenblok kan opslaan, zal worden bepaald door het aantal elementen (waarbij elk element bestaat uit een ladingsopslagelektrode en elke bijbehorende ladingsoverdrachtselektrode) van het parallelgedeelte, waarvan er 320 (met uitsluiting van de uitgangstrap 20) kunnen zijn.As mentioned above, the number of elements (where an element is considered a charge storage electrode 3a or 4a and the associated charge transfer electrode 3b or 4b) is not important and can be chosen arbitrarily, for practical purposes an upper limit of e.g. 320 elements exists. When the memory block is one of e.g. thirty-two parallel memory blocks of a video memory, each row of the parallel portion can store a row of information 10 consisting of 90 bits. The number of rows of information that the memory block can store will be determined by the number of elements (each element consisting of a charge storage electrode and each associated charge transfer electrode) of the parallel portion, of which there may be 320 (excluding output stage 20).

15 Wanneer, zoals hierboven vermeld, het parallelgedeelte een ladingsgekoppelde inrichting van het multifase- of rimpeltype is, waarbij elk tiende element wordt gestuurd door dezelfde klokimpulsen van ladingsopslag- en -overdrachtselektroden en daardoor één op de tien rijen informatie leeg is, kan het parallelgedeelte C (onder weglating 20 van de uitgangstrap 20) 320 rijen informatie bezitten (dat wil zeggen 320 elementen), wat een capaciteit oplevert voor het opslaan van 90 x 32 x 9 bits informatie.When, as mentioned above, the parallel portion is a multiphase or ripple type charge-coupled device, with each tenth element driven by the same clock pulses from charge storage and transfer electrodes and thereby one in ten rows of information is empty, the parallel portion C (omitting 20 of the output stage 20) have 320 rows of information (i.e. 320 elements), which provides a capacity for storing 90 x 32 x 9 bits of information.

De aan de kloklijnen van de inrichting aangelegde spanningen worden verondersteld te variëren tussen een lage spanning 25 V.j (b.v. 0 V) en een hoge spanning V2 (b.v. 5 V), terwijl het substraat aan een substraatspanning V_ (-2,5 V) ligt. In de beschreven inrichting wordt een ladingspakket overgedragen van een onder één ladingsopslagelektrode gelegen ladingsput naar een onder de daarop volgende ladingsopslagelektrode gelegen ladingsput, als een lage 30 spanning aan de bij de ene ladingsopslagput behorende kloklijn wordt aangelegd, en de hoge spanning V2 aan de bij de daarop volgende ladingsopslagput behorende kloklijn wordt aangelegd, waardoor het mogelijk wordt, dat lading over de potentiaalbarrière in de daarop volgende ladingsopslagput vloeit, waarin deze lading blijft, wanneer de 35 aan de bij deze put behorende kloklijn aangelegde spanning naar het lage niveau V,. terugkeert.The voltages applied to the clock lines of the device are assumed to vary between a low voltage 25 Vj (eg 0 V) and a high voltage V2 (eg 5 V), while the substrate is at a substrate voltage V_ (-2.5 V) . In the described apparatus, a charge packet is transferred from a charge well located under one charge storage electrode to a charge well located below the subsequent charge storage electrode, when a low voltage is applied to the clock line associated with one charge storage well, and the high voltage V2 is applied to the subsequent clock storage pit associated with the clock line is applied, allowing charge to flow across the potential barrier in the subsequent charge storage well in which this charge remains when the voltage applied to the clock line associated with this well goes to the low level V1. returns.

A AA A

Door de aan de kloklijnen en 02 aangelegde 870171? PHQ 87.022 18 spanningen te sturen, zoals hierboven beschreven, wordt een eerste deelrij van informatie in de vorm van ladingspakketten overgedragen naar het ingangsserieregister A, zodanig, dat deze zich in ladingsputten bevindt, die onder de ladingsopslagelektroden 3 a zijn gelegen. Door 5 het aanleggen van een hoog spanningssignaal V2 aan de overdrachtspoort T1 wordt deze eerste deelrij van informatie overgedragen, zoals beschreven in GB-B-2105111, naar ladingsputten, gedefinieerd door de kanalen 1a en de ladingsopslagelektrode 11a. Een tweede deelrij van informatie wordt daarna naar het ingangsserieregister getransporteerd 10 onder besturing van de signalen op de kloklijnen 0'| en02, zodanig, dat deze ladingsputten in beslag neemt, die onder de ladingsopslagelektroden 3"a zijn gelegen. Als de tweede deelrij van informatie zo in het ingangsserieregister is ingeschreven, wordt deze door het aanleggen van een hoogspanningssignaal V2 aan de 15 overdrachtspoort T1 overgedragen naar ladingsputten, gedefinieerd door de kanalen 1b en de ladingsopslagelektrode 11a. De eerste en de tweede deelrij van informatie worden zo vervlochten.By the 870171 constructed on the clock lines and 02? PHQ 87.022 18, as described above, a first batch of information in the form of charge packets is transferred to the input series register A such that it is located in charge wells located below the charge storage electrodes 3a. By applying a high voltage signal V2 to the transfer gate T1, this first sub-row of information, as described in GB-B-2105111, is transferred to charge wells defined by the channels 1a and the charge storage electrode 11a. A second sub-row of information is then transported to the input serial register 10 under the control of the signals on the clock lines 0 '| en02, such that it occupies charge wells located below the charge storage electrodes 3 "a. When the second sub-row of information is thus written in the input serial register, it is transferred by applying a high voltage signal V2 to the transfer gate T1. charge wells defined by the channels 1b and the charge storage electrode 11a The first and second sub-rows of information are thus interleaved.

De vervlochten rijen informatie worden door het parallelgedeelte van het rirapelkloksysteem bewogen, dat in detail is 20 beschreven in GB-B-2105111.The interlaced rows of information are moved through the parallel portion of the ravelle clock system, which is described in detail in GB-B-2105111.

Wanneer vervlochten rijen informatie in ladingsputten aanwezig zijn, die zich onder de laatste opslagelektrode Na bevinden, zoals beschreven in GB-B-2110874, bewerkstelligt een hoog spanningssignaal V2 aangelegd aan de kloklijn 02^, die is 25 verbonden met de ladingsoverdrachtselektrode 24 en met de van tanden voorziene ladingsopslagelektrode 21 van de uitgangstrap, dat een rij ladingspakketten wordt overgedragen naar ladingsputten, die zich onder de van tanden voorziene ladingsopslagelektrode 21 bevinden. De ladingspakketten worden zo afwisselend onder de tanden 21b en onder de 30 smalle tussenliggende delen van rug 21c tussen de tanden 21b opgeslagen. Doorhet aanleggen van spanningssignalen van de kloklijn 02g van de ladingsoverdrachtselektrode 26 en de kloklijn g2 van de ladingsopslagelektrode 22, worden de in onder de tanden 21b gelegen putten opgeslagen ladingspakketten overgedragen naar onder de 35 ladingsopslagelektrode 22 gelegen putten. De kloklijn §5 van de ladingsoverdrachtselektrode 25 wordt op een lage spanning gehouden, om overdracht van de ladingspakketten in de tussen de kanalenWhen interlaced rows of information are present in charge wells located below the last storage electrode Na, as described in GB-B-2110874, a high voltage signal V2 is applied to the clock line 02 ^ connected to the charge transfer electrode 24 and to the toothed charge storage electrode 21 of the output stage, that a row of charge packets is transferred to charge wells located below the toothed charge storage electrode 21. The charge packages are thus alternately stored under the teeth 21b and under the narrow intermediate parts of the back 21c between the teeth 21b. By applying voltage signals from the clock line 02g of the charge transfer electrode 26 and the clock line g2 from the charge storage electrode 22, the charge packets stored in wells located below the teeth 21b are transferred to wells located below the charge storage electrode 22. The clock line §5 of the charge transfer electrode 25 is kept at a low voltage to prevent transfer of the charge packets in the between the channels

87 0 1 7 1 S87 0 1 7 1 S

PHQ 87.022 19 1b en de ladingsopslagelektrode 21 gedefinieerde putten te voorkomen. De eerste en de tweede deelrij van informatie zijn zodoende gescheiden. De eerste deelrij van informatie kan daarna worden overgedragen naar het serie-uitgangsregister B door het aanleggen van het juiste kloksignaal 5 aan de overdrachtspoort Ί2· Terwijl de eerste deelrij van informatie wordt overgedragen naar de uitgangsaansluiting 10 onder besturing van spanningssignalen op de kloklijnen 0^ en 02, kan de tweede deelrij van informatie worden overgedragen, zodanig, dat deze in ladingsputten ligt, die zich onder de tanden 22b bevinden, door juiste 10 spanningssignalen aan te leggen aan de kloklijnen 02g en $22'PHQ 87.022 19 1b and the charge storage electrode 21 to avoid defined wells. The first and second sub-rows of information are thus separated. The first sub-row of information can then be transferred to the series output register B by applying the correct clock signal 5 to the transfer port Ί2 · While the first sub-row of information is transferred to the output terminal 10 under the control of voltage signals on the clock lines 0 ^ and 02, the second sub-row of information can be transferred such that it lies in charge wells located below the teeth 22b, by applying correct voltage signals to the clock lines 02g and $ 22 '.

Als de eerst deelrij van informatie eenmaal naar de uitgangsaansluiting is afgevoerd, kan de tweede deelrij worden overgedragen naar het uitgangsserieregister B, door een klokimpuls aan te leggen aan de kloklijn 0^ van de tweede of uitgangsoverdrachtspoort T2, en kan 15 deze daarna worden overgedragen naar de uitgangsaansluiting 10 onder B β besturing van de kloksignalen op de lijnen 0® en 0|.Once the first sub-row of information has been output to the output terminal, the second sub-row can be transferred to the output serial register B by applying a clock pulse to the clock line 0 ^ of the second or output transfer gate T2, and can then be transferred to the output terminal 10 under B β control of the clock signals on lines 0® and 0 |.

Een buffer kan worden aangebracht tussen de "deinterlacing "-uitgangstrap 20 en de uitgangsoverdrachtspoort T2, zoals is beschreven in GB-B-2110874. Wanneer een dergelijke buffer is 20 aangebracht, kunnen de tanden 22c worden weggelaten en kan de ladingsopslagelektrode van de buffer zo worden gevormd, dat deze breder is over elk kanaal dan de ladingsopslagelektrode van het door een rimpelklok gestuurde deel van het parallelgedeelte. Een dergelijke buffer-ladingsopslagelektrode kan over zijn lengte een constante breedte 25 hebben.A buffer can be provided between the "deinterlacing" output stage 20 and the output transfer gate T2, as described in GB-B-2110874. When such a buffer is provided, the teeth 22c can be omitted and the charge storage electrode of the buffer can be formed to be wider across each channel than the charge storage electrode of the ripple clock controlled portion of the parallel portion. Such a buffer charge storage electrode can have a constant width over its length.

Ook kan elke andere geschikte werkwijze voor het ontvlechten van de eerste en de tweede deelrij van informatie worden toegepast, zoals b.v. is beschreven in US-A-3967254. Bovendien is het niet noodzakelijk, dat informatierijen in het SPS-geheugenblok worden 30 vervlochten; in plaats daarvan kunnen de rijen afzonderlijk worden overgedragen via het blok, waarbij afwisselende kanalen van het parallelgedeelte C leeg blijven, in welk geval geen "de-interlacingK-trap nodig zou zijn; de laatste ladingsopslagelektrode van het parallelgedeelte C kan nog om de hierboven vermelde redenen (tenminste 35 over elk kanaal) worden verbreed.Any other suitable method for unbraiding the first and second sub-rows of information can also be used, such as e.g. is described in US-A-3967254. In addition, it is not necessary for information rows to be interleaved in the SPS memory block; instead, the rows can be individually transferred through the block, leaving alternating channels of the parallel portion C empty, in which case no "de-interlacingK stage would be required; the last charge storage electrode of the parallel portion C can still be around the above reasons (at least 35 across each channel) are broadened.

Hoewel in de hierboven beschreven inrichting oppervlaktekanaal-ladingsgekoppelde inrichtingsstructuren wordenAlthough, in the device described above, surface channel charge-coupled device structures become

870171S870171S

PHQ 87.022 20 toegepast, kunnen ook ladingsgekoppelde inrichtingsstructuren van het begraven kanaaltype worden gebruikt. Ook kan, hoewel de hierboven beschreven inrichting op serie/parallel/seriegeheugens betrekking heeft, de uitvinding in soortgelijke inrichtingen worden toegepast, b.v. in 5 beeldopnemers. Bovendien is de uitvinding ook toepasbaar, als het halfgeleiderlichaam van het n-geleidingstype is, waarbij geschikte veranderingen van de spanningen van de kloksignalen vereist zouden zijn. Ook is de uitvinding toepasbaar, als het halfgeleiderlichaam bestaat uit een ander halfgeleidermateriaal dan silicium, waarbij aan de 10 diverse eigenschappen van het halfgeleiderlichaam ruime aandacht wordt besteed, en als de ladingsopslag- en ladingsoverdrachtselektroden bestaan uit een ander geleidend materiaal of samenstel van lagen van veschillende geleidende materialen dan gedoteerd polykristallijn silicium.PHQ 87.022 20 applied, buried channel type load coupled device structures can also be used. Also, although the device described above relates to series / parallel / series memories, the invention can be applied in similar devices, e.g. in 5 image recorders. In addition, the invention is also applicable if the semiconductor body is of the n-conduction type, where appropriate changes of the voltages of the clock signals would be required. The invention is also applicable if the semiconductor body consists of a semiconductor material other than silicon, in which the various properties of the semiconductor body are given ample attention, and if the charge storage and charge transfer electrodes consist of a different conductive material or combination of layers of different conductive materials than doped polycrystalline silicon.

15 Voor de vakman zullen bij het lezen van de onderhavige uitvinding andere variaties duidlijk zijn. Zulke variaties kunnen andere kenmerken met zich brengen, die al bij het ontwerp van ladingsgekoppelde inrichtingen bekend zijn en die kunnen worden toegepast in plaats van of naast de hier reeds beschreven kenmerken. Hoewel in deze aanvrage 20 conclusies zijn geformuleerd voor bijzondere combinaties van kenmerken, zal het duidelijk zijn, dat de uitvinding ook omvat elk nieuw kenmerk of elke nieuwe combinatie van kenmerken, hier expliciet of impliciet beschreven, of elke generalisatie of variatie van één of meer van die kenmerken, die voor de vakman voor de hand liggen, of deze nu 25 betrekking heeft op dezelfde in elke conclusie geclaimde uitvinding of niet, en of deze nu elk of alle van dezelfde technische problemen oplost als door de onderhavige uitvinding worden opgelost of niet. De aanvraagster deelt hierbij mede, dat nieuwe conclusies voor zulke kenmerken en/of combinaties van dergelijke kenmerken kunnen worden 30 geformuleerd tijdens de behandeling van de onderhavige aanvrage of elke verdere afgeleide aanvrage.Other variations will be apparent to those skilled in the art upon reading the present invention. Such variations may involve other features already known in the design of charge-coupled devices and which may be used in place of or in addition to those already described herein. Although claims have been formulated in this application for particular combinations of features, it will be understood that the invention also includes any new feature or feature combination described herein, either explicitly or implicitly, or any generalization or variation of one or more of those features which are obvious to those skilled in the art whether they relate to the same invention claimed in any claim or not and whether they solve any or all of the same technical problems as solved by the present invention or not. The applicant hereby informs that new claims for such features and / or combinations of such features may be formulated during the handling of the present application or any further derived application.

870171®870171®

Claims (11)

1. Ladingsgekoppelde inrichting met een serieregister bevattende ladingsopslagelektroden voor het definiëren van ladingsopslagputten en ladingsoverdrachtselektroden voor het transporteren van lading tussen de ladingsopslagputten, een 5 parallelgedeelte met kanalen, die zich dwars op het serieregister uitstrekken, waarbij het parallelgedeelte ladingsopslagelektroden bezit, die op afstand van elkaar langs de kanalen zijn aangebracht, waarbij elke ladingsopslagelektrode zich dwars over de kanalen uitstrekt voor het definiëren van een respectievelijke ladingsopslagput met elk 10 kanaal, om een respectievelijke rij ladingsopslagputten aan te brengen, die zich dwars op de kanalen uitstrekt en ladingsoverdrachtselektroden bezit voor het overdragen van lading tusen naburige rijen ladingsopslagputten, en een overdrachtspoort voor het overdragen van lading tussen het serieregister en een naburige rij ladingsopslagputten, 15 gedefinieerd door de kanalen en een eerste ladingsopslagelektrode van het parallelgedeelte, met het kenmerk, dat de eerste ladingsopslagelektrode van het parallelgedeelte zo is gevormd, dat tenminste over elk kanaal de eerste ladingsopslagelektrode breder is dan opvolgende ladingsopslagelektroden van het parallelgedeelte.1. Charge coupled device with a series register containing charge storage electrodes for defining charge storage wells and charge transfer electrodes for transporting charge between the charge storage wells, a parallel section with channels extending transversely of the series register, the parallel section having charge storage electrodes spaced apart arranged along the channels, each charge storage electrode extending across the channels to define a respective charge storage well with 10 channels each, to provide a respective row of charge storage wells extending transversely of the channels and having charge transfer electrodes for transferring charge between adjacent rows of charge storage wells, and a transfer gate for transferring charge between the serial register and an adjacent row of charge storage wells, defined by the channels and a first charge storage electrode of h The parallel section, characterized in that the first charge storage electrode of the parallel section is formed such that, at least over each channel, the first charge storage electrode is wider than successive charge storage electrodes of the parallel section. 2. Ladingsgekoppelde inrichting volgens Conclusie 1, bevattende een verder serieregister met afwisselend aangebrachte ladingsopslag- en ladingsoverdrachtselektroden, waarbij het verdere serieregister van het serieregister is gescheiden door het parallelgedeelte en elk kanaal van het parallelgedeelte samenwerkt met 25 een respectievelijke ladingsopslagelektrode van het verdere serieregister, en een verdere overdrachtspoort voor het overdragen van lading tussen het verdere serieregister en een naburige rij ladingsopslagputten, gedefinieerd door de kanalen en een tweede van de ladingsopslagelektroden van het parallelgedeelte.A charge-coupled device according to Claim 1, comprising a further series register with alternately arranged charge storage and charge transfer electrodes, wherein the further series register is separated from the series register by each parallel section and each channel of the parallel section cooperates with a respective charge storage electrode from the further series register, and a further transfer port for transferring charge between the further series register and an adjacent row of charge storage wells defined by the channels and a second of the charge storage electrodes of the parallel portion. 3. Ladingsgekoppelde inrichting volgens Conclusie 2, met het kenmerk,dat het serieregister een ingangsserieregister omvat, en dat het verdere serieregister een uitgangsserieregister van de inrichting omvat.Charge-coupled device according to Claim 2, characterized in that the series register comprises an input series register, and the further series register comprises an output series register of the installation. 4. Ladingsgekoppelde inrichting volgens Conclusie 3, met het kenmerk, dat de tweede ladingsopslagelektrode een deel van een 35 uitgangstrap bevat, die tevens een andereladingsopslagelektrode bevat, waarbij de tweede ladingsopslagelektrode een eerste rij tanden en de genoemde andere ladingsopslagelektrode een tweede rij tanden bezit, die 8701719 PHQ 87.022 22 in de eerste rij ingrijpen, waarbij elke tand van de eerste rij tanden zich op een respectievelijk kanaal van een eerste deelgroep van afwisselende kanalen bevindt en elke tand van de tweede rij tanden zich op een respectievelijk kanaal van een tweede deelgroep van kanalen 5 bevindt, waarbij een eerste ladingsoverdrachtselektrode zich over de kanalen uitstrekt voor het overdragen van lading vanuit ladingsopslagputten onder de tweede rij tanden naar ladingsputten gedefinieerd door de tweede ladingsopslagelektrode en de tweede deelgroep van kanalen, alsmede een tweede ladingsoverdrachtselektrode 10 voor het overdragen van lading vanuit ladingsputten gedefinieerd door de eerste deelgroep van kanalen en de genoemde andere ladingsopslagelektrode naar ladingsputten onder de eerste rij tanden.Charge-coupled device according to Claim 3, characterized in that the second charge storage electrode comprises a part of an output stage, which also contains a different charge storage electrode, the second charge storage electrode having a first row of teeth and said other charge storage electrode having a second row of teeth. 8701719 PHQ 87.022 22 intervene in the first row, each tooth of the first row of teeth being on a respective channel of a first subgroup of alternating channels and each tooth of the second row of teeth being on a respective channel of a second subgroup of channels 5, wherein a first charge transfer electrode extends across the channels for transferring charge from charge storage wells below the second row of teeth to charge wells defined by the second charge storage electrode and the second subgroup of channels, and a second charge transfer electrode 10 for charge transfer v From charge wells defined by the first subgroup of channels and said other charge storage electrode to charge wells below the first row of teeth. 5. Ladingsgekoppelde inrichting volgens Conclusie 2, 3 of 4, met het kenmerk, dat de tweede ladingsopslagelektrode zo is gevormd, dat 15 tenminste over elk kanaal de tweede ladingsopslagelektrode breder is dan de voorafgaande ladingsopslagelektrode.Charge-coupled device according to Claim 2, 3 or 4, characterized in that the second charge storage electrode is formed such that the second charge storage electrode is wider than the previous charge storage electrode at least over each channel. 6. Ladingsgekoppelde inrichting volgens één of meer van de voorafgaande Conclusies, met het kenmerk, dat de eerste ladingsopslagelektrode een gelijkmatige breedte heeft.Charge-coupled device according to one or more of the preceding Claims, characterized in that the first charge-storage electrode has an even width. 7. Ladingsgekoppelde inrichting volgens één of meer van de voorafgaande Conclusies, met het kenmerk, dat de of elke overdrachtspoort een strook van polykristallijn silicium bevat.Charge-coupled device according to one or more of the preceding Claims, characterized in that the or each transfer gate contains a strip of polycrystalline silicon. 8. Ladingsgekoppelde inrichting volgens één of meer van de voorafgaande Conclusies, met het kenmerk, dat een of een 25 respectievelijke elektrisch geleidende strook gelegen is op de eerste en/of de tweede overdrachtspoort.Charge-coupled device according to one or more of the preceding Claims, characterized in that one or a respective electrically conductive strip is located on the first and / or the second transfer gate. 9. Ladingsgekoppelde inrichting volgens Conclusie 8, met het kenmerk, dat een isolerende laag de of elke geleidende strook van de eronder gelegen overdrachtspoort scheidt, waarbij de of elke geleidende 30 laag elektrisch is verbonden met de van het parallelgedeelte en het (de) serieregister(s) van de inrichting afgekeerde overdrachtspoort.Charge-coupled device according to Claim 8, characterized in that an insulating layer separates the or each conductive strip from the underlying transfer gate, the or each conductive layer being electrically connected to the parallel section and the serial register (s) ( s) transfer gate remote from the device. 10. Ladingsgekoppelde inrichting, nagenoeg zoals hierin aan de hand van de bijgaande tekeningen beschreven.10. Charge-coupled device, substantially as described herein with reference to the accompanying drawings. 11. Geheugen op basis van ladingsgekoppelde inrichtingen 35 bevattende een aantal parallel geschakelde geheugenblokken, waarbij elk geheugenblok een ladingsgekoppelde inrichting volgens één of meer van de voorafgaande conclusies bevat. 8701719A charge-coupled device memory 35 comprising a plurality of parallel-connected memory blocks, each memory block containing a charge-coupled device according to any of the preceding claims. 8701719
NL8701719A 1987-07-10 1987-07-21 Charge-coupled device - has parallel section with first charge storage electrode shaped to be wider than succeeding electrodes at least over each channel NL8701719A (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8701719A NL8701719A (en) 1987-07-21 1987-07-21 Charge-coupled device - has parallel section with first charge storage electrode shaped to be wider than succeeding electrodes at least over each channel
CN88106691A CN1031156A (en) 1987-07-10 1988-07-07 Charge coupled device
EP88201442A EP0298573A1 (en) 1987-07-10 1988-07-08 A charge-coupled device
KR1019880008558A KR890002894A (en) 1987-07-10 1988-07-09 Charge-coupled memory devices
JP63171086A JPS6425570A (en) 1987-07-10 1988-07-11 Charge coupling device
US08/068,638 US5369293A (en) 1987-07-10 1990-11-29 Charge-coupled device having reduced cross-talk

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8701719A NL8701719A (en) 1987-07-21 1987-07-21 Charge-coupled device - has parallel section with first charge storage electrode shaped to be wider than succeeding electrodes at least over each channel
NL8701719 1987-07-21

Publications (1)

Publication Number Publication Date
NL8701719A true NL8701719A (en) 1989-02-16

Family

ID=19850352

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8701719A NL8701719A (en) 1987-07-10 1987-07-21 Charge-coupled device - has parallel section with first charge storage electrode shaped to be wider than succeeding electrodes at least over each channel

Country Status (1)

Country Link
NL (1) NL8701719A (en)

Similar Documents

Publication Publication Date Title
US4669100A (en) Charge-coupled device having a buffer electrode
US5164807A (en) Charge-coupled devices with locally widened electrodes
US4236830A (en) CCD Parallel-serial and serial-parallel charge transfer method and apparatus
US4131950A (en) Charge transfer device
US4998153A (en) Charge-coupled device
NL8500337A (en) LOAD-CONNECTED IMAGE RECORDING DEVICE.
JPH0761115B2 (en) Charge transfer photosensitive device
US5369293A (en) Charge-coupled device having reduced cross-talk
US4347656A (en) Method of fabricating polysilicon electrodes
NL8701719A (en) Charge-coupled device - has parallel section with first charge storage electrode shaped to be wider than succeeding electrodes at least over each channel
NL8204727A (en) CARGO TRANSFER.
US4165539A (en) Bidirectional serial-parallel-serial charge-coupled device
US4757365A (en) CCD image sensor with substantially identical integration regions
NL8101883A (en) LOAD-COUPLED DEVICE.
US20070291150A1 (en) Solid-state image pickup device having an accumulation gate for reading out, accumulating, and allocating signal charges
NL8401311A (en) LOAD-COUPLED SEMICONDUCTOR WITH DYNAMIC CONTROL.
GB2206995A (en) A charge-coupled device
CA1075811A (en) Charge coupled device
US4688066A (en) Opposite direction multiple-phase clocking in adjacent CCD shift registers
NL8701720A (en) Charge-coupled device with electrically isolated shielding layer - has clock lines to charge storage and transfer electrodes which are screened from conductive path to sense amplifier
US4504930A (en) Charge-coupled device
US5223727A (en) Charge-coupled device having an improved electrode structure
EP0159758A1 (en) Charge-coupled device
EP0065438B1 (en) Serpentine charge transfer device
US5777672A (en) Photosensitive device with juxtaposed reading registers

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed