NL8500526A - Werkwijze voor het als vertragingslijn adresseren van een geheugen met willekeurige toegankelijkheid en signaalverwerkingsinrichting voorzien van zo een vertragingslijn. - Google Patents

Description

< PHN 11.296 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.

......„..Werkwijze voor het als vertragingslijn adresseren van een geheugen met willekeurige toegankelijkheid en signaalverwerkingsinrichting voorzien van zo een vertragingsjLijn.

... De uitvinding betreft een werkwijze voor het adresseren van. .....

een geheugen met willekeurige toegankelijkheid dat een adreslengte van n bits bezit cm te funktioneren als een vertragingslijn met een ver-tragingslengte van L geheugenposities die elk één meerbits data-5 element plaats bieden, welke werkwijze na het voor enige vertraaglijn predisponeren van een beschikbaar geheugengebied recurrent de volgende stappen bevat: - het middels een leesaanwijzer aanspreken van het geheugengebied cm een data-element uit te lezen, 10 het middels een ten opzichte van de leesaanwijzer op een voor af bepaalde afstand gelegen schrijfaanwijzer aanspreken van het geheugengebied on een data-element in te schrijven, - het middels een incrementatie bereid stellen van een eerstvolgende leesaanwijzer.

15 Zo een werkwijze is bekend uit de Engelse, gepubliceerde octrooiaanvrage 2 115 588, met name figuur 15. Voor de besturing van het geheugen zijn vier adresgegevens benodigd, namelijk een lopend léesadres, een lopend schrijfadres, een beginadres en een eindadres. De lopende adressen warden vergeleken met het eindadres, en wanneer dit wordt bereikt, 20 wordt als nieuw lopend adres het beginadres ingevoerd. Op deze manier kunnen in een geheugen verschillende vertraaglijnen tegelijk worden ge implementeer d, waarvoor dan telkens vier adresgrootheden bewaard dienen te worden. Dit vergt dus een aanzienlijke administratie. De onderhavige uitvinding gaat ervan uit dat veelal verschillende ver-25 traaglijnen onderling gesynchroniseerd worden aangesproken, dat wil zeggen dat de brondata gesynchroniseerd worden aangeboden, respektieve-lijk bestemningsdata gesynchroniseerd worden opgehaald. Daarbij behoeft de databreedte (bijvoorbeeld woordbreedte) voor de verschillende vertraaglijnen niet gelijk te zijn. Bovendien is het niet steeds nodig 30 dat de aanbieding van de brondata even snel verloopt, hiertussen kan ook een eenvoudige verhouding bestaan, bijvoorbeeld als 1:2. In al deze gevallen kan op eenvoudige manier synchronisatie verkregen warden door één“óf meerdere vertraaglijnen in delen te delen, die als secundaire

BAD ORIGINAL

* ir Λ Λ C O C

PHN 11.296 2 vertraaglijnen als het ware parallel staan opgesteld. Het is een doelstelling van de uitvinding om het aanspreken van het geheugen te versnellen, enerzijds op het niveau van de enkelvoudige geheugencyclus door hierin een zo groot mogelijk aantal elementaire geheugenoperaties 5 samen te ballen, en anderzijds op het niveau van het vormen van lees-schrijfoperaties door de adresincrementatie in aantal bits te beperken, zodat voer de databus, die veelal smaller is dan de adresbus, ook voor het transporteren van de adressen gebruikt kan worden terwijl daarvoor toch een relatief klein aantal adrestransportoperaties per geheugen-10 operatie noodzakelijk is, respektievelijk dit voordeel ook te behalen in geval de breedte van de adres bus kleiner is dan de breedte van het totale adres, bijvoorbeeld als dit laatste opgebouwl is als een kcmbi-natie van rij-adres en kolcmadres in de geheugenmatrices.

De uitvinding realiseert de doelstelling aoordar hij her 15 kenmerk heeft dat voor het adresseren van meerdere, onderling gesynchroniseerd aan te spreken vertragingsl ij nen deze in een reeks gekoppeld worden doordat de waarde van de schrijf aanwijzer voor een voorgaande vertragingslijn van de reeks gelijk is aan de waarde van de leesaan-wijzer voor de naastvolgende vertragingslijn van de reeks indien aan-20 wezig, dat een aldus dubbel aangewezen adres wordt aangesproken in een lees-wijzig-en-schrijf-qperatie, dat de adresstap tussen t^wee opeenvolgende data-elementen van dezelfde vertragingslijn een waarde p bezit die groter is dan één, en modulo de lengte van het voer genoemde meerdere vertragingslijnen beschikbare, aanééngesloten geheugengebied daar-25 in wordt gerealiseerd, dat de data-elementen der verschillende vertragingslijnen aldus in genoemd geheugengebied door elkaar zijn opgeslagen, en dat de incrementer ingsstap 1=(pxL) modulo de lengte van genoemd gebied een waarde heeft die in tenminste één recurrentieper iode van de vertragingscyclus voor tenminste één vertragingslijn is uit te drukken 30 in een kleiner aantal adresbits dan nodig is on de lengte van genoemd geheugengebied zélf uit te drukken.

Voor een geheugencapaciteit van 64k zijn bijvoorbeeld 16 adresbits noodzakelijk. Als de lengte van een vertragingslijn bijvoorbeeld 256 data-elementen bedraagt, kan door de beschreven oplossing in veel ge-35 vallen met een incrementatiestap volstaan worden die in veel minder dan 16 bits is uit te drukken.

"Het is voordelig als de waarde p met de lengte van genoemd BAD<SffiS5ë$Sbied geen grotere gemeenschappelijke deelfaktor dan 1 bezit.

PHN 11.296 '3 ·

Zo kan het betreffende geheugengebied geheel, achtereenvolgens doorlopen worden, zander dat geheugenplaatsen warden overgeslagen en de effectieve capaciteit daardoor kleiner zoo. worden, respektievelijk de organisatie met meerdere deelgeheugengebieden gecompliceerd zou worden.

5 De uitvinding betreft mede een signaalverwerkingsinrichting voorzien van zo een vertragingslijn: signaal verwerkings inrichtingen worden veel gebruikt en daarin is veelal het implementeren van meerdere onderling gesynchroniseerde vertraaglijnen noodzakelijk. De onderhavige uitvinding levert in veel gevallen een snellere toegankelijkheid van 10 het geheugen, waardoor ófwel de machinecyclustijd van de signaal verwerkings inrichting niet extreem kort behoeft te zijn, ofwel er neer tijd over blijft voor het uitvoeren van andere funkties naast de gereleveerde vertraaglijnen.

15 Korte beschrijving van de figuren:

De uitvinding wordt nader besproken aan de hand van enkele figuren.

Figuur 1 geeft een eenvoudig blokschema van een signaal verwerkings inr ichting volgens de uitvinding; 20 figuren 2a-2c illustreren de werking van een vertragingslijn; figuren 3a-3h geven eerste voorbeelden van een lokalisatie van de data-elementen in een geheugen; 1 figuren 4a-4d geven tweede voorbeelden van zulke lokalisatie; figuur 5 geeft een verder voorbeeld van een geheugenorganisa-25 tie met een vertragingslijn.

Korte beschrijving van een signaal verwerkings inr ichting;

Figuur 1 geeft een eenvoudig blokschema van een signaal verwerkings inrichting volgens de uitvinding. In deze elementaire opzet is 30 er een arithmetische en' logische eenheid 20, een lees-schrijfgeheugen met willekeurige toegankelijkheid 22 en een invoer/uitvoerbouwsteen voor contact net de buitenwereld 24. Er is een besturingsbus 28 die onderscheidene verbindingen bezit on besturingssignalen uit te wisselen tussen de elementen; deze besturingsbus is selektief aangesloten voor 35 zover noodzakelijk. Lijn 26 is de aansluiting op de buitenwereld. Lijn 30 is een databas. Om buslijnen te besparen, is er geen afzonderlijke adresbus. In een uitvoeringsvoorbeeld bezit de databus ‘een breedte van 8 bits. Het geheugen 22 heeft een capaciteit van 2 (64k) woorden

BAD ORIGINAL

8500526 PHN 11.296 '4 a 8 bits en behoeft dus 16 adresbits. Hiertoe is voorzien een adres-bewerkingseenheid met een adresregister 34, een increirentsregister 32, en een adresopteller 36. De elementen 34, 36 werken over een breedte van 16 bits, element 32 over 8 bits. Het gevormde adres kan vanuit de 5 opteller 36 teruggevoerd warden naar register 34. Register 34 kan in .··' twee keer vanuit de databus worden gevuld. Als er een incrementatie. over een breedte groter dan 8 bits moet warden uitgevoerd, dan wordt de incrementat iegroothe ld in twee bustransportoperaties uitgeveerd en de adresbewerking uitgevoerd onder een verschuivingsoperatie over: het 10 desbetreffende deel van de incrementatiegrootheid. De specifieke be-sturingsaansluitingen voor de elementen 32, 34, 36 zijn eenvoudshalve niet getoond. Lijn 38 is de datalijnaansluiting van geheugen 22.

In een andere realisatie heeft de databus een breedte van 12 bits, weer kleiner dan de adreslengte. Zelfs als een separate adres-15 bus aanwezig is, is de nader te bespreken oplossing voordelig in het geval een adresgrootheid die de maximaal mogelijke lengte bezit, niet in één bus transport kan worden overgevoerd. In het geval van signaalverwerking worden veelal opvolgende grootheden steeds overeenkomstig behandeld, bijvoorbeeld omdat ze gedigitaliseerde af tastwaarden voor-20· stellen van een continu signaal zoals een audiosignaal. Hiertoe zijn veelal verschillende filterfunkties noodzakelijk die met digitale middelen worden geïmplementeerd. Deze filters bevatten in veel gevallen vertraaglijnen.

Figuren 2a .. 2c illustreren de werking van een vertragings-25 lijn. De lijn 39 geeft aan de adresruimte, zodat een geheugengebied overeenkomt met een bepaalde afstand langs deze lijn. Er zijn nu drie vertragingslijnen 40, 42, 44 geïmplementeerd. In dit eenvoudige geval hebben 40, 42 dezelfde aantallen data-elementen, 44 heeft er 2x zoveel; dit laatste is mogelijk op twee manieren: 30 a) de datagegevens passen hier niet in een enkele geheugenplaats zodat ze over twee geheugenplaatsen verdeeld moesten worden: voor elke geheugentoegang tot de vertragingslijnen 40, 42 moeten in de ver-tragingslijn 44 dus twee geheugentoegangen worden uitgevoerd, b) de vertr agingstijd te implementeren door deze-laats te vertragings-35 lijn is tweemaal zo lang (uiteraard zijn ook andere verhoudingen tussen de lengten van toepassing).

BAD ORIGINALHièr wordt allereerst geval a) beschouwd. Het werken met lees-schrijfadressen, en met afzonderlijke grensadressen voor al deze PHN 11.296 '5. · vertragingslijnen is zeer gecompliceerd. Daarom wordt als eerste de omzetting naar figuur 2b gegeven. Hier worden de vertragingslijnen aaneengesloten, waarbij vertragingslijn 42 een adresmodificatie krijgt en in 46 overgaat, terwijl vertragingslijn 44 gesplitst wordt in ver-? 5 tragingslijnen 48, 50; daarbij ontvangt vertragingslijn 48 bijvoorbeeld steeds de minst signifikante delen der datagegevens, vertragingslijn 50 de meer signifikante delen. Cp de grens van twee vertragingslijnen vindt er nu steeds een combinatie plaats van een leesóperatie en een schrijf operatie. Daarna vindt een adresmodificatie plaats over L geheu-10 genposities en wordt de toegang herhaald. Daarbij kan het geoccupeerde geheugengebied naar de grenzen van de totale geheugenruimte schuiven, respectievelijk naar de grens van een kleiner, geassigneerd gebied.

Als door een increment at ie de bovengrens wordt overschreden, wordt het getal dat de lengte van de gecombineerde vertragingslijnen in adres-15· posities aangeeft, ervan afgetrokken- in een modulo-operatie. Zo wordt steeds het geassigneerd gebied cyclisch doorlopen. Een lees-wijzig-en-schr ij fcyclus kost minder tijd dan- de som van een ieescyclus en een schrijfcyclus. Daardoor wordt de werking versneld.

De gekozen opzet heeft nog de volgende onvolkomenheid: voor 20 elke geheugencyclus moet een adresincrementatie plaatsvinden, en wel over een afstand L. Als de adreslengte van het gehele geheugen n bits bedraagt, kan de incrementatiestap een willekeurige waarde bezitten.

Als deze waarde vast is, is dat niet zo'n bezwaar, maar als er verschillende afstanden zijn geïmplementeerd, moet deze informatie telkens 25 over de bus worden aangevoerd. Als de lengte van de afstand, uitgedrukt in bits, meer bits bevat dan de bus breed te in bits, zijn hiervoor twee (of meer) transportcycli nodig, hetgeen vertragend werkt. Daarom is in figuur 2c een andere oplossing gerealiseerd. Door de verschillende vertraaglijnen te mengen, wordt nu een kléinere afstand als uitgedrukt 30 in het aantal fysieke gèheugenlokaties bereikt, zoals is aangegeven door de kleine pijltjes. Voor elke incrementatiestap is nu een enkel tustransport voldoende. Zoals later blijkt, is dit niet in alle gevallen ook voor alle incrementatiestappen te realiseren.

Figuren 3a-3h geven eerste voorbeelden van een lokalisatie 35 van de data-elementen in een geheugen. In dit eenvoudig voorbeeld fcevat het geheugen 16 adreslokaties die door even zovele vierkantjes zijn aangegeven. Er zijn twee vertraaglijnen. De eerste bevat de data-

elementen A1, B1, C1, ... G2 in deze momentopname, dus in totaal zeven BAD ORIGINAL

PHN 11.296 6 data-elementen. De tweede vertragingslijn bevat op dezelfde manier de zeven elementen Δ2 ... G2. De adresstap tassen twee opeenvolgende data-elementen van deze vertraaglijnen is p=1. Dit is aangegeven door de verbindingspij1 100. De incrementatiestap tussen het leesadres van 5 de eerste lijn (bij Al) en het leesadres van de tweede lijn/schrijf-adres van de eerste lijn (bij A2 - daar komt. dus dan H1) heeft een waarde van 7; dit kan dus warden uitgedrukt in drie bits, hetgeen 1 minder is dan de totale adresbreedte van 4 bits. De incrementatiestap tussen het leesadres van de tweede vertragingslijn en het schrijfadres 10 van deze (daar komt dus H2) heeft ook een waarde van 7. De verdere incrementer ingsstap terug naar het nieuwe leesadres van de eerste vertragingslijn heeft dan een waarde van pxk, waarbij k het aantal lege posities in het gebied is, vermeerderd met 1; hier is dus k=3. Deze stap is in twee bits uit te drukken, omdat het adres berekend wordt 15 modulo de lengte van het geassigneerde geheugengebied. Men kan de twee.', lege posities beschouwen als deel van een loze vertraaglijn die dus een lengte van L1=k=3 heeft. Er moeten dus per cyclus twee incrementerings-stappen worden toegevoerd: afwisselend 7 (twee maal gebruikt) en 3.

Als de adresbus 3 bits breed is, kost dit twee transporten, als de 20 bus 2 bits breed is, drie transporten. Als tussen twee aanspreekcycli voor de vertraaglij nen nog andere geheugenadr esseringen plaats moeten / vinden, moet eenmaal het actuele beginadres worden getransporteerd, en .1 incrementer ingsstap, van drie bits. Als de bus drie bits breed is, kost dit drie transporten, als de bus twee bits breed is, zelfs 25 vier bus transpor ten.

Voor dezelfde twee vertragingslijnen geeft figuur 3b een adresstap van drie posities (pijl 102). De incrementeringsstap is nu, wanneer alle zestien geheugenlokaties beschikbaar zijn,, gelijk aan 5: alle adresberekeningen vinden nu plaats modulo 16. De incremen-30 ter ingsstap (pijl 104) kan weer worden uitgedrukt, in drie bits. De incrementer ingsstap I kan berekend worden I = (pxL) mod G = (3x7) mod. 16 = 5.

L is de lengte van de vertragingslijn in aantal data-elementen; G is de lengte van het geheugengebied in geheugenplaatsen.

35 De incrementeringsstap voor de loze vertragingslijn is 3xk = 9, wat in vier bits uitgedrukt kan worden. Het aantal bustransporten per. .cyclus is nu voor de verschillende bus breedtes:

BAD ORIGINAL

é PHN 11.296 7 met loze lijn zonder loze lijn 2. 4 4 3 3 3"- (twee gelijke incrementeringsstappen hoeven maar éénmaal getransporteerd 5 te warden).

Voor dezelfde twee vertragingslijnen geeft figuur 3c een adresstap vart vijf posities (pijl 106). De incrementeringsstap (pijl 108) is nu. drie posities, dit is uit te drukken in twee bits.

I = (5x7) mod 16 =3. Voor de loze vertragingslijn is de incrementerings-10 stap nu gelijk aan px3 = 15.

Figuur 3d geeft een adresstap van 7 posities (110), en de incrementatielengte is nu één positie (112); I = (7x7) mod 16=1. Voor .de loze vertragingslijn is de incrementer ingss tap nu 7xp = 21 mod 16 = 5. Figuur 3e geeft een adresstap van 9 posities (114), en dan 15 wordt de incrementeringsstap vijftien posities, dit is dus slechts in vier bits uit te drukken. Voor de loze vertragingslijn is de incrementeringsstap gelijk aan 11. Op overeenkomstige manier geven de verdere figuren achtereenvolgens, met verder de incrementeringsstap voor de loze vertragingslijn (I') 20 3f:p = 11; I = 13; I' = 1 .

3g: p= 13; I = 11; I' = 7 3h:p= 15; I = 9; I' = 13.

In deze figuren hebben met name figuren 3b, 3c, 3d een beperkte incrementeringsstap voor de "echte" vertragingslijnen. Voor de "loze" 25 vertragingslijn hebben de met name figuren 3a, 3d, 3f een beperkte incrementeringsstap. Al naar gelang van de frequenties van de verschillende incrementeringsstappen zal de ene of de andere oplossing de beste resultaten geven. Het blijkt dat de grootheid p en de lengte van het geheugengebied (hier 16 lokaties) geen grotere faktor dan "1" gemeen-30 schappelijk hebben. In dat geval lopen de vertragingslijnen rond door het gehele gebied. Als de faktor groter is, bijvoorbeeld 2, komt dit erop neer dat de geheugenlokaties in meerdere klassen uiteenvallen: de vertragingslijnen beperken zich dan tot de ene of de andere klasse.

Dit heeft geen bijzondere voordelen, maar is veelal ook geen bezwaar.

35 Op overeenkomstige manier geven de figuren 4a .. 4d de implement at ie van twee synchroonlopende vertraaglijnen met ongelijke lengte. De lengten zijn aangegeven:

BAD ORIGINAL

« a A IP· ' Λ 4» PHN 11.296 8 L1 L2 p-opt 11 12 4a 7 5 7 1 3 4b 7 6 3 5 2 4c 9 6 11 3 2 5 4d 8' 7 7 8 1

Steeds is de optimale-waarde gekozen voor de adresstap; andere adresstappen geven telkens grotere maximale incrementeringslengte, waarbij, de loze vertragingslijn niet is beschouwd. De uitvinding kan op overeenkomstige manier warden toegepast als een geheugengebied van 10 andere lengte gepredisponeerd is of als er meerdere vertraagli jnen moeten wórden voorzien. Het blijkt dat in de meeste gévallen een voordelige waarde voor de adresstap gevonden kan worden om de maximale incrementeringslengte te verminderen.

Figuur 5 geeft nog' een verder voorbeeld van een geheugen-15 organisatie. Er zijn drie vertragingslijnen met dezelfde lengten die elk door een. blok zijn aangegeven. In elke vertragingslijn vindt recurrent een leesoperatie plaats aan het begin en een schrijf operatie aan het eind, en bovendien nog een verdere leesoperatie in het midden, zodat een deelvertragingslijn is gevormd. In de figuur is het ver-20 mengen van de vertraaglijnen door vergroten van de adresstap nog niet getoond: er vcrdt verwezen naar de andere figuren. Door cijfers is nu aangegeven in welke volgorde de elementaire geheugenpperaties worden uitgevoerd. Eerst wordt bij "1" gelezen. Dan wordt bij "2" een lees-wijzig-en-scbrijf-operatie uitgevoerd. Dit wordt herhaald bij "3"; 25 tenslotte wordt bij "4" geschreven. Daarna worden de leesoperaties bij "5", "6", "7" uitgevoerd. Zo kan een verdere vereenvoudiging worden uitgevoerd omdat veelal gelijksoortige operaties (lezen, lezen/wijzigen/schrijven) als een reeks warden uitgevoerd. Verder is de incrementeringsstap tussen overeenkomstige operaties veelal 30 steeds gelijk (bijvoorbeeld tussen 5, 6, 7).

In de figuren 3, 4 kan ook steeds het geassigneerde geheugen-deel geheel met informatie-elementen zijn gevuld. Voorts betreft de uitvinding mede een s ignaalverwerkingsapparaat met een signaal inrichting daarin volgens voorgaande beschrijving. Hetzij aan de ingang, het-35 zij aan de uitgang, hetzij aan beide is dan een omzetter nodig on een analoog signaal in een digitaal signaal om te zetten en/of andersom.

BAD ORIGINAL

— * - A F* A J+

Claims (10)

1. Werkwijze voor het adresseren van een geheugen met willekeurige toegankelijkheid dat een adreslengte van n bits bezit cm te funktioneren als een vertragings'lijn met een vertr agings lengte van L geheugenposities die elk één meerbis data-element plaats bieden, 5 welke, werkwijze na het voor enige vertraaglijn predisponeren van een beschikbaar geheugengebied recurrent de volgende stappen bevat: - het middels een leesaanwijzer aanspreken van het geheugengebied om een data-element uit te lezen, - het middels een ten opzichte van de leesaanwijzer op een voor af be- 10 paalde afstand gelegen schrijf aanwijzer aanspreken van het geheugengebied cm een data-element in te schrijven, - het middels een incrementatie bereid stellen van een eerstvolgende leesaanwijzer, met het kenmerk, dat voor het adresseren van meerdere, onderling ge-15 syncbroniseerd aan te spreken vertragingslijnen deze in een reeks gekoppeld worden doordat de waarde van de schrijf aanwijzer voor een voorgaande vertragingslijn van de reeks gelijk is aan de waarde van de leesaanwijzer voor de naastvolgende vertragingslijn van de reeks indien aanwezig, dat een aldus dubbel aangewezen adres wordt aange-20 sproken in een lees-wijzig-en-schrijf-operatie, dat de adres stap tussen twee opeenvolgende data-elementen van dezelfde vertragingslijn een / waarde p bezit die groter is dan één, en modulo de lengte van het voor genoemde meerdere vertragingslijnen beschikbare, aanééngesloten geheugengebied daarin wordt gerealiseerd, dat de data-elementen der 25 verschillende vertragingslijnen aldus in genoemd geheugengebied door elkaar zijn opgeslagen, en dat de incrementeringsstap I = (pxL) modulo de lengte van genoemd gebied een waarde heeft die in tenminste één recurrentieperiode van de vertragingscyclus voor tenminste één vertragingslijn is uit te drukken in een kleiner aantal adresbits dan 30 nodig is-cm de lengte van genoemd geheugengebied zélf uit te drukken.

2. Werkwijze volgens conclusie 1, met het kenmerk, dat de waarde p met de lengte van genoemd geheugengebied geen grotere gemeenschappelijke deelfaktor dan 1 bezit.

3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat voor 35 het implementeren van een vertragingslijn voor'datagegevens met een grotere bitbreedte dan plaats vindt op één geheugenadres de data-gegevens_ gesplitst worden in data-elementen met een kleinere lengte BAD 0TO<ÖHtA,£ve^eenkansti9e data-elementen der datagegevens vertraagd worden 8‘5 Π 0 R 0 & PHN 11.296 ' 10 in één van een aantal > 1 van vertragingslijnen voor die data-elementen.

4. Werkwijze volgens conclusie 1, 2 of 3, met het kenmerk, dat in het geval temrdnste twee vertragingslijnen in een recurrentie-inter-val telkens op een deelvertragingslengte moeten warden uitgelezen deze 5 laatste leesakties warden uitgevoerd nédat alle schrijfakties van de desbetreffende recurrentieperiode zijn uitgevoerd.

5. Werkwijze volgens één der conclusies 1 tot en niet 4, net het kenmerk, dat voor verschillende vertragingslijnen de vertragingslengte tenminste twee verschillende waardes bezit. 10 .

6. Werkwijze volgens één der conclusies 1 tot en met 5, met het kenmerk, dat in het geval de tesamen opgeslagen data-elementen het gepredisponeerde geheugengebied niet geheel vullen, een loze vertragingslijn in de reeks gekoppeld wordt met een lengte die één data-element groter is dan het ongevulde deel van het geheugengebied.

7. Signaalverwerkingsinrichting. voor het uitroeren van de werk wijze volgens één der conclusies 1 tot en met 6, welke is voorzien van een processorelement (20), een geheugen (22), aansluitmiddelen voor de buitenwereld (24), en een bussysteem voor het onderling verbinden van genoemde elementen (28, 30), en waarbij het geheugen voor- 20 zien is van adresberekeningsmiddelen om uit een actueel adres en een incrementatiestap die over het bussysteem ontvangbaar is eèn nieuw actueel adres te vormen, met het kenmerk, dat voor het adresseren van meerdere onderling gesynchroniseerd aan te spreken tesamen in een gepredisponeerd geheugengebied aaneengesloten opgeslagen vertragings- 25 lijnen die tenminste één schrijfadres voor een vertragingslijn gemeenschappelijk hebben met een leesadres van een naastvolgende vertragingslijn indien aanwezig, doordat de adresstap tussen twee opeenvolgende data-elementen van dezelfde vertragingslijn een waarde p> 1 bezit en mödulo de lengte voor het voor genoemde meerdere vertragings-beschikbare 30 lijnen^, aaneengesloten geheugengebied daarin is te realiseren en de data-elementen der verschillende vertragingslijnen aldus, door elkaar heen zijn opgeslagen, genoemde adresberekeningsmiddelen geschikt zijn om een adresberekening uit te voeren met een ten opzichte van het be-ginadres van genoemd geheugengebied modulaire waarde, die gelijk is 35 aan de lengte van het betreffende gebied, en dat voor tenminste één van genoemde vertragingslijnen voor tenminste één incrementatiestap ·* « transports tap over het bussysteem wordt gebruikt doordat de incr ementat ie-af stand I = (pxL) modulo de lengte van genoemd gebied ^ f Λ ft P fl λ PHN 11.296 '11 * is uit te drukken in een kleiner aantal adresbits dan de lengte van genoemd geheugengebied zelf is uit te drukken.

8. Signaalverwerkingsinrichting volgens conclusie 7, met het kenmerk, dat genoemd bussysteem een voor data en adressen gemeenschap- 5 pelijke buslijn bezit.

9. S ignaalverwerkings inrichting volgens conclusie 8, met het kenmerk, dat de bitbreedte van genoemde buslijn tenminste twee bits kleiner is dan de adreslengte van genoemd geheugen.

10. Signaal verwar kingsapparaat, bevattende tenminste één signaal-10 verwerkings inr icht ing volgens één der conclusies 7, 8, 9, met het kenmerk, dat verder voorzien zijn een aansluiting voor het canmuniceren van audiosignalen met de buitenwereld en een omzetter om een conversie tussen analoge en digitale signalen te realiseren, waarvan de analoge zijde is verbonden met laatstgenoemde aansluiting en de digitale zijde 15 met genoemde signaalverwerkingsinrichting. « 20 / 25 30 . 35 BAD ORIGINAL 8R η η ς o r