NL194812C - Circuit for testing a memory device. - Google Patents
Circuit for testing a memory device. Download PDFInfo
- Publication number
- NL194812C NL194812C NL9000261A NL9000261A NL194812C NL 194812 C NL194812 C NL 194812C NL 9000261 A NL9000261 A NL 9000261A NL 9000261 A NL9000261 A NL 9000261A NL 194812 C NL194812 C NL 194812C
- Authority
- NL
- Netherlands
- Prior art keywords
- data
- bit lines
- pair
- control circuit
- circuit
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims description 15
- 239000003990 capacitor Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 238000011835 investigation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
1 1948121 194812
Schakeling voor het testen van een geheugeninrichtingCircuit for testing a memory device
De uitvinding heeft betrekking op een schakeling voor het testen van een geheugeninrichting, voorzien van een met een paar bitlijnen verbonden leesversterker, een aantal met de bitlijnen en een woordlijn verbonden 5 geheugencellen, een data input/outputorgaan, een gegevensschrijforgaan voor het rechtstreeks schrijven van een gegeven op een paar bitlijnen zonder gebruik te maken van l/O-lijnen en een besturingsschakeling voor het gegevensschrijforgaan.The invention relates to a circuit for testing a memory device, provided with a reading amplifier connected to a pair of bit lines, a number of memory cells connected to the bit lines and a word line, a data input / output means, a data writer for directly writing a given on a pair of bit lines without using I / O lines and a control circuit for the data recorder.
Een dergelijke schakeling is bekend uit het IBM Technical Disclosure Bulletin, Vol. 31 No. 3, augustus 1988, pp. 326 en 327. In de bekende schakeling kan ondér voorbijgaan van het input/outputorgaan direct 10 een serie enen of nullen op de bitlijnen en de met de woordlijnen geactiveerde geheugencellen worden geschreven. Dit bespoedigt het ten behoeve van het testen van een geheugeninrichting benodigde schrijven van gegeven in de geheugencellen. De testsnelheid blijft echter beperkt, doordat voor het uitlezen nog gebruik gemaakt moet worden van het input/outputorgaan.Such a circuit is known from the IBM Technical Disclosure Bulletin, Vol. 31 No. 3, August 1988, pp. 326 and 327. In the known circuit, a series of ones or zeros can be written directly from the input / output device directly onto the bit lines and the memory cells activated with the word lines. This speeds up the writing of data in the memory cells required for testing a memory device. However, the test speed remains limited because the input / output device still has to be used for reading.
De uitvinding beoogt hierin verbetering te brengen.It is an object of the invention to improve on this.
15 De schakeling volgens de uitvinding is daartoe gekenmerkt door een achter de leesversterker aangesloten gegevenscontroleorgaan dat onder besturing staat van de besturingsschakeling, en doordat het gegevensschrijforgaan is uitgerust met een aantal MOS-transistoren die direct met het paar bitlijnen zijn verbonden voor het schrijven van een gegeven op het paar bitlijnen. Hiermee is het mogelijk niet alleen direct op de bitlijnen te schrijven, maar bovendien om elke geheugencel gedurende een klokcyclus volledig 20 te controleren onder voorbijgaan van het gebruik van de l/O-lijnen. De benodigde testtijd wordt ten opzichte van de bekende schakeling zodoende aanmerkelijk gereduceerd.To this end, the circuit according to the invention is characterized by a data controller connected behind the read amplifier and controlled by the control circuit, and in that the data recorder is equipped with a number of MOS transistors which are directly connected to the pair of bit lines for writing a data. on the pair of bit lines. This makes it possible not only to write directly on the bit lines, but moreover to completely control each memory cell during a clock cycle, while ignoring the use of the I / O lines. The required test time is thus considerably reduced compared to the known circuit.
Opgemerkt wordt dat als zodanig een gegevenscontroleorgaan als onderdeel van een schakeling voor het testen van een geheugeninrichting bekend is uit de Europese octrooiaanvrage EP-A-0.263.312. De uit deze publicatie bekende inrichting maakt echter gebruik van het input/outputorgaan voor het schrijven van 25 een gegeven op de bitlijnen en voor het uitlezen van de te controleren gegevens.It is noted that as such a data checking device as part of a circuit for testing a memory device is known from the European patent application EP-A-0.263.312. The device known from this publication, however, uses the input / output means for writing a data on the bit lines and for reading the data to be checked.
De schakeling volgens de uitvinding laat zich geschikt zo uitvoeren, dat het gegevensschrijforgaan is voorzien van PMOS-transistoren voor het direct leveren van het voedingsspanningsniveau aan het paar bitlijnen. NMOS-transistors voor het leveren van het massaniveau aan het paar bitlijnen, welke PMOS- en NMOS-transistors worden bestuurd door de besturingsschakeling.The circuit according to the invention can be suitably designed in such a way that the data recorder is provided with PMOS transistors for directly supplying the supply voltage level to the pair of bit lines. NMOS transistors for supplying the ground level to the pair of bit lines, which PMOS and NMOS transistors are controlled by the control circuit.
30 Daarbij is verder wenselijk, dat het gegevenscontroleorgaan is voorzien van NMOS-transistors, waarvan de poort is verbonden met het paar bitlijnen, waarbij de besturingsschakeling gebufferde uitgangssignalen aan de NMOS-transistors levert en een NMOS-transistor is aangesloten tussen de NMOS-transistors en in overeenstemming met een vastgestelde fout wordt gestuurd.It is furthermore desirable that the data controller is provided with NMOS transistors, the gate of which is connected to the pair of bit lines, the control circuit supplying buffered output signals to the NMOS transistors and an NMOS transistor being connected between the NMOS transistors and is sent in accordance with an established error.
De uitvinding wordt hierna nader toegelicht aan de hand van de tekening, waarin een uitvoerings-35 voorbeeld is weergegeven.The invention will be explained in more detail below with reference to the drawing, which shows an exemplary embodiment.
Een leesversterker 2 is gelegen tussen een paar bitlijnen B/L en BL teneinde een spanningsverschil tussen de bitlijnen te detecteren. Een geheugencel 5 is aangesloten tussen de bitiijn B/L en een woordlijn W/L. De geheugencel 5 heeft een NMOS-transistor M11 en een condensator C1. Voorts zijn een PMOS-transistor M1 en een NMOS-transistor M2 verbonden met de bitiijn B/L teneinde respectievelijk het 40 Vcc-niveau en massa (GND)-niveau te handhaven. Voorts zijn een PMOS-transistor M3 voor het Vcc-niveau en een NMOS-transistor M4 voor het massaniveau verbonden met de bitiijn B/L De poorten van de transistor Ml—M4 zijn aangesloten op het besturingscircuit via respectieve knooppunten A-D. Daarnaast zijn NMOS-transistors M5 en M6m, waarvan de poorten zijn verbonden met de bitlijnen B/L respectievelijk B/L gelegen aan de achterzijde van de leesversterker 2. De transistors M5 en M6 zijn via knooppunten F 45 respectievelijk E aangesloten op het besturingscircuit 1.A sense amplifier 2 is located between a pair of bit lines B / L and BL to detect a voltage difference between the bit lines. A memory cell 5 is connected between the bias B / L and a word line W / L. The memory cell 5 has an NMOS transistor M11 and a capacitor C1. Furthermore, a PMOS transistor M1 and an NMOS transistor M2 are connected to the bit B / L in order to maintain the 40 Vcc level and ground (GND) level, respectively. Furthermore, a PMOS transistor M3 for the Vcc level and an NMOS transistor M4 for the ground level are connected to the bit B / L. The gates of the transistor M1-M4 are connected to the control circuit via respective nodes A-D. In addition, NMOS transistors M5 and M6m, whose gates are connected to the bit lines B / L and B / L, respectively, are located at the rear of the sense amplifier 2. The transistors M5 and M6 are connected to the control circuit 1 via nodes F 45 and E, respectively. .
Een NMOS-transistor M7, die is verbonden met een terugstellijn is verbonden met een gemeenschappelijke knooppunt H van de NMOS-transistors M5 en M6 terwijl een foutgenereerlijn TQ is aangesloten via een NMOS-transistor M8, teneinde een controlecircuit te vormen. Aan de achterzijde van dit controlecircuit zijn NMOS-transistors M9 en M10, die worden aangeschakeld door een kolomsignaal COL, verbonden met de 50 l/O-lijnen, zodat de bitlijnen en de l/O-lijnen met elkaar zijn gekoppeld. Een DIN bepaalt toestandssignalen, die worden geleverd aan elk knooppunt A-F als de invoergegevens van het besturingscircuit 1, wanneer de gegevens worden geschreven en gelezen.An NMOS transistor M7 connected to a reset line is connected to a common node H of the NMOS transistors M5 and M6 while an error generation line TQ is connected via an NMOS transistor M8 to form a control circuit. At the rear of this control circuit, NMOS transistors M9 and M10, which are turned on by a column signal COL, are connected to the 50 I / O lines, so that the bit lines and the I / O lines are coupled to each other. A DIN defines state signals supplied to each node A-F as the input data from the control circuit 1 when the data is written and read.
De conventionele werking vindt op dezelfde wijze plaats als bij het conventionele DRAM, waarbij de MOS-transistors M1-M4 buiten werking zijn.The conventional operation takes place in the same way as with the conventional DRAM, the MOS transistors M1-M4 being out of order.
55 Tijdens bedrijf van het conventionele DRAM, worden de MOS-transistors M9 en M10 aangeschakeld door het kolomselectiesignaal COL voor het selecteren van de l/O-lijnen, waardoor de l/O-lijnen worden verbonden met het paar bitlijnen B/L en B/L en de leesversterker 2. De leesversterker 2 laadt een ___1 194812 2 condensator C1 van de DRAM-cellen, die zijn geselecteerd door de woordlijn W/L en kolomselectielijn COL via de bitlijnen en de MOS-transistor M11.55 During operation of the conventional DRAM, the MOS transistors M9 and M10 are turned on by the column selection signal COL to select the I / O lines, thereby connecting the I / O lines to the pair of bit lines B / L and B / L and the sense amplifier 2. The sense amplifier 2 loads a capacitor C1 from the DRAM cells selected by the word line W / L and column selection line COL via the bit lines and the MOS transistor M11.
Vervolgens wordt voor de leeswerking de MOS-transistor 11 aangeschakeld door de woordlijn W/L en de in de condensator C1 opgeslagen lading wordt ontladen naar de bitlijn B/L. De leesversterker 2 detecteert 5 en versterkt het toestandssignaal van de bitlijn, teneinde het toestandssignaal aan de l/O-lijnen te leveren. Deze werking is de gebruikelijke DRAM-werking. Hier wordt daarentegen geen gebruik gemaakt van de l/O-lijnen voor een snelle RAM-test, zodat de met de l/O-lijnen verbonden transistors M9 en M10 zijn uitgeschakeld.Next, for the read operation, the MOS transistor 11 is turned on by the word line W / L and the charge stored in the capacitor C1 is discharged to the bit line B / L. The sense amplifier 2 detects 5 and amplifies the state signal from the bit line to provide the state signal to the I / O lines. This operation is the usual DRAM operation. Here, on the other hand, the I / O lines are not used for a fast RAM test, so that the transistors M9 and M10 connected to the I / O lines are turned off.
Een RAM-test omvat het schrijven van gegevens in het geheugen en het vergelijken van twee gegevens-10 stellen na het weer lezen van de geregistreerde gegevens. De RAM-test kan in twee verschillende werkwijzen worden verdeeld, dat wil zeggen één maakt gebruik van de leesversterker 2 tijdens de schrijfwerking, terwijl de ander geen gebruik maakt van de leesversterker 2.A RAM test involves writing data into the memory and comparing two data sets after reading the recorded data again. The RAM test can be divided into two different methods, i.e. one uses the reading amplifier 2 during the write operation, while the other does not use the reading amplifier 2.
Hierna zal de eerste werkwijze, waarbij geen gebruik wordt gemaakt van de leesversterker 2, worden beschreven. Hierbij worden de gegevens direct geleverd aan de bitlijn B/L, teneinde de gegevens in de 15 condensator C1 van de DRAM-cel op te slaan tijdens de schrijfwerking. Nadat de gewenste woordlijn W/L is geslecteerd, houdt het besturingscircuit 1 het uitgangsknooppunt A op laag niveau, de PMOS-transistor M1 wordt aangeschakeld om de voedingsspanning Vcc aan de bitlijn B/L te leveren. Wanneer de voedingsspanning Vcc wordt geleverd aan de bitlijn B/L, wordt de MOS-transistor M11, die is geselecteerd door de woordlijn W/L, aangeschakeld voor het opladen van de condensator C1. Hoewel slechts één MOS-transistor 20 M11 en één condensator C1 in figuur 1 zijn weergegeven, kan een aantal MOS-transistors en condensators parallel op de woordlijn zijn aangesloten. De met het in te schrijven gegeven overeenkomende voedingsspanning wordt geleverd voor het opladen van de door de woordlijn W/L geselecteerde DRAM-cel. Aangezien op dit moment het gegeven op de bitlijn B/L wordt vastgehouden door het besturingscircuit 1 en wordt geladen op de knooppunten E en F tijdens de leeswerking van de snelle test, werkt de leesversterker 25 2 niet tijdens deze schrijfmethode.In the following, the first method, in which no use is made of the sense amplifier 2, will be described. Here, the data is supplied directly to the bit line B / L in order to store the data in the capacitor C1 of the DRAM cell during the write operation. After the desired word line W / L has been selected, the control circuit 1 keeps the output node A at a low level, the PMOS transistor M1 is turned on to supply the supply voltage Vcc to the bit line B / L. When the supply voltage Vcc is supplied to the bit line B / L, the MOS transistor M11 selected by the word line W / L is turned on for charging the capacitor C1. Although only one MOS transistor M11 and one capacitor C1 are shown in Figure 1, a number of MOS transistors and capacitors can be connected in parallel to the word line. The corresponding supply voltage corresponding to the data to be written is supplied for charging the DRAM cell selected by the word line W / L. Since at this time the data on the bit line B / L is being held by the control circuit 1 and is being loaded on the nodes E and F during the fast test read operation, the read amplifier 2 does not operate during this writing method.
Vervolgens zal nu de werkwijze, die gebruik maakt van de leesversterker 2, worden beschreven.Next, the method using the sense amplifier 2 will now be described.
Wanneer het besturingscircuit 1 de toestandssignalen van hoog en laag niveau levert aan de knooppunten D respectievelijk A, om de MOS-transistors M1 en M4 aan te schakelen, worden de MOS-transistors M1 en M4 aangeschakeld en het spanningsverschil wordt opgewekt tussen het paar bitlijnen B/L en B/L.When the control circuit 1 supplies the high and low level state signals to the nodes D and A, respectively, to turn on the MOS transistors M1 and M4, the MOS transistors M1 and M4 are turned on and the voltage difference is generated between the pair of bit lines B / L and B / L.
30 Vervolgens detecteert en versterkt de leesversterker 2 deze verschilspanning en laat het gegeven in de condensator C1 door de bitlijn B/L op Vcc-niveau of massaniveau te brengen.Subsequently, the sense amplifier 2 detects and amplifies this differential voltage and leaves the data in the capacitor C1 by bringing the bit line B / L to Vcc level or ground level.
De vergelijkingsbewerking voor het vergelijken van de twee gegevensstellen na het lezen van de gegevens, die in de DRAM-cel zijn opgeslagen door de twee schrijfmethoden gaat als volgt.The comparison operation for comparing the two data sets after reading the data stored in the DRAM cell by the two writing methods proceeds as follows.
Eerst levert het besturingscircuit 1 en het toestandssignaal van hoog niveau aan de knooppunten A en C 35 en het toestandssignaal van laag niveau aan de knooppunten B en D voor het uitschakelen van de transistors M1, M2, N3 en M4. Indien het in de DRAM-cel vastgelegde gegeven ”1” is en de MOS-transistor M11 aangeschakeld is door de woordlijn W/L, wordt de in de condensator C1 vastgelegde lading ontladen naar de bitlijn B/L. De leesversterker 2 detecteert deze spanning, zodat de bitlijn B/L op hoog niveau komt terwijl de bitlijn B/L een laag niveau krijgt. Totdat dit niveau is ingesteld, blijven de knooppunten E en F op 40 laag niveau. Daarna levert het besturingscircuit 1 de lage en hoge niveausignalen aan de knooppunten en respectievelijk F, zodat de gegevens worden gecontroleerd in het controlecircuit 3 (in geval van een gegeven ”1”). Dat wil zeggen, het signaal met laag niveau van de bitlijn B/L wordt geleverd aan de poort van de MOS-transistor M5, terwijl het signaal van hoog niveau van de bitlijn B/L wordt geleverd aan de poort van de MOS-transistor M6, waarna de MOS-transistor M5 wordt uitgeschakeld doch de MOS-45 transistor M6 wordt aangeschakeld, zodat het lage niveau wordt overgedragen aan het knooppunt H en de MOS-transistor N8 continu is uitgeschakeld.First, the control circuit 1 supplies the high-level state signal to the nodes A and C and the low-level state signal to the nodes B and D for switching off the transistors M1, M2, N3 and M4. If the data recorded in the DRAM cell is "1" and the MOS transistor M11 is turned on by the word line W / L, the charge recorded in the capacitor C1 is discharged to the bit line B / L. The sense amplifier 2 detects this voltage, so that the bit line B / L reaches a high level while the bit line B / L gets a low level. Until this level is set, the nodes E and F remain at a low level. Thereafter, the control circuit 1 supplies the low and high level signals to the nodes and F respectively, so that the data is checked in the control circuit 3 (in the case of a given "1"). That is, the low level signal of the bit line B / L is supplied to the gate of the MOS transistor M5, while the high level signal of the bit line B / L is supplied to the gate of the MOS transistor M6 after which the MOS transistor M5 is switched off but the MOS-45 transistor M6 is switched on, so that the low level is transferred to the node H and the MOS transistor N8 is switched off continuously.
De foutlijn TQ, die vooraf is geladen tot het hoge niveau, houdt het hoge niveau tijdens de leeswerking van de snelle test en geeft aan dat de onderzochte geheugencel normaal werkt. Wanneer er een fout optreedt, wanneer het in de geheugencel vastgelegde gegeven wordt gelezen, wordt het signaal van hoog 50 niveau overgedragen aan het knooppunt H, zodat de MOS-transistor M8 wordt aangeschakeld, zodat de foutgenereerlijn TQ een laag niveau krijgt en aangeeft dat een fout optreedt. Wanneer derhalve één van een aantal geheugencellen defect is of elke cel defect is, krijgt het gemeenschappelijke knooppunt H het hoge niveau en geeft aan dat een fout optreedt in het onderzochte DRAM.The error line TQ, which is pre-loaded to the high level, maintains the high level during the fast test read operation and indicates that the memory cell examined is operating normally. When an error occurs, when the data recorded in the memory cell is read, the high-level signal is transmitted to the node H, so that the MOS transistor M8 is turned on, so that the error generation line TQ becomes low and indicates that a error occurs. Therefore, when one of a number of memory cells is defective or each cell is defective, the common node H gets the high level and indicates that an error occurs in the DRAM under investigation.
De MOS-transistor M7, die is verbonden met de terugstellijn, stelt het knooppunt H terug naar het 55 massaniveau voor de volgende testbewerking. Tijdens de schrijf- en leesbewerking bepaalt het besturingscircuit 1 of eerder gegevens (1 of 0) zijn vastgelegd in de geheugencel door het uitgangssignaal aan de knooppunten E en F van het controlecircuit 3 voor het controleren van een normale of defecte cel van hetThe MOS transistor M7, which is connected to the reset line, resets the node H to the 55 ground level for the next test operation. During the write and read operation, the control circuit 1 determines whether previously data (1 or 0) has been recorded in the memory cell by the output signal at the nodes E and F of the control circuit 3 for checking a normal or defective cell of the
Claims (3)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR890008002 | 1989-06-10 | ||
| KR1019890008002A KR920001080B1 (en) | 1989-06-10 | 1989-06-10 | Method writing data and test circuit in memory material |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL9000261A NL9000261A (en) | 1991-01-02 |
| NL194812B NL194812B (en) | 2002-11-01 |
| NL194812C true NL194812C (en) | 2003-03-04 |
Family
ID=19286971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9000261A NL194812C (en) | 1989-06-10 | 1990-02-02 | Circuit for testing a memory device. |
Country Status (10)
| Country | Link |
|---|---|
| JP (1) | JP3101953B2 (en) |
| KR (1) | KR920001080B1 (en) |
| CN (1) | CN1019243B (en) |
| DE (1) | DE4003132A1 (en) |
| FR (1) | FR2648266B1 (en) |
| GB (1) | GB2232496B (en) |
| IT (1) | IT1248750B (en) |
| NL (1) | NL194812C (en) |
| RU (1) | RU2084972C1 (en) |
| SE (1) | SE512452C2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128899A (en) * | 1991-10-29 | 1993-05-25 | Mitsubishi Electric Corp | Semiconductor memory |
| JP2005518630A (en) * | 2002-02-26 | 2005-06-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Nonvolatile memory test structure and method |
| RU2681344C1 (en) * | 2015-03-09 | 2019-03-06 | Тосиба Мемори Корпорейшн | Semiconductor storage device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185097A (en) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | Memory device with self-diagnostic function |
| JPS62229599A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Nonvolatile semiconductor memory device |
| EP0253161B1 (en) * | 1986-06-25 | 1991-10-16 | Nec Corporation | Testing circuit for random access memory device |
| EP0263312A3 (en) * | 1986-09-08 | 1989-04-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a self-testing function |
| JPS6446300A (en) * | 1987-08-17 | 1989-02-20 | Nippon Telegraph & Telephone | Semiconductor memory |
| JPH01113999A (en) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | Stress test circuit for non-volatile memory |
-
1989
- 1989-06-10 KR KR1019890008002A patent/KR920001080B1/en not_active IP Right Cessation
-
1990
- 1990-02-01 FR FR9001203A patent/FR2648266B1/en not_active Expired - Lifetime
- 1990-02-02 DE DE4003132A patent/DE4003132A1/en active Granted
- 1990-02-02 JP JP02022322A patent/JP3101953B2/en not_active Expired - Fee Related
- 1990-02-02 NL NL9000261A patent/NL194812C/en not_active IP Right Cessation
- 1990-02-02 GB GB9002396A patent/GB2232496B/en not_active Expired - Lifetime
- 1990-06-06 SE SE9002030A patent/SE512452C2/en unknown
- 1990-06-07 IT IT02056690A patent/IT1248750B/en active IP Right Grant
- 1990-06-08 RU SU904830256A patent/RU2084972C1/en not_active IP Right Cessation
- 1990-06-09 CN CN90104915A patent/CN1019243B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CN1019243B (en) | 1992-11-25 |
| GB2232496A (en) | 1990-12-12 |
| FR2648266B1 (en) | 1993-12-24 |
| JP3101953B2 (en) | 2000-10-23 |
| KR910001779A (en) | 1991-01-31 |
| CN1048463A (en) | 1991-01-09 |
| IT9020566A0 (en) | 1990-06-07 |
| GB9002396D0 (en) | 1990-04-04 |
| NL9000261A (en) | 1991-01-02 |
| RU2084972C1 (en) | 1997-07-20 |
| FR2648266A1 (en) | 1990-12-14 |
| DE4003132C2 (en) | 1992-06-04 |
| SE9002030L (en) | 1990-12-11 |
| SE9002030D0 (en) | 1990-06-06 |
| DE4003132A1 (en) | 1990-12-20 |
| KR920001080B1 (en) | 1992-02-01 |
| GB2232496B (en) | 1993-06-02 |
| NL194812B (en) | 2002-11-01 |
| JPH0312100A (en) | 1991-01-21 |
| IT1248750B (en) | 1995-01-27 |
| IT9020566A1 (en) | 1991-12-07 |
| SE512452C2 (en) | 2000-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5754486A (en) | Self-test circuit for memory integrated circuits | |
| US7170806B2 (en) | Data path having grounded precharge operation and test compression capability | |
| US5680344A (en) | Circuit and method of operating a ferrolectric memory in a DRAM mode | |
| US5847989A (en) | Ferroelectric memory using non-remnant reference circuit | |
| US7136316B2 (en) | Method and apparatus for data compression in memory devices | |
| US5339273A (en) | Semiconductor memory device having a testing function and method of testing the same | |
| US5625597A (en) | DRAM having test circuit capable of performing function test of refresh counter and measurement of refresh cycle simultaneously | |
| US5574681A (en) | Method for DRAM sensing current control | |
| US6288950B1 (en) | Semiconductor memory device capable of generating offset voltage independent of bit line voltage | |
| KR960003533B1 (en) | Semiconductor memory device including address transition detector | |
| NL9000270A (en) | CIRCUIT FOR TESTING A DRAM. | |
| US6169695B1 (en) | Method and apparatus for rapidly testing memory devices | |
| US5959921A (en) | Sense amplifier for complement or no-complementary data signals | |
| NL194812C (en) | Circuit for testing a memory device. | |
| KR20010086264A (en) | Semiconductor storage device | |
| US5305265A (en) | Semiconductor memory device having column selection circuit activated subsequently to sense amplifier after first or second period of time | |
| US5481496A (en) | Semiconductor memory device and method of data transfer therefor | |
| US5488578A (en) | Semiconductor memory device including bit check function and testing method using the same | |
| JPH0589700A (en) | Mechanism of high-speed parallel test | |
| US6519193B2 (en) | Semiconductor integrated circuit device having spare word lines | |
| KR19980085566A (en) | Semiconductor memory | |
| KR0167681B1 (en) | Sense amp driving circuit of semiconductor memory apparatus having clamp circuit | |
| JP2003258626A (en) | Programmable logic device, non-volatile memory and data reproducing method | |
| JPH0551992B2 (en) | ||
| JP2772640B2 (en) | Semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V4 | Discontinued because of reaching the maximum lifetime of a patent |
Effective date: 20100202 |