NL1009462C2 - Besturingsschakeling voor een halfgeleider-geheugeninrichting. - Google Patents

Besturingsschakeling voor een halfgeleider-geheugeninrichting. Download PDF

Info

Publication number
NL1009462C2
NL1009462C2 NL1009462A NL1009462A NL1009462C2 NL 1009462 C2 NL1009462 C2 NL 1009462C2 NL 1009462 A NL1009462 A NL 1009462A NL 1009462 A NL1009462 A NL 1009462A NL 1009462 C2 NL1009462 C2 NL 1009462C2
Authority
NL
Netherlands
Prior art keywords
signal
output
gate
pulse
semiconductor memory
Prior art date
Application number
NL1009462A
Other languages
English (en)
Other versions
NL1009462A1 (nl
Inventor
Ku Chang Kang
Original Assignee
Hyundai Electronics Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Ind filed Critical Hyundai Electronics Ind
Publication of NL1009462A1 publication Critical patent/NL1009462A1/nl
Application granted granted Critical
Publication of NL1009462C2 publication Critical patent/NL1009462C2/nl

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

Besturingsschakeling voor een halfgeleider-geheugeninrich- ting.
Achtergrond van de uitvinding
De onderhavige uitvinding heeft betrekking op eèn besturingsschakeling voor een halfgeleider-geheugeninrich-ting,meer in het bijzonder op een besturingsschakeling die in 5 staat is om de stroomafname te verlagen door het besturen van SCHRIJF- en LEES-bewerkingen van SRAM ("Static Random Access Memory", Statisch Willekeurig Toegankelijk Geheugen).
In het algemeen bezit een SRAM-geheugencel een flip-flopschakeling voor geheugenopslag en twee schakelelementen. 10 Wanneer in een SRAM een celtransistor gevoed wordt met een puls via een woordlijn zodat de celtransistor ingeschakeld wordt, kan gegevensoverdracht plaatsvinden tussen een paar bitlijnen en een paar gëgëvënsbuslijnen.
Bovendien worden de gegevens van een SRAM statisch in 15 een cel gehouden zonder enige ververs-handeling ten gevolge van het terugkoppeleffect van de daarin opgenomen flip-flop, zolang de stroom daaraan wordt toegevoerd. Dit is tegengesteld aan het geval van een DRAM.
Fig. 1 is een schakelschema dat een gebruikelijke SRAM 20 van een halfgeleider-gëheugeninrichting toont.
Onder verwijzing naar fig. 1, bezit een gebruikelijke SRAM van een halfgeleider-geheugeninrichting NMOS-transistoren NM1 en NM2 voor bitlijnvoorladen, NMOS-transistoren NM3 en NM4 voor een bitlijn-optrekbewerking, een geheugencel 10, 25 NMOS-transistoren NM5 én NM6, en een meetversterker 20. Elk van de NMOS-transistoren NM1 en NM2 heeft een met een voor-ladingssignaal PRE gevoede poort. Aldus worden de NMOS-transistoren NM1 en NM2 ingeschakeld door het hoge niveau van het voorlaadsignaal, die. op zijn beurt de bitlijn BL, respectie-30 velijk de geïnverteerde Uitlijn /BL voorladen. De optrek-NMOS-transistor NM3 is geschakeld tussen de bitlijn BL en de voedingsspanninglijn VDD en de optrek-NMOS-transistor NM4 is geschakeld tussen de geïnverteerde bitlijn /BL en de voedingsspanningli jn VDD. De geheugencel 10 is geschakeld tussen 35 de bitlijn BL en de geïnverteerde bitlijn /BL. Elk van de NMOS-transistoren NM5 én NM6 heeft een poort die gevoed wordt 1 0 0 94 6 2 2 met een kolomsignaal COL voor het kiezen van de bitlijn BL respectievelijk de geïnverteerde bitlijn /BL. De meetverster-ker 20 is geschakeld tussen een gegevensbuslijn DBL en een geïnverteerde gegevensbuslijn /DBL en wordt geactiveerd door 5 een meetvrij geef signaal SE om de gegevens van de geheugencel 10 te meten en te versterken.
Bovendien bezit de gebruikelijke SRAM van een halfgeleider- geheugeninrichting voorts NMOS-transistoren NM7 en NM8 voor een schrijfbewerking, een CMOS-inverteerinrichting 30 en 10 een CMOS-inverteerinrichting 40. Elk van de NMOS-transistoren NM7 en NM8 heeft een poort die gevoed wordt met een schrijf-signaal WR en geactiveerd wordt door het hoge niveau van het schrijf signaal WR, dat wil zeggen de duur van de schrijfbewerking. De CMOS-inverteerinrichting 30 bezit een PMOS-15 transistor PM1 en een NMOS-transistor NM9 die in serie geschakeld zijn tussen de voedingsspanning VDD en de aarde VSS. Ook is de uitgang van de CMOS-inverteerinrichting 30 gekoppeld met de afvoer ("drain") van NMOS-transistor NM8 en de ingang daarvan is geschakeld voor de ontvangst van een 20 gegevens-ingangssignaal. De CMOS-inverteerinrichting 40 bezit een PMOS-transistor PM2 en NMOS-transistor NM10 die in serie geschakeld zijn tussen de voedingsspanning VDD en de aarde VSS. Ook is de ingang van de CMOS-inverteerinrichting 40 gekoppeld met de uitgang van de CMOS-inverteerinrichting 30 25 en de uitgang daarvan is gekoppeld met de afvoer van de NMOS-transistor NM7.
Ondertussen is de bitlijn BL geschakeld tussen de NMOS-transistor NM1 voor bitlijn-voorladen en de NMOS-transistor NM5 voor het selecteren van een kolom, terwijl de geïnver-30 teerde bitlijn /BL geschakeld is tussen de NMOS-transistor NM2 voor voorladen en de NMOS-transistor NM6 voor selecteren. De gegevensbuslijn DBL is geschakeld tussen de NMOS-transistor NM5 voor selecteren en de NMOS-transistor NM7 voor schrijven, terwijl de geïnverteerde gegevensbuslijn /DBL 35 geschakeld is tussen de NMOS-transistor NM6 voor selecteren en de NMOS-transistor NM8 voor schrijven.
De geheugencel 10 bezit een PMOS-transistor PM3 , een opslagknooppunt NI en een NMOS-transistor NMll die, in serie, geschakeld zijn tussen de voedingsspanning VDD en de aarde 40 VSS, en een PMOS-transistor PM4, een opslagknooppunt N2 en 1 0 0 94 6 2 3 een NMOS-transistor NM12 die, in serie, geschakeld zijn tussen de voedingsspanning VDD en de aarde VSS. De geheugen-cel 10 bezit tevens een NMOS-doorlaattransistor NM13 waarvan de poort gekoppeld is met de woordlijn WL en waarvan de bron-5 afvoerbaan geschakeld is tussen het opslagknooppunt NI en de bitlijn BL, en een NMOS-doorlaattransistor NM14 waarvan de poort geschakeld is met de woordlijn WL en waarvan de bron-afvoerbaan geschakeld is tussen het opslagknooppunt N2 en de geïnverteerde bitlijn /BL.
10 Ondertussen zijn de geheugencel 10, de poorten van de PMOS-transistor PM3 en de NMOS-transistor NM11 gekoppeld met het opslagknooppunt N2, terwijl de poorten van de PMOS-transistor PM4 en de NMOS-transistor NM12 gekoppeld zijn met het opslagknooppunt NI.
15 De werking van de gebruikelijke SRAM van een halfgelei- der-geheugeninrichting met de hierboven beschreven structuur zal worden toegelicht.
Wanneer het hoge niveau van het voorlaadsignaal PRE aangelegd wordt aan de poorten van de voorlaadNMOS-transisto-20 ren NM1 en NM2, moeten de NMOS-transistoren NM1 en NM2 ingeschakeld worden om de bitlijn BL respectievelijk de geïnverteerde bitlijn /BL voor te laden.
Tijdens de leeshandeling van de in de geheugencel 10 opgeslagen gegevens, wordt de meetversterker 20 geactiveerd 25 door het hoge niveau van het meetvrij geef signaal om, via de bitlijn BL en de geïnverteerde bitlijn /BL, het verschil te meten en te versterken tussen een spanning bij het opslagknooppunt NI en een spanning bij het opslagknooppunt N2, en dan het resultaat daarvan via het uitgangsknooppunt DOUT 30 voort te brengen.
Tijdens het schrijven van de gegevens naar de opslagknooppunt en NI en N2 van de geheugencel 10, wordt de NMOS-transistor NM7 ingeschakeld door het hoge niveau van het schrijfsignaal WR dat aangelegd wordt aan de poort daarvan, 35 zodat de gegevensbuslijn DBL elektrisch verbonden wordt met de uitgang van de CMOS-inverteerinrichting 40. Bovendien wordt de NMOS-transistor NM5 ingeschakeld door het hoge niveau van het kolomsignaal COL, zodat de gegevensbuslijn DBL en de bitlijn BL elektrisch met elkaar verbonden worden. De 40 doorlaattransistor NM13 wordt ook ingeschakeld door het hoge 1009462 : 4 niveau van het woordlijnsignaal. Dienovereenkomstig worden de uitgangsgegevens van de CMOS-inverteerinrichting 40 via de NMOS-transistor NM7, de gegevensbuslijn DEL, de NMOS-transis-tor NM5, de bitlijn BL en de doorlaat-NMOS-transistor NM13 5 aan het opslagknooppunt NI doorgegeven. Op overeenkomstige wijze wordt de NMOS-transistor NM8 ingeschakeld door het hoge niveau van het schrijfsignaal WR dat aangelegd wordt aan de poort daarvan, zodat de uitgang van de CMOS-transistor 30 elektrisch verbonden wordt met de geïnverteerde gegevensbus-10 lijn /DBL. Bovendien worden de NMOS-transistoren NM6 en NM14 ingeschakeld ten gevolge van het hoge niveau van het kolom-signaal COL respectievelijk het woordlijnsignaal, zodat de geïnverteerde gegevensbuslijn /DBL, de geïnverteerde bitlijn /BL en het opslagknooppunt NM14 elektrisch met elkaar verbon-15 den zijn. Dienovereenkomstig worden de uitgangsgegevens van de CMOS-inverteerinrichting 30 via de NMOS-transistor NM8, de geïnverteerde gegevensbuslijn /DBL, de NMOS-transistor NM6, de geïnverteerde bitlijn /BL en de NMOS-transistor NM14 aan het opslagknooppunt N2 doorgegeven. Aldus verschillen de 20 gegevens van het opslagknooppunt NI en die van opslagknooppunt N2 van elkaar.
Met andere woorden, wanneer de CMOS-inverteerinrichting 30 lage niveau van het gegevens signaal DIN ontvangt, slaat het opslagknooppunt NI een laag niveau van gegevens op, 25 terwijl het opslagknooppunt N2 een hoog niveau van gegevens opslaat.
Fig. 2 toont een gebruikelijke besturingsschakeling voor het besturen van de schrijfhandeling van een SRAM van de halfgeleider-geheugeninrichting zoals hierboven beschreven.
30 Onder verwijzing naar fig. 2, omvat de gebruikelijke besturingsschakeling voor een halfgeleider-geheugeninrichting een adresovergang-detector 50, een inverteerinrichting IV1, een dummybitlijneenheid 60 en een NOR-poort NR1. De adresovergang-detector 50 detecteert de overgang van het adressig-35 naai AD[N-1:0] dat aan de ingang daarvan aangeboden wordt en brengt een voorlaadsignaal PRE voort dat dient voor het voorladen van de bitlijn BL en de geïnverteerde bitlijn /BL. De inverteerinrichting IV1 ontvangt het geïnverteerde schrijfsignaal /WR dat extern daaraan kan worden aangeboden, 40 om een schrijfsignaal WR voort te brengen. De dummybitlijn 1 00946 2 i 5 eenheid 60 brengt een geïnverteerd dummybitlijnsignaal /SI voort in reactie op het voorlaadsignaal PRE dat door de adresovergang-detector 50 aangeboden wordt, en het woordlijn-signaal WL dat door een woordlijn-signaalgenerator (niet 5 getoond) aangeboden wordt. De NOR-poort NR1 ontvangt het geïnverteerde dummybitlijnsignaal SI en het uitgangssignaal van de NOR-poort NR2 en voert de NOR-bewerking daarop uit om het resultaat van de NOR-bewerking voort te brengen.
Bovendien omvat de gebruikelijke besturingsschakeling 10 voor een halfgeleider-geheugeninrichting voorts een NOR-poort NR2 en een inverteerinrichting IV2. De NOR-poort NR2 ontvangt en voert NOR-bewerking uit op het uitgangssignaal van de adresovergang-detector 50, het uitgangssignaal van de inverteerinrichting IV1 en het uitgangssignaal van de NOR-poort 15 NR1 en produceert het resultaat van de NOR-bewerking als blokkeersignaal XDEC_ENB voor een X-decoder (niet getoond) dat gebruikt wordt om een X-decoder (niet getoond) voor het ontvangen en decoderen van een X-adres van het geheugen te blokkeren. Dit X-decoder-blokkeersignaal XDEC_ENB wordt 20 gebufferd door een buffer 70. De inverteerinrichting IV2 inverteert het X-decoder-blokkeersignaal XDEC_ENB teneinde een meetvrijgeefsignaal SE voort te brengen dat dient voor het activeren van de meetversterker van fig. l. Hier bezit de buffer 70 een even aantal inverteerinrichtingen IV3 en IV4.
25 Bovendien ontvangt de woordlijn-signaalgenerator het adressignaal AD[N-1:0] en het X-decoder-blokkeersignaal XDEC_ENB en brengt een groot aantal woordlijnsignalen WL[M-1:0] voort. Wanneer het X-decoder-blokkeersignaal XDEC_ENB "0" is ("laag" niveau), wordt ongeacht welke van N woordlij-30 nen selectief op het "hoge" niveau geactiveerd. Wanneer het X-decoder-blokkeersignaal "1" is (dat wil zeggen, "hoge" niveau), wordt anderzijds iedere woordlijn WL[M-1:0] op het "lage" niveau geblokkeerd.
Hier wordt onder verwijzing naar fig. 7 de dummybit-35 lijneenheid 60 in detail toegelicht.
In fig. 7 vertegenwoordigt het verwijzingsteken 60 de dummybitlijneenheid en vertegenwoordigt het verwijzingsteken 80 een halfgeleider-geheugencelreeks. De dummybitlijneenheid 60 omvat een NMOS-transistor NM62 waarvan het afvoer-bronpad 40 geschakeld is tussen de voedingsspanning VDD en de dummybit 1 0094 62 6 lijn DUBL en waarvan de poort gevoed wordt met het voorlaad-signaal PRE; van een groot aantal NMOS-transistoren NM64, NM66 en NM68 is elk afvoer-bronpad gekoppeld met de dummybit-lijn DUBL en de aarde respectievelijk elke poort wordt gevoed 5 met het overeenkomstige woordlijnsignaal WL[M-1:0]; en een inverteerinrichting IV62 waarvan de ingang geschakeld is met de dummybitlijn om het geïnverteerde dummybitlijnsignaal /SI voort te brengen.
Het hierna volgende is de werking van de gebruikelijke 10 besturingsschakeling voor de halfgeleider-geheugeninrichting die een hierboven beschreven structuur heeft.
Wanneer iedere bit van meervoudige bits van het adres-signaal AD de overgang van hoog naar laag of de overgang van laag naar hoog maakt, brengt de adresovergangdetector 50 een 15 hoog niveau voort van het voorlaadsignaal PRE, dat een voorafbepaalde pulsduur heeft. Dat wil zeggen, dat het voorlaadsignaal PRE de overgang van het hoge niveau naar het lage niveau maakt nadat de voorafbepaalde tijd verstrijkt. Dan houdt het voorlaadsignaal PRE van de adresovergang-detector 20 50 een laag niveau totdat het adressignaal AD opnieuw een overgang maakt.
Wanneer het voorlaadsignaal PRE zich in de "hoge" toestand bevindt, wordt de NMOS-transistor NM62 ingeschakeld, zodat de dummybitlijn DUBL voorgeladen wordt naar het "hoge" 25 niveau en de uitgang /SI van de inverteerinrichting IV62 "laag" wordt. In die toestand wordt de overeenkomstige NMOS-transistor NM64, NM66 of NM68 ingeschakeld wanneer ongeacht welke N-woordlijn WL[M-l:0] geactiveerd wordt op het "hoge" niveau, zodat de dummybitlijn DUBL "laag" wordt en het geïn-30 verteerde dummybitlijnsignaal /SI (dat wil zeggen, de uitgang van de inverteerinrichting IV62) "hoog" wordt.
Wanneer de adresovergang-detector 50 een hoogniveausig-naal voortbrengt, brengt de dummybitlijneenheid 60 een laag niveau voort van het geïnverteerde dummybitlijnsignaal /SI 35 voor de NOR-poort NR1 en de NOR-poort NR2 brengt een signaal-terugkoppeling van laag niveau voort voor de NOR-poort NRi die op zijn beurt een hoogniveau-signaal voortbrengt.
De schrijfhandeling van de gebruikelijke besturingsschakeling van een halfgeleider-geheugeninrichting is als 40 volgt.
i 1 009462 7
De inverteerinrichting IV1 brengt een schrijfsignaal WR van hoog niveau voort, wanneer daaraan een laag niveau van het geïnverteerde schrijfsignaal /WR extern toegevoerd wordt. Dan brengt de buffer 70 een laag niveau van X-decoder-blok-5 keersignaal XDEC_ENB voort en de inverteerinrichting IV2 brengt een hoog niveau van meetvrijgeefsignaal S2 voort.
Fig. 3 toont de leeshandeling van de besturingsschake-ling voor een halfgeleider-geheugeninrichting.
Verwijzend naar fig. 3, stelt het verwijzingsteken /WR, 10 AD, PRE, XDEC_ENB, SE, WL en SI respectievelijk het geïnverteerde schrijfsignaal, het adressignaal, het voorlaadsignaal, het X-decoder-blokkeersignaal, het meetvrijgeefsignaal, het woordlijnsignaal en het uitgangssignaal van de dummybitlijn-eenheid 60 voor. ______ _ 15 Het adressignaal AD maakt een overgang, de adresover- gang-detector 50 brengt een voorafbepaald hoogniveauduur van het voorlaadsignaal PRE voort. Tijdens de hoge duur van het voorlaadsignaal, maakt het X-decoder-blokkeersignaal, afkomstig van de buffer 70, tevens de overgang van het hoge niveau 20 naar het lage niveau, en het meetvrij geef signaal SE, dat afkomstig is van de inverteerinrichting IV2, maakt de overgang van het lage niveau naar het hoge niveau.
Terwijl het X-decoder-blokkeersignaal XDEC_ENB laag is, maakt het woordlijnsignaal WL dan de overgang van het lage 25 niveau naar het hoge niveau en het uitgangssignaal SI van de dummybitlijneenheid 60 maakt ook de overgang van het lage niveau naar het hoge niveau. Wanneer het uitgangssignaal SI hoog wordt, wordt het X-decoder-blokkeersignaal hoog, waarbij op hun beurt het meetvrijgeefsignaal SE, het woordlijnsignaal 30 WL en het uitgangssignaal SI achtereenvolgens laag zijn.
De hiervoorgaande gebruikelijke besturingsschakeling voor een halfgeleider-geheugeninrichting vergt echter veel stroom voor zijn werking, zodat een hoog energieverbruik ontstaat. Aldus bestaat er het probleem dat de voorgaande 35 besturingsschakeling moeilijk toepasbaar is , in een klein elektronisch product zoals een draagbaar elektronisch product.
Samenvatting van de uitvinding
Dienovereenkomstig is een doel van de onderhavige 40 uitvinding het voorzien in een besturingsschakeling voor een 1 00 94 62 8 halfgeleider-geheugeninrichting die het boven bedoelde probleem oplost. Meer in detail, vergt de besturingsschakeling voor een halfgeleider-geheugeninrichting volgens de onderhavige uitvinding minder voedingsstroom zodat de energie-5 opname verlaagd wordt, en deze is toepasbaar in een draagbaar elektronisch product dat minder voedingsstroom vergt.
Om het voorgaande doel van de onderhavige uitvinding te bereiken, is voorzien in een besturingsschakeling voor een halfgeleider-geheugeninrichting, omvattende: 10 een adresovergang-detector voor het detecteren van een overgang van een extern daaraan aangeboden adressignaal en het voortbrengen van een voorlaadsignaal; een dummybitlijneenheid voor het ontvangen van het voorlaadsignaal en een woordlijnsignaal; 15 een logisch element voor het ontvangen van het voor laadsignaal en een schrijfsignaal; een pulsgenerator voor het ontvangen van een uitgangssignaal van het logische element en voor het opwekken van een pulssignaal met een voorafbepaalde duur; 20 een meetvrijgeefsignaalgenerator voor het ontvangen van een uitgangssignaal van de dummybitlijneenheid, het voorlaadsignaal en het pulssignaal en het voortbrengen van een meetvri jgeef signaal ; een schrijfsignaalgenerator voor het voortbrengen van 25 een schrij f signaal op basis van een uitgangssignaal van de meetvrijgeefsignaalgenerator, het uitgangssignaal van het logische element en het pulssignaal; en een vrijgeefsignaalgenerator voor het voortbrengen van een X-decoder-vrijgeefsignaal op basis van het voorlaadsig-30 naai, het meetvrijgeefsignaal en het pulssignaal.
Een besturingsschakeling voor een halfgeleider-geheu-gencircuit volgens één uitvoeringsvorm van de onderhavige uitvinding omvat voorts een eerste, een tweede en een derde voorlaadNMOS-transistor, in serie geschakeld tussen de uit-35 gang van de dummybitlijn en een aarding, waarbij de eerste voorlaad-NMOS-transistor een poort heeft waaraan een voedingsspanning wordt toegevoerd, de tweede NMOS-transistor een poort heeft waaraan het schrijfsignaal wordt toegevoerd en de derde NMOS-transistor een poort heeft waaraan de voedings-40 spanning wordt toegevoerd; een vertragingselement voor het 1 0 0 9462 9 vertragen van het meetvrijgeefsignaal; en een inverteerin-richting om het meetvrijgeefsignaal te inverteren.
Korte beschrijving van de tekeningen
Voor een vollediger begrip van de onderhavige uitvin-5 ding en het voordeel daarvan wordt nu verwezen naar de hierna volgende beschrijving in samenhang met de bijgevoegde tekeningen, waarin:
Fig. 1 een schakelschema is van een gebruikelijke SRAM die een halfgeleider-geheugeninrichting is; 10 Fig. 2 een gebruikelijke besturingsschakeling voor een halfgeleider-geheugeninrichting toont;
Fig. 3 golfvormen van in fig. 2 getoonde signalen toont;
Fig. 4 een besturingsschakeling voor een halfgeleider-15 geheugeninrichting volgens uitvoeringsvorm van de onderhavige uitvinding toont;
Fig. 5 golfvormen van in fig. 4 getoonde signalen toont;
Fig. 6 een besturingsschakeling voor een halfgeleider-20 geheugeninrichting volgens een andere uitvoeringsvorm van de onderhavige uitvinding toont;
Fig. 7 een gedetailleerd schakelschema is van de in fig. 2 getoonde dummybitlijneenheid 60; en
Fig. 8 een gedetailleerd schakelschema is van de in 25 fig. 4 en 6 getoonde dummybitlijneenheid.
Gedetailleerde beschrijving van de onderhavige uitvinding
Hierna wordt de uitvinding in detail toegelicht onder verwijzing naar de bijgevoegde schema's.
Fig. 4 toont een besturingsschakeling voor een half-30 geleider-geheugeninrichting volgens een uitvoeringsvorm van de onderhavige uitvinding.
Verwijzend naar fig. 4 omvat de besturingsschakeling voor een halfgeleider-geheugeninrichting volgens de onderhavige uitvinding een adresovergang-detector 100, een dummy-35 bitlijneenheid 200, een NAND-poort ND1, een pulsgenerator 300, een meetvrijgeefsignaalgenerator 400, een schrijfsig-naalgenerator 500, en een vrijgeefsignaalgenerator 600. De adresovergang-detector 100 detecteert een overgang van het extern aangeboden adressignaal AD en brengt een voorlaadsig-40 naai PRE voort. De dummybitlijneenheid 200 ontvangt het voor 1 00 94 6? 10 laadsignaal PRE en het woordlijnsignaal WL dat extern aangeboden is en brengt een dutnmybitlijnsignaal SI voort. Een inverteerinrichting IV100 inverteert het voorlaadsignaal PRE dat afkomstig is van de adresovergang-detector 100. Het 5 geïnverteerde voorlaadsignaal /PRE wordt aangeboden aan één ingang van de NAND-poort ND1. Een inverteerinrichting IV200 inverteert het geïnverteerde schrijfsignaal /WR om een schrijfsignaal voort te brengen voor de andere ingang van de NAND-poort ND1. De NAND-poort ND1 voert een NAND-bewerking 10 uit om het NAND-bewerkte resultaat te produceren. Het uitgangssignaal van de NAND-poort ND1 wordt aangeboden aan de pulsgenerator 300 die een pulssignaal PLS opwekt. Het puls-signaal PLS heeft een voorafbepaalde pulsbreedte en de puls-duur wordt bestuurd door het aantal in serie geschakelde 15 inverteerinrichtingen IV310, IV320 en IV330. Een inverteerinrichting IV300 inverteert het uitgangssignaal van de dummy-bitlijneenheid 200 om het geïnverteerde signaal aan te bieden aan de meetvrijgeefsignaalgenerator 400. Het voorlaadsignaal PRE wordt tevens aangeboden aan de meetvrijgeefsignaalgenera-20 tor 400. Aldus wekt de meetvrijgeefsignaalgenerator 400 op basis van het voorlaadsignaal PRE en de uitgang van de inverteerinrichting IV300 een meetvrijgeefsignaal SE1 op.
De schrijfsignaalgenerator 500 ontvangt een door de meetvrijgeefsignaalgenerator 400 aangeboden signaal, het 25 uitgangssignaal van de NAND-poort ND1 en het pulssignaal PLS, om het schrijfsignaal WR voort te brengen.
De vrijgeefsignaalgenerator 600 ontvangt het voorlaadsignaal PRE, het meetvrijgeefsignaal SE en het pulssignaal en brengt een x-decoder-vrijgeefsignaal XDEC_EN voort.
30 De besturingsschakeling voor een halfgeleider-geheugen- inrichting volgens een uitvoeringsvorm van deze uitvinding omvat voorts een eerste voorlaad-NMOS-transistor NM100, een tweede voorlaad-NMOS-transistor NM200, een derde voorlaad-NMOS- transistor NM300, een vertragingselement 700 en een 35 inverteerinrichting IV400.
De bron-afvoerpaden van eerste, tweede en derde voor-laad-NMOS-transistoren NM100, NM200 en NM300 zijn in serie geschakeld tussen het uitgangsknooppunt van de dummybitlijn-eenheid 200 en de aarde VSS. Ook wordt aan de poorten van de 40 eerste en derde voorlaad-NMOS-transistoren NM100 en NM300 de 1 00 946? 11 voedingsspanning VDD aangeboden, en aan de poort van de tweede voorlaad-NMOS-transistor NM200 wordt het schrijfsignaal WR aangeboden. Wanneer het schrijfsignaal WR zich op een hoog niveau bevindt, bevindt het uitgangssignaal van de 5 dummybitlijneenheid 200 zich op een geaard spanningsniveau.,
Het vertragingselement 700 bezit een groot aantal inverteerinrichtingen IV710 en IV 720 die in serie geschakeld zijn en het meetvrij geef signaal SE1 vertragen om het vertraagde meetvrijgeefsignaal SE2 voort te brengen. De inver-10 teerinrichting IV400 inverteert het meetvrijgeefsignaal SE1 om een geïnverteerd meetvrijgeefsignaal /SE1 voort te brengen.
De pulsgenerator 300 omvat een vertragingselement 310 en een pulsopwekkende poort 320. Het vertragingselement 310 15 bezit een groot aantal inverteerinrichtingen IV310, IV320 en IV330 die in serie geschakeld zijn tussen de uitgang van de NAND-poort ND1 en de.pulsopwekkende poort 320 en vertraagt de uitgang van de NAND-poort NDl. De pulsopwekkende poort 320 omvat een NOR-poort NR310 waarvan de ingangen geschakeld zijn 20 voor ontvangst van zowel het uitgangssignaal van het vertragingselement 310 als het uitgangssignaal van de NAND-poort NDl.
De meetvrijgeefsignaalgenerator 400 omvat twee NOR-poorten NR410 en NR420, en een inverteerinrichting IV410. De 25 NOR-poort NR410 is geschakeld om het uitgangssignaal te ontvangen van de inverteerinrichting IV300 en het uitgangssignaal van de NOR-poort NR420. De NOR-poort NR420 is geschakeld voor het ontvangen van het uitgangssignaal van de NOR-poort NR410, het voorlaadsignaal PRE en het pulssignaal PLS. 30 Dat wil zeggen, dat de NOR-poorten NR410 en NR420 een latch-schakeling vormen. Het uitgangssignaal van de NOR-poort NR420 wordt aangeboden aan de inverteerinrichting IV410 om geïnverteerd te worden.
De schrijfsignaalgenerator omvat twee NOR-poorten NR510 35 en NR520, en een inverteerinrichting IV510. De NOR-poort NR510 is geschakeld voor het ontvangen van het uitgangssignaal van de NAND-poort NDl en het uitgangssignaal van de NOR-poort NR420 en de NOR-poort NR520 is geschakeld voor het ontvangen van het uitgangssignaal van de NOR-poort NR510 en 40 het pulssignaal PLS. De inverteerinrichting IV510 inverteert inflQ4R? 12 het uitgangssignaal van de NOR-poort NR520 en brengt het geïnverteerde resultaat voort als het schrijfsignaal WR.
De vrijgeefsignaalgenerator 600 omvat een NOR-poort NR610 en een inverteerinrichting IV610. De NOR-poort NR610 is 5 geschakeld voor het ontvangen van het voorlaadsignaal PRE, het meetvrij geef signaal SE1 en het pulssignaal PLS en de inverteerinrichting IV610 is geschakeld voor het inverteren van het uitgangssignaal van de NOR-poort NR610 om een X- decoder-vrijgeefsignaal XDEC_EN voort te brengen.
10 De schrijfhandeling van de besturingsschakeling voor de halfgeleider-geheugeninrichting zoals hierboven beschreven, wordt toegelicht.
Wanneer een overgang van het adressignaal AD bereikt is en het extern aangeboden geïnverteerde schrijfsignaal /WR een 15 laag niveau krijgt, detecteert de adresovergang-detector 100 de overgang teneinde een voorlaadsignaal PRE van hoog niveau en met voorafbepaalde pulsduur voort te brengen.
Wanneer het voorlaadsignaal PRE de overgang maakt van hoog niveau naar laag niveau, waarbij het geïnverteerde 20 schrijf signaal /WR een laag niveau bezit, wordt het door de pulsgenerator 300 opgewekte pulssignaal PLS hoog en, na een voorafbepaald tijdsverloop, wordt dit laag.
In de omstandigheid dat het pulssignaal PLS op een hoog niveau is, brengt de meetvrijgeefsignaalgenerator 400 een 25 hoog niveau voort van het meetvrijgeef signaal SE1 en brengt de vrijgeefsignaalgenerator 600 een hoog niveau voort van het X-decoder-vrijgeefsignaal XDEC_EN. Doordat het meetvrijgeef-signaal SE1 hoog is en de uitgang van de NOR-poort NR420 laag is, brengt de schrijfsignaalgenerator 500 een hoog niveau van 30 het schrijfsignaal WR voort.
Doordat het woordlijnsignaal WL op basis van het X-decoder-vrijgeefsignaal XDEC_EN en het adressignaal AD opgewekt is, is één bit van het woordlijnsignaal hoog. Vervolgens brengt de dummybitlijneenheid 200 een laag signaal voort ten 35 gevolge van de hoge logische toestand van het woordlijnsignaal WL en de hoge logische toestand van het schrijf signaal WR. Dat wil zeggen, de dummybitlijneenheid 200 brengt het dummybitlijnsignaal voort dat geactiveerd wordt tot "laag" niveau met reactie op de activering van de bewerking (bij -40 voorbeeld gegevensschrijfbewerking) in verband met tenminste 1009462 13 één woordlijn.
Dit wordt in detail toegelicht onder verwijzing naar fig. 8.
In fig. 8 vertegenwoordigt respectievelijk het verwij-5 zingscijfer 200 de durnmybitlijneenheid en 80 een halfgel.ei-der-geheugencelreeks. De dummybitlijneenheid 200 omvat een NMOS-transistor NM202 waarvan de afvoer-bronbaan geschakeld is tussen de voedingsspanning VDD en de dummybitlijn DUBL en waarvan de poort het voorlaadsignaal PRE aangeboden krijgt; 10 en een groot aantal.NMOS-transistoren NM204, NM206 en NM208, waarvan elke afvoer-bronbaan geschakeld is met de dummybitlijn DUBL en de aarde respectievelijk waarvan elke poort het overeenkomstige woordlijnsignaal WL[M-1:0] aangeboden krijgt.
Zoals in de tëkèningen getoond, brengt de dummybitlijn-15 eenheid 200 een ten opzichte van dat van de dummybitlijn 60 van fig. 2 geïnverteerd toestandsignaal voort.
Verwijzend naar fig. 8 wordt de NMOS-transistor NM202 ingeschakeld wanneer..bét. voorlaadsignaal PRE "hoog" wordt, zodat de dummybitlijn DUBL wordt voorgeladen naar een "hoog" 20 niveau en het dummybitlijnsignaal SI "hoog" wordt. In die toestand, wordt de overeenkomstige NMOS-transistor NM204, NM206 of NM208 selectief ingeschakeld wanneer ongeacht welke van het grote aantal_ woordlijnsignalen WL[-1:0] geactiveerd wordt naar een "hoog" niveau, en de dummybitlijn DUBL wordt 25 neergetrokken zodat het dummybitlijnsignaal SI "laag" wordt.
Wanneer de dummybitlijneenheid 200 een laag niveau van het dummybitlijnsignaal SI voortbrengt, brengt de NOR-poort NR410 van de meetvrijgeefsignaalgenerator 400 een signaal van laag niveau voort en brengt de NOR-poort NR420 een signaal 30 van hoog niveau voort, zodat de meetvrijgeefsignaalgenerator 400 een lage toestand van het meetvrijgeef signaal SE1 voortbrengt. Vervolgens vertraagt het vertragingselement 700 het meetvrijgeefsignaal SE1 om het vertraagde meetvrijgeefsignaal SE2 voort te brengen, dat laag van toestand is. Dan brengt de 35 vrijgeefsignaalgenerator 600 een X-decoder-vrijgeefsignaal XDEC_EN voort en brengt de schrijf-signaalgenerator 500 een schrijfsignaal WR van lage toestand voort.
Doordat, omdat de duur van de lage toestand van het geïnverteerde schrijfsignaal /WR langer is, de gebruikelijke 40 besturingsschakeling slechts beïnvloed wordt door het 1 009462 :: 14 geïnverteerde schrijfsignaal /WR dat extern aangeboden wordt, is dus de duur van de hoge toestand van het schrijfsignaal WR langer. Hoewel de duur van de lage toestand van het geïnverteerde schrijfsignaal /WR langer wordt, wordt echter het 5 schrijfsignaal WR in de besturingsschakeling volgens· de onderhavige uitvinding laag na het schrijven van gegevens naar een cel doordat de duur van het schrijfsignaal WR zelfsturend is. Aldus worden de NMOS-transis toren NM7 en NM8 uitgeschakeld, zodat een onderbreking ontstaat in de stroom-10 banen zodat de vermogensopname verlaagd wordt. Hier is één onderbroken stroombaan vanaf de voedingsspanning VDD door de voorlaad NMOS-transistoren NMl of NM3, de bitlijn BL, de NMOS-transistoren NM5, de gegevensbuslijn DBL, en de NMOS-transistoren NM7 en NM8 naar de aarde VSS, en de andere 15 onderbroken stroombaan is vanaf de voedingsspanning VDD door de voorlaad-NMOS-transistoren NM2 of NM4, de geïnverteerde bitlijn /BL, de NMOS-transistoren NM6, de geïnverteerde gegevensbuslijn /DBL en de NMOS-transistoren NM8 en NM9 naar de aarde VSS.
20 In de besturingsschakeling volgens een uitvoeringsvorm van de onderhavige uitvinding is het tevens niet nodig dat de meetversterking gedurende de totale duur van de lage toestand van het geïnverteerde schrijfsignaal /WR geactiveerd is doordat het vertraagde meetvrijgeefsignaal SE2 laag wordt, 25 zodat de stroomopname na het schrijven van gegevens naar een cel voorkomen moet worden.
Dienovereenkomstig kan de besturingsschakeling volgens een uitvoering van de onderhavige uitvinding het stroomver-lies minimaliseren door automatisch te meten dat het schrij-30 ven van gegevens naar een cel uitgevoerd is en door de duur van het schrijfsignaal te sturen.
Fig. 5 toont golfvormen van in fig. 4 getoonde signalen.
Verwijzend naar fig. 5, stellen verwijzingstekens AD, 35 /WR, PRE, PLS, SE1, SE2, XDEC_EN, WL, WR en S2 respectievelijk het adressignaal, het geïnverteerde schrijfsignaal, het voorlaadsignaal, het pulssignaal, het meetvrijgeefsignaal, het vertraagde meetvrijgeefsignaal, het X-decoder-vrijgeef-signaal, het woordlijnsignaal, het schrijfsignaal, en het 40 uitgangssignaal van de inverteerinrichting IV300 voor.
1 009462 15
Wanneer de oyergang van het adressignaal AD heeft plaatsgevonden, komt het voorlaadsignaal PRE gedurende een voorafbepaalde periode in een hoge toestand. Wanneer het geïnverteerde schrijfsignaal /WR de overgang van laag naar 5 hoog maakt en het voorlaadsignaal de overgang van hoog naar laag maakt, maakt het pulssignaal PLS dan de overgang van laag niveau naar hoog niveau.
Wanneer het pulssignaal PRE de overgang maakt van laag naar hoog, maakt het meetvrijgeefsignaal SE1 de overgang van 10 laag naar hoog, en vervolgens maken de vertraagde meetvrij-geefsignaal SE2 , het X-decoder-vrijgeefsignaal XDEC_EN en het schrijfsignaal WR respectievelijk de overgang van laag naar hoog.
Het X-decoder-vrijgeefsignaal XDEC_EN wordt als zodanig 15 hoog, het woordlijnsignaal WL maakt de overgang van laag naar hoog en het uitgangssignaal S2 van de inverteerinrichting IV300, gekoppeld met de uitgang van de dummybitlijneenheid 200, maakt de overgang van laag naar hoog.
Wanneer het uitgangssignaal van de dummybitlijneenheid 20 200 hoog wordt zoals hierboven, maakt het meetvrijgeefsignaal SEl de overgang van hoog naar laag en dan maken het vertraagde meetvrijgeefsignaal SE2, het X-decoder-vrijgeefsignaal XDEC_EN en het schrijfsignaal WR respectievelijk de overgang van hoog naar laag.
25 Wanneer het X-decoder-vrijgeefsignaal XDEC_EN laag wordt, maakt zoals hierboven beschreven het woordlijnsignaal de overgang van laag naar hoog, en maakt het uitgangssignaal S2 van de inverteerinrichting IV300, gekoppeld met de uitgang van de dummybitlij neenheid 200, de overgang van hoog naar 30 laag.
Fig. 6 toont een besturingsschakeling voor een half-geleider-geheugeninrichting volgens een andere uitvoering van de onderhavige uitvinding, die gebruikt wordt voor een SRAM met een kleine capaciteit.
35 Verwijzend naar fig. 6, omvat de besturingsschakeling voor een SRAM met een kleine capaciteit volgens de onderhavige uitvinding een adresovergang-detector 100, een dummybit-lijneenheid 200, een NAND-poort ND1, een pulsgenerator 300, een meetvrijgeefsignaalgenerator 400, een schrijfsignaalgene-40 rator 500 en een vrijgeefsignaalgenerator 600.
1 00 9462 16
De besturingsschakeling van fig. 6 laat de NMOS-tran-sistoren NM100, NM200 en NM300 en de inverteerinrichtingen IV710, IV720 en IV400 weg in vergelijking met die van fig. 4. Doordat de werking van de besturingsschakeling van fig. 6 5 overeenstemt met die van fig. 4, wordt tevens de gedetailleerde beschrijving daarvan weggelaten.
Zoals hierboven beschreven, bestuurt de besturingsschakeling volgens de onderhavige uitvinding de duur van de hoge toestand van het schrijfsignaal door gebruik te maken van een 10 puls waarvan de pulsbreedte zelfsturend is om daardoor te meten of het schrijven van gegevens naar een cel plaatsgevonden heeft. Aldus minimaliseert de besturingsschakeling het stroomverlies tijdens de schrijfhandeling van de halfgelei-der-geheugeninrichting, zodat die toegepast kan worden voor 15 een draagbare elektronische inrichting die weinig stroom vergt.
Hoewel voorkeursuitvoeringen van de onderhavige uitvinding getoond en beschreven zijn, kunnen verscheidene alternatieven, aanpassingen en equivalenten gebruikt worden. Daarom 20 moet de voorgaande beschrijving niet beschouwd worden als beperkend voor het kader van de uitvinding dat bepaald is door de bijgevoegde conclusies.
1009462 i

Claims (12)

1. Besturingsschakeling voor een halfgeleider-geheugen-inrichting, omvattende: een adresovergangdetector voor het detecteren van een 5 overgang van een extern daaraan aangeboden adressignaal . en het voortbrengen van een voorlaadsignaal; een dummybitlijneenheid voor het ontvangen van het voorlaadsignaal en een groot aantal woordsignalen en voor het voortbrengen van een dummybitlijnsignaal in reactie op een 10 activering van een bewerking voor tenminste één woordlijn; een logisch element voor het voortbrengen van een signaal dat geactiveerd wordt wanneer het voorlaadsignaal actief is of wanneer een schrijfsignaal niet actief is; een pulsgenerator voor het ontvangen van het door dat 15 logische element voortgebrachte signaal en voor het opwekken van een puls met een voorafbepaalde pulsbreedte; een meetvrijgeefsignaalgenerator voor het voortbrengen van een meetvrijgeefsignaal op basis van het dummybitlijnsignaal, het voorlaadsignaal en het pulssignaal; 20 een schrijfsignaalgenerator voor het voortbrengen van een schrijfsignaal op basis van het meetvrijgeefsignaal, een uitgangssignaal van dat logische element en het pulssignaal; en een vrijgeefsignaalgenerator voor het voortbrengen van 25 een X-decoder-vrijgeefsignaal op basis van het voorlaadsignaal, het meetvrijgeefsignaal en het pulssignaal.
2. Besturingsschakeling voor een halfgeleider-geheugen- inrichting volgens conclusie 1, waarbij de pulsgenerator omvat: _________ 30 een vertragingselement voor het vertragen van een uitgangssignaal van het logische element; en een pulsopwekkingspoort voor het voortbrengen van het pulssignaal op basis van het uitgangssignaal van het logische element en een uitgangssignaal van het vertragingselement.
3. Besturingsschakeling voor een halfgeleider-geheugen- inrichting volgens conclusie 2, waarbij het vertragingselement omvat: een groot aantal inverteerinrichtingen die in serie geschakeld zijn tussen de uitgang van het logische element en 40 een ingang van de pulsopwekkingspoort. 1 00 9462
4. Besturingsschakeling voor een halfgeleider-geheugen-inrichting volgens conclusie 2, waarbij de pulsopwekkings-poort omvat: een NOR-poort die gekoppeld is voor het ontvangen van 5 het uitgangssignaal van het vertragingselement en het uitgangssignaal van het logische element.
5. Besturingsschakeling voor een halfgeleider-geheugen-inrichting volgens conclusie 1, voorts omvattende: een eerste inverteerinrichting die geschakeld is om het 10 uitgangssignaal van de dummybitlijneenheid te inverteren; waarbij de meetvrijgeefsignaalgenerator omvat: een eerste NOR-poort met een eerste ingang die geschakeld is voor het ontvangen van een uitgangssignaal van de eerste inverteerinrichting en een tweede ingang; een tweede 15 NOR-poort met een eerste ingang die geschakeld is voor het ontvangen van een uitgangssignaal van die eerste NOR-poort, een tweede ingang die geschakeld is voor het ontvangen van het uitgangssignaal van de adresovergangdetector, en een derde ingang die geschakeld is voor het ontvangen van het 20 uitgangssignaal van de pulsgenerator, waarbij de tweede NOR-poort zijn uitgangssignaal aan de tweede ingang van die eerste NOR-poort aanbiedt; en een tweede inverteerinrichting met een ingang die geschakeld is voor het ontvangen van het uitgangssignaal van 25 de tweede NOR-poort.
6. Besturingsschakeling voor een halfgeleider-geheu-geninrichting volgens conclusie 1, waarbij de schrijfsignaalgenerator omvat: een eerste NOR-poort met een eerste ingang die gekop-30 peld is met de uitgang van de meetvrijgeefsignaalgenerator en een tweede ingang die gekoppeld is met de uitgang van het logische element; een tweede NOR-poort met een eerste ingang die gekoppeld is met de uitgang van de pulsgenerator en een tweede 35 ingang die gekoppeld is met de uitgang van die eerste NOR-poort ; en een inverteerinrichting die met de uitgang van die tweede NOR-poort is gekoppeld.
7. Besturingsschakeling voor een halfgeleider-geheugen-40 inrichting volgens conclusie 1, waarbij de vrijgeefsignaal 1 009462 generator omvat: een NOR-poort met een eerste ingang die gekoppeld is met de uitgang van de adresovergangdetector, een tweede ingang die gekoppeld is met de uitgang van de meetvrijgeef-5 signaalgenerator, een derde ingang die gekoppeld is met ,de uitgang van de pulsgenerator; en een invert eer inrichting die gekoppeld is om het uitgangssignaal van de NOR-poort te ontvangen.
8. Besturingsschakeling voor een halfgeleider-geheugen 10 inrichting volgens conclusie 1, waarbij het vertragingsele- ment een groot aantal in serie geschakelde inverteerinrich-tingen omvat.
9. Besturingsschakeling voor een halfgeleider-geheugen-inrichting volgens conclusie 1, voorts omvattende: 15 een eerste, een tweede en een derde NMOS-transistor waarvan elk afvoer-bronpad in serie geschakeld is tussen de uitgang van de dummybitlijneenheid en een aarding, waarbij aan een poort van de eerste NMOS-transistor een voedingsspanning wordt toegevoerd, aan een poort van de tweede NMOS- 20 transistor het schrijfsignaal wordt toegevoerd en aan een poort van de derde NMOS-transistor de voedingsspanning wordt toegevoerd; een vertragingselement voor het vertragen van het meetvrijgeefsignaal; en 25 een inverteerinrichting om het meetvrijgeef signaal te inverteren.
10. Besturingsschakeling voor een halfgeleider-geheu- geninrichting volgens conclusie 1, waarbij het schrijfsignaal actief wordt in reactie op een overgang van inactief naar 30 actief van het pulssignaal en het schrijfsignaal inactief wordt in reactie op het uitgangssignaal van de meetvrijgeef-signaalgenerator.
11. Besturingsschakeling voor een halfgeleider-geheu- geninrichting volgens conclusie 1, waarbij de pulsbreedte van 35 het pulssignaal de pulsbreedte van het schrijfsignaal niet beïnvloedt.
12. Besturingsschakeling voor een halfgeleider-geheu- geninrichting volgens conclusie l, waarbij het logische element een NAND-poort omvat. 1 009462
NL1009462A 1997-06-24 1998-06-22 Besturingsschakeling voor een halfgeleider-geheugeninrichting. NL1009462C2 (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970026972A KR100256902B1 (ko) 1997-06-24 1997-06-24 반도체 메모리 소자의 제어회로
KR19970026972 1997-06-24

Publications (2)

Publication Number Publication Date
NL1009462A1 NL1009462A1 (nl) 1998-12-28
NL1009462C2 true NL1009462C2 (nl) 2000-08-08

Family

ID=19511005

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1009462A NL1009462C2 (nl) 1997-06-24 1998-06-22 Besturingsschakeling voor een halfgeleider-geheugeninrichting.

Country Status (3)

Country Link
JP (1) JP3569630B2 (nl)
KR (1) KR100256902B1 (nl)
NL (1) NL1009462C2 (nl)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02118991A (ja) * 1988-10-27 1990-05-07 Seiko Epson Corp 半導体記憶装置
EP0422939A2 (en) * 1989-10-12 1991-04-17 STMicroelectronics Limited Timing control for a memory
EP0531695A2 (en) * 1991-09-12 1993-03-17 Motorola, Inc. Self-timed random access memories
EP0544370A2 (en) * 1991-11-28 1993-06-02 STMicroelectronics S.r.l. Circuit structure having distributed registers with self-timed reading and writing operations

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02118991A (ja) * 1988-10-27 1990-05-07 Seiko Epson Corp 半導体記憶装置
EP0422939A2 (en) * 1989-10-12 1991-04-17 STMicroelectronics Limited Timing control for a memory
EP0531695A2 (en) * 1991-09-12 1993-03-17 Motorola, Inc. Self-timed random access memories
EP0544370A2 (en) * 1991-11-28 1993-06-02 STMicroelectronics S.r.l. Circuit structure having distributed registers with self-timed reading and writing operations

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 014, no. 341 (P - 1081) 24 July 1990 (1990-07-24) *

Also Published As

Publication number Publication date
KR100256902B1 (ko) 2000-05-15
JPH1186556A (ja) 1999-03-30
NL1009462A1 (nl) 1998-12-28
KR19990003168A (ko) 1999-01-15
JP3569630B2 (ja) 2004-09-22

Similar Documents

Publication Publication Date Title
JP3903674B2 (ja) 半導体メモリ装置
JP4285511B2 (ja) 半導体メモリデバイス
US7643360B2 (en) Method and apparatus for synchronization of row and column access operations
US6181640B1 (en) Control circuit for semiconductor memory device
US7558134B2 (en) Semiconductor memory device and its operation method
US5291447A (en) Semiconductor memory device having function of controlling sense amplifiers
WO2001082304A1 (fr) Dispositif de stockage a semi-conducteur
JPH08195085A (ja) データメモリ内のセンス増幅
JPH11232873A (ja) 半導体記憶装置
JPH0855475A (ja) 記憶素子のコラム開始信号発生装置
US7535777B2 (en) Driving signal generator for bit line sense amplifier driver
US6711078B2 (en) Writeback and refresh circuitry for direct sensed DRAM macro
NL1009462C2 (nl) Besturingsschakeling voor een halfgeleider-geheugeninrichting.
KR0184480B1 (ko) 반도체 메모리 장치의 데이타 출력 버퍼 제어회로
JP3339496B2 (ja) 半導体記憶装置
JPH0482093A (ja) 不揮発性半導体記憶装置
KR100642629B1 (ko) 반도체 메모리 장치
JPH1031888A (ja) 半導体メモリ回路
JPH0660663A (ja) 半導体記憶装置
JPH0863962A (ja) 記憶装置及び半導体記憶装置
KR20080001903A (ko) 메모리 셀 어레이 제어신호 발생회로 및 메모리 셀 어레이제어신호 발생방법
JPH0474392A (ja) 不揮発性半導体記憶装置
JPH10112186A (ja) 半導体記憶装置
CA2803037A1 (en) Method and apparatus for synchronization of row and column access operations
JPH1092179A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
RD2N Patents in respect of which a decision has been taken or a report has been made (novelty report)

Effective date: 20000606

PD2B A search report has been drawn up
V1 Lapsed because of non-payment of the annual fee

Effective date: 20140101