NL1006113C2

NL1006113C2 - Forming DRAM cell containing data storage capacitor, used for computer memory chips

Info

Publication number: NL1006113C2
Application number: NL1006113A
Authority: NL
Inventors: Gary Hong
Original assignee: United Microelectronics Corp
Priority date: 1997-05-22
Filing date: 1997-05-22
Publication date: 1998-11-25

Abstract

A process for forming a data storage capacitor in a dynamic random access memory (DRAM) cell comprises: (a) providing a semiconductor substrate (A) (30) with at least one MOS transistor layer (B) (32, 34) containing integrally formed source/drain regions (42, 44), and a first insulating layer (C) (46) formed on top of the transistor layer, (C) containing an opening in order to expose the source/drain regions; (b) forming a first conducting layer (D) (48) on top of (C) in order to fill the opening; (c) forming a raised insulating profile (E) (50) on top of (D) above the opening ;(d) forming a second conducting layer (F) (52) on the outer surface of (A), covering (D) and (E) ;(e) forming a spacer section (G) (54), comprising insulation material, on the side walls of a protruding part of (F), in order to cover (E); (f) using (G) and (E) as etching masks for the anisotropic etching of the exposed parts of (D) and (F), in order to selectively widen these parts outside (G) and to form at least one set of grooves (55a, 55b) in (D), whose depth extends into the region surrounded by (G); (g) removing (G) and (E) ; (h) forming a dielectric layer (H) (56) on top of the outer surface of (A) in order to cover the remaining parts of (D) and (F) ; (i) forming a third conducting layer (I) (58) on top of (H) so that the remaining parts of (D) and (F), (H) and (I) combine with a data storage capacitor to form a DRAM cell. Preferably (D) comprises polysilicon, (F) comprises doped polysilicon, (G) comprises silica, and (H) comprises silica/silicon nitride or tantalum pentaoxide. A similar process is also claimed, in which a second insulating layer (J) of oxide is formed on top of (D) and then selectively etched to form (E), and where (C) is specifically an oxide layer and both (D) and (F) are polysilicon layers.

Description

Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-celMethod for forming a data storage capacitor in a DRAM cell

ACHTERGROND VAN DE UITVINDINGBACKGROUND OF THE INVENTION

Gebied van de uitvindingField of the invention

De uitvinding heeft betrekking op een fabricagewerk-wijze voor geïntegreerde halfgeleidercircuits. Meer in het bijzonder heeft de uitvinding betrekking op een werkwijze voor 5 het vormen van data-opslagcondensatoren met een toegenomen capaciteit in een dynamic random access memory (DRAM) van de DRAM cellen teneinde een hoog datavasthoudvermogen te handhaven zelfs wanneer de DRAM chip een verkleinde afmeting bezit met het oog op het bereiken van een toegenomen integratie.The invention relates to a manufacturing method for integrated semiconductor circuits. More particularly, the invention relates to a method of forming data storage capacitors of increased capacity in a dynamic random access memory (DRAM) of the DRAM cells in order to maintain a high data retention capacity even when the DRAM chip is a reduced size property with a view to achieving increased integration.

1010

Beschrijving van de verwante techniekDescription of the Related Art

Een dynamic random access memory (DRAM) is een vluchtig halfgeleider lees/schrijfgeheugen dat op grote schaal wordt toegepast als primair geheugen in de meeste computers.A dynamic random access memory (DRAM) is a volatile semiconductor read / write memory that is widely used as primary memory in most computers.

15 De eeuw van de informatie eist voortdurend DRAM's met een hogere integratie teneinde tegemoet te komen aan de verlangens naar steeds meer verfijnde toepassingen van nieuwe generaties. Er wordt derhalve voortdurend onderzoek gedaan in de halfge-leiderindustrie naar de ontwikkeling van DRAM's met hogere 20 pakkingsdichtheden van geheugencellen in een enkele DRAM chip.15 The century of information continuously demands higher integration DRAMs to meet the demands for increasingly sophisticated applications of new generations. Therefore, continuous research is being conducted in the semiconductor industry on the development of DRAMs with higher packing densities of memory cells in a single DRAM chip.

Een enkele DRAM chip omvat een aantal geheugencellen die ieder zijn voorzien van ten minste één MOS transistor en een data-opslagcondensator (hierna aangeduid als een data-opslagcondensator) die in serie is verbonden met de MOS tran-25 sistor. De data-opslagcondensator wordt gebruikt voor het vasthouden van elektrische ladingen die representatief zijn voor de binaire data "0" en wl". Deze elektrische ladingen zullen evenwel geleidelijk in grootte verminderen ten gevolge van weglekken. Er is daarom een periodieke verversing nodig 30 van deze elektrische ladingen teneinde de data-opslagcondensator in staat te stellen de binaire data vast te houden. Het is gewoonlijk gewenst dat de data-opslagcondensator wordt gevormd met een voldoende hoge capaciteit zodat elektrische ladingenA single DRAM chip includes a plurality of memory cells each having at least one MOS transistor and a data storage capacitor (hereinafter referred to as a data storage capacitor) connected in series with the MOS transistor. The data storage capacitor is used to hold electric charges representative of the binary data "0" and wl ". However, these electric charges will gradually decrease in size due to leakage. Therefore, a periodic refresh is required of these electric charges to enable the data storage capacitor to retain the binary data It is usually desirable that the data storage capacitor be formed with a sufficiently high capacity so that electric charges

1 0 0 C 1 1 O1 0 0 C 1 1 O

2 betrouwbaar kunnen worden opgeslagen gedurende een langere tijdsduur. Wanneer de condensator te klein is dan zouden data die zijn opgeslagen in DRAM cellen gemakkelijk verloren kunnen raken binnen een korte tijdsduur.2 can be reliably stored for a longer period of time. If the capacitor is too small, data stored in DRAM cells could easily be lost within a short period of time.

5 Op het moment worden twee benaderingen ter vergroting van de pakkingsdichtheid van geheugencellen op een DRAM chip gebruikt: (1) het verkleinen van de afmeting van circuitele- menten van de DRAM chip zoals de lengte van onderlinge verbindingen en de breedtes van poorten van MOS transistors en (2) 10 het verminderen van de afstanden tussen individuele circuite-lementen. Bij toekomstige ULSI (Ultra Large Scale Integration) DRAM's of bij volgende generaties zullen de data-opslagconden-satoren of meer in het bijzonder de data-opslagplaten (elektrodes) die worden gebruikt voor het vasthouden van de elek-15 trische ladingen naar evenredigheid in afmetingen worden verkleind. Het is uit fundamentele circuitprincipes bekend dat de capaciteit van een condensator evenredig is met het opper-vlaktegebied van de ladingsopslagplaten. Een vermindering van de afmeting van de data-opslagcondensatoren in DRAM cellen zal 20 derhalve de capaciteit van deze data-opslagcondensatoren verminderen waardoor wordt veroorzaakt dat de data-opslagcon-den-satoren een verminderde hoeveelheid elektrische lading kunnen vasthouden. De binaire data die zijn opgeslagen in de DRAM cellen zouden aldus gemakkelijker en sneller verloren 25 kunnen gaan ten gevolge van het weglekken van de elektrische ladingen. Om de data in de data-opslagcondensatoren vast te houden dienen de DRAM cellen vaker te worden ververst. Gedurende de verversingsperiode evenwel kunnen geen lees/schrijf-bewerkingen worden uitgevoerd waardoor een vermindering van de 30 prestaties van de DRAM cellen plaatsvindt. Bij het fabriceren van DRAM cellen is het derhalve wenselijk om data-opslagcondensatoren te hebben met een hoge capaciteit.Currently, two approaches to increase the packing density of memory cells on a DRAM chip are being used: (1) reducing the size of circuit elements of the DRAM chip such as the length of interconnects and the widths of ports of MOS transistors and (2) 10 reducing the distances between individual circuit elements. In future ULSI (Ultra Large Scale Integration) DRAMs or in future generations, the data storage capacitors or more particularly the data storage plates (electrodes) used to hold the electrical charges in proportion to size be reduced. It is known from basic circuit principles that the capacitance of a capacitor is proportional to the surface area of the charge storage plates. Therefore, a reduction in the size of the data storage capacitors in DRAM cells will decrease the capacity of these data storage capacitors causing the data storage capacitors to retain a reduced amount of electrical charge. The binary data stored in the DRAM cells could thus be more easily and quickly lost due to the leakage of the electrical charges. To retain the data in the data storage capacitors, the DRAM cells need to be refreshed more often. During the refresh period, however, no read / write operations can be performed, thereby reducing the performance of the DRAM cells. Therefore, when manufacturing DRAM cells, it is desirable to have high capacity data storage capacitors.

Figuur 1 is een schematisch aanzicht in dwarsdoorsnede van een enkele DRAM cel met een data-opslagcondensator die 35 is gevormd met een bekende conventionele werkwijze. De DRAMFigure 1 is a schematic cross-sectional view of a single DRAM cell with a data storage capacitor formed by a known conventional method. The DRAM

cel is gefabriceerd op een siliciumsubstraat 10 als basis, met op het buitenste hoofdoppervlak een veldoxydelaag 12 en een poortoxydelaag 14. Een eerste geleidingslaag zoals een gedoteerde polysiliciumlaag wordt gevormd op het buitenoppervlak 1 η n g 11 o 3 van het substraat en wordt vervolgens selectief verwijderd voor het vormen van een poort 16a en een metalen contact 16b. Afstandsdelen 18a en 18b worden vervolgens gevormd respectievelijk op de zijwanden van de poort 16a en op het metalen 5 contact 16b. Een stel N+ source/draingebieden 20a en 20b wordt gevormd in het siliciumsubstraat 10. Een isolatielaag 22 wordt gevormd over het buitenoppervlak van het substraat en vervolgens selectief verwijderd zodat het source/draingebied 20b wordt blootgelegd.cell is fabricated on a silicon substrate 10 as a base, having on the outer major surface a field oxide layer 12 and a gate oxide layer 14. A first conductive layer such as a doped polysilicon layer is formed on the outer surface 1 η ng 11 o 3 of the substrate and is then selectively removed for forming a port 16a and a metal contact 16b. Spacers 18a and 18b are then formed on the side walls of the gate 16a and on the metal contact 16b, respectively. A set of N + source / drain regions 20a and 20b is formed in the silicon substrate 10. An insulating layer 22 is formed over the outer surface of the substrate and then selectively removed to expose the source / drain region 20b.

10 Voor het vormen van een data-opslagcondensator voor de DRAM cel worden successievelijk een geleidingslaag 24, een dielektrische laag 26 en een andere geleidingslaag 28 gevormd op het buitenoppervlak van een substraat waarbij de laag 24 in contact staat met het gebied 20b. De geleidingslagen 24 en 28 15 kunnen bijvoorbeeld bestaan uit gedoteerde polysiliciumlagen die dienst doen als twee tegenover elkaar gelegen elektrodes van de data-opslagcondensator. Een nadeel van de hierboven beschreven data-opslagcondensator is dat wanneer de patroonaf-metingen op de DRAM chip worden verkleind ter vergroting van 20 de integratie van de geheugencellen op een chip de oppervlak-tegebieden van de geleidingslagen 24 en 28 evenredig zullen worden verkleind hetgeen een vermindering bewerkstelligt van de capaciteit van de opslagcondensatoren. Dit zal het vermogen tot het vasthouden van lading van de data-opslagcondensator 25 belangrijk verminderen.To form a data storage capacitor for the DRAM cell, a conductive layer 24, a dielectric layer 26, and another conductive layer 28 are successively formed on the outer surface of a substrate, the layer 24 in contact with the region 20b. For example, the conductive layers 24 and 28 15 may consist of doped polysilicon layers serving as two opposed electrodes of the data storage capacitor. A drawback of the above-described data storage capacitor is that when the pattern dimensions on the DRAM chip are decreased to increase the integration of the memory cells on a chip, the surface areas of the conductive layers 24 and 28 will be reduced proportionally, which will reduces the capacity of the storage capacitors. This will significantly reduce charge holding capacity of the data storage capacitor 25.

SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION

De uitvinding heeft derhalve tot doel een werkwijze 30 te verschaffen voor het vormen van data-opslagcondensatoren met een toegenomen capaciteit in DRAM cellen teneinde de data-vasthoudvermogens van de DRAM cellen te vergroten.The object of the invention is therefore to provide a method for forming data storage capacitors with an increased capacity in DRAM cells in order to increase the data holding capacities of the DRAM cells.

In overeenstemming met het voorgaande en met andere doelen van de onderhavige uitvinding wordt een nieuwe en 35 verbeterde werkwijze verschaft voor het vormen van een data-opslagcondensator in een DRAM cel. Bij een werkwijze volgens de onderhavige uitvinding bestaat de eerste stap uit het voorbereiden of verschaffen van een halfgeleidersubstraat met daarop ten minste een MOS transistor en een eerste isolatie- 00R1 1 ^ 4 laag die is gevormd over de MOS transistor en met een opening daar doorheen voor het blootleggen van een van de source/ draingebieden. De tweede stap bestaat uit het vormen van een eerste geleidingslaag over het buitenoppervlak van het sub-5 straat, dat wil zeggen over de eerste isolatielaag, en het opvullen van de opening. De volgende stap is het vormen van een isolatieheuvel op de eerste geleidingslaag boven de opening welke stap bij voorkeur wordt uitgevoerd door het vormen van een tweede isolatielaag over de eerste geleidingslaag en 10 het vervolgens selectief wegetsen van de tweede isolatielaag voor het verwijderen van een geselecteerd deel van de tweede isolatielaag voor het vormen van de isolatieheuvel. De volgende stap bestaat uit het vormen van een tweede geleidingslaag die de eerste geleidingslaag en de isolatieheuvel overdekt.In accordance with the foregoing and other objects of the present invention, a new and improved method for forming a data storage capacitor in a DRAM cell is provided. In a method of the present invention, the first step consists of preparing or providing a semiconductor substrate having at least one MOS transistor and a first insulating 00R1 1 ^ 4 layer formed over the MOS transistor and having an opening therethrough uncovering one of the source / drain areas. The second step consists of forming a first guiding layer over the outer surface of the substrate, that is, over the first insulating layer, and filling the opening. The next step is to form an insulating hill on the first conductive layer above the opening, which step is preferably performed by forming a second insulating layer over the first conducting layer and then selectively etching away the second insulating layer to remove a selected portion of the second insulating layer to form the insulating hill. The next step consists of forming a second conductive layer covering the first conductive layer and the insulation mound.

15 Daarna wordt een afstandsdeel bestaande uit isolatiemateriaal gevormd op de zijwanden van een vooruitstekend gedeelte van de tweede geleidingslaag dat de isolatieheuvel overdekt. De volgende stap is het anisotroop etsen van de blootliggende delen van de eerste en tweede geleidingslagen met gebruikma-20 king van het afstandsdeel en de isolatieheuvel als etsmasker voor het selectief verwijderen van een deel van de eerste en tweede geleidingslagen en voor het vormen van ten minste een stel groeven welke zich uitstrekken in de eerste geleidingslaag voor het verschaffen van een diepte binnen het gebied dat 25 wordt omgeven door het afstandsdeel en tussen het afstandsdeel en de isolatieheuvel. Daarna worden het afstandsdeel en de isolatieheuvel van het substraat verwijderd en wordt een dielektrische laag gevormd die het resterende deel van de eerste en tweede geleidingslagen overdekt. Tot slot wordt een 30 derde geleidingslaag gevormd over de dielektrische laag.Thereafter, a spacer consisting of insulating material is formed on the side walls of a protruding portion of the second conductive layer covering the insulating hill. The next step is anisotropic etching of the exposed parts of the first and second conductive layers using the spacer and the insulation mound as an etching mask to selectively remove part of the first and second conductive layers and to form at least a set of grooves extending into the first guide layer to provide a depth within the area surrounded by the spacer and between the spacer and the insulation mound. Thereafter, the spacer and insulating mound are removed from the substrate and a dielectric layer is formed covering the remainder of the first and second conductive layers. Finally, a third conductive layer is formed over the dielectric layer.

Bij de halfgeleiderstructuur die aldus wordt gevormd vormen het resterende deel van de eerste en tweede geleidingslagen, de dielektrische laag en de derde geleidingslaag in combinatie de data-opslagcondensator van de DRAM cel. De 35 dubbele groefstructuur in de data-opslagcondensator verhoogt in het bijzonder het oppervlaktegebied van de onderplaat van de data-opslagcondensator zodat de capaciteit van de data-opslagcondensator ook evenredig wordt vergroot.In the semiconductor structure thus formed, the remainder of the first and second conduction layers, the dielectric layer and the third conduction layer in combination form the data storage capacitor of the DRAM cell. In particular, the double groove structure in the data storage capacitor increases the surface area of the bottom plate of the data storage capacitor so that the capacity of the data storage capacitor is also increased proportionately.

Λ AΛ A

55

Opgemerkt wordt dat uit DE-44.24.933-A1 een condensator bekend is van het vin-type. De fabricagewerkwijze is evenwel sterk verschillend van de onderhavige uitvinding.It is noted that a fin-type capacitor is known from DE-44.24.933-A1. However, the manufacturing method is very different from the present invention.

Uit GB-2.293.690-A is een werkwijze bekend voor het 5 vervaardigen van een condensator voor een halfgeleidergeheu-geninrichting. Zoals wordt getoond in fig. 7B beschrijft dit dokument dat een afstandsdeel 80d wordt gevormd op de zijwanden van de onderelektrode 46 en dat een condensator wordt gevormd met twee groeven.GB-2,293,690-A discloses a method for manufacturing a capacitor for a semiconductor memory device. As shown in Fig. 7B, this document describes that a spacer 80d is formed on the side walls of the bottom electrode 46 and a capacitor having two grooves is formed.

10 De uitvinding heeft als bijzonderheid, dat een af standsdeel en een isolatieheuvel worden gebruikt bij wijze van etsmasker, dat de blootliggende delen van de eerste en tweede geleidingslagen anisotroop worden geëtst voor het selectief verwijderen van de blootliggende delen van de eerste en tweede 15 geleidingslagen buiten het afstandsdeel en dat ten minste één paar groeven wordt gevormd welke zich uitstrekken in de eerste geleidingslaag voor het verschaffen van een diepte binnen een gebied dat wordt omgeven door het afstandsdeel. Voorts worden ook het afstandsdeel en de isolatieheuvel verwijderd. Deze 20 bijzonderheden zijn uit de beide bovengenoemde dokumenten niet bekend.The invention has the special feature that a spacer and an insulating hill are used as an etching mask, that the exposed parts of the first and second conductive layers are etched anisotropically for selectively removing the exposed parts of the first and second conductive layers outside the spacer and at least one pair of grooves are formed which extend into the first guide layer to provide a depth within an area surrounded by the spacer. Furthermore, the spacer and the insulation mound are also removed. These details are not known from the above two documents.

KORTE BESCHRIJVING VAN DE TEKENINGENBRIEF DESCRIPTION OF THE DRAWINGS

25 De onderhavige uitvinding kan beter worden begrepen door het doorlezen van de nu volgende gedetailleerde beschrijving van de voorkeursuitvoeringsvormen waarbij wordt verwezen naar de bijgevoegde tekeningen, waarin: figuur 1 een schematisch aanzicht is in doorsnede van 30 een enkele DRAM cel met een data-opslagcondensator die is gevormd volgens een enkele bekende werkwijze en figuren 2A tot 2H schematische aanzichten weergeven in dwarsdoorsnede van een enkele DRAM cel en illustreren de werkwijzestappen samenhangend met de werkwijze volgens de 35 onderhavige uitvinding voor het vormen van een data-opslagcondensator met een toegenomen capaciteit in een DRAM cel.The present invention can be better understood by reading the following detailed description of the preferred embodiments with reference to the accompanying drawings, in which: Figure 1 is a schematic sectional view of a single DRAM cell with a data storage capacitor 2A to 2H are schematic cross-sectional views of a single DRAM cell and illustrate the method steps associated with the method of the present invention for forming an increased capacity data storage capacitor in a DRAM cell.

1006113 61006113 6

GEDETAILLEERDE BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMDETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT

De figuren 2A tot 2H zijn schematische aanzichten in dwarsdoorsnede die de stappen weergeven samenhangend met de 5 werkwijze volgens de onderhavige uitvinding voor het vormen van een data-opslagcondensator in een enkele DRAM cel.Figures 2A to 2H are schematic cross-sectional views illustrating the steps associated with the method of the present invention for forming a data storage capacitor in a single DRAM cell.

Een DRAM cel, zie eerst figuur 2A, wordt gevormd op een halfgeleidersubstraat zoals een siliciumsubstraat 30. Een veldoxydelaag 32 wordt gevormd op een geselecteerd deel van 10 het oppervlak van het siliciumsubstraat 30 voor het bepalen van een actief gebied voor een cel. Daarna wordt een poortoxy-delaag 34 gevormd op het buitenoppervlak van het substraat 30 inclusief de laag 32 met gebruikmaking van conventionele technieken en er worden geleidingslagen, zoals een polysilici-15 umlaag en een metaalsilicidelaag opeenvolgend gevormd over de oxydelaag 34 op het substraat 30 en vervolgens worden de poortoxydelaag 34 en de opvolgende geleidingslaag selectief verwijderd voor het vormen van een poort 36 en een overliggen-de metaalsilicidelaag 38, en ook een ander metalen contact 136 20 en metaalsilicidelaag 138 op het resterende deel van de poortoxydelaag 34. Er worden afstandsdelen 40 van een isolatiemateriaal, bijvoorbeeld siliciumdioxyde, gevormd op respectievelijke zijwanden van de poort 36 en de metaalsilicidelaag 38 en er worden afstandsdelen 140 gevormd op respectievelijke zij-25 wanden van het metalen contact 136 en de metaalsilicidelaag 138 alsmede op het onderliggende deel van de veldoxydelaag 134. Daarna wordt een stel N+ source/draingebieden 42, 44 gevormd in het bovenoppervlak van het siliciumsubstraat 30.A DRAM cell, see Figure 2A first, is formed on a semiconductor substrate such as a silicon substrate 30. A field oxide layer 32 is formed on a selected portion of the surface of the silicon substrate 30 to determine an active region for a cell. Thereafter, a gate oxide layer 34 is formed on the outer surface of the substrate 30 including the layer 32 using conventional techniques, and conductive layers such as a polysilicon layer and a metal silicide layer are successively formed over the oxide layer 34 on the substrate 30 and then the gate oxide layer 34 and the subsequent conductive layer are selectively removed to form a gate 36 and an overlying metal silicide layer 38, as well as another metal contact 136 and metal silicide layer 138 on the remainder of the gate oxide layer 34. Spacers 40 of an insulating material, for example, silicon dioxide, formed on respective side walls of the port 36 and the metal silicide layer 38, and spacers 140 are formed on respective side walls of the metal contact 136 and the metal silicon layer 138, as well as on the underlying portion of the field oxide layer 134. Thereafter becomes a set of N + source / drain areas 42, 44 formed in the top surface of the silicon substrate 30.

Een eerste isolatielaag 46, zie figuur 2B, wordt 30 gevormd door het opbrengen van bijvoorbeeld een oxydelaag over het gehele buitenoppervlak van het substraat 30 en de andere lagen worden daarop gevormd. Vervolgens wordt de laag 46 onderworpen aan een anisotrope etsbewerking teneinde een geselecteerd deel van de oxydelaag 46 te verwijderen waardoor 35 een zelf-uitlijnende opening 100 wordt gevormd in de laag 46 welke het source/draingebied 42 blootlegt.A first insulating layer 46, see Figure 2B, is formed by applying, for example, an oxide layer over the entire outer surface of the substrate 30 and the other layers are formed thereon. Then, the layer 46 is subjected to an anisotropic etching operation to remove a selected portion of the oxide layer 46 thereby forming a self-aligning opening 100 in the layer 46 exposing the source / drain region 42.

Bij een daaropvolgende werkwijzestap, zie figuur 2C, wordt een geleidingslaag 48 zoals bijvoorbeeld een polysilici-umlaag opgebracht met behulp van chemische dampopbrenging 100611o 7 (Chemical Vapor Deposition, CVD) tot een dikte van 3.000 A tot 8.000 A over het oppervlak van het substraat. De polysilicium-laag wordt gedoteerd met verontreinigingen ter vergroting van de conductiviteit. Een isolatieheuvel 50 wordt vervolgens 5 gevormd op de eerste geleidingslaag 48 op een positie boven het N+ source/draingebied 42 door eerst een isolatielaag te vormen, dat wil zeggen een oxydelaag, op het oppervlak van de geleidingslaag 48 en vervolgens een conventionele fotolitho-grafische en etswerkwijze uit te voeren zodat een geselecteerd 10 deel van de tweede isolatielaag wordt weggeëtst hetgeen resulteert in de heuvel 50. Vervolgens wordt een verdere geleidingslaag 52 zoals een gedoteerde polysiliciumlaag aangebracht welke zowel de eerste geleidingslaag 48 als de isolatieheuvel 50 overdekt.In a subsequent process step, see Figure 2C, a conductive layer 48 such as, for example, a polysilicon layer is applied by chemical vapor deposition 1006117 (Chemical Vapor Deposition, CVD) to a thickness of 3,000 Å to 8,000 Å over the surface of the substrate. The polysilicon layer is doped with impurities to increase conductivity. An insulating hill 50 is then formed on the first conductive layer 48 at a position above the N + source / drain region 42 by first forming an insulating layer, i.e., an oxide layer, on the surface of the conductive layer 48 and then a conventional photolithographic and etching method so that a selected portion of the second insulating layer is etched away resulting in the mound 50. Then, a further conductive layer 52 such as a doped polysilicon layer is applied covering both the first conductive layer 48 and the insulating mound 50.

15 Zoals wordt getoond in figuur 2D worden daarna af- standsdelen 54 uit isolatiemateriaal, bijvoorbeeld uit silici-umdioxyde, gevormd op de zijwanden van het vooruitstekende deel van de tweede geleidingslaag 52 welke de isolatieheuvel 50 overdekt.As shown in Figure 2D, spacers 54 of insulating material, for example, of silicon dioxide, are then formed on the side walls of the protruding portion of the second conductive layer 52 covering the insulating hill 50.

20 De isolatielaag 50, zie nu figuur 2E, en de afstands- delen 54 worden tezamen gebruikt als etsmasker voor een aniso-tropische etsbewerking voor het verwijderen van de niet-gemaskeerde delen van de geleidingslagen 48 en 52. De anisotropi-sche etsbewerking wordt zodanig bestuurd dat alle delen van de 25 geleidingslagen 48 en 52 worden verwijderd die zich bevinden voorbij het gebied dat wordt begrensd door de afstandsdelen 54 die de isolatieheuvel 50 omgeven maar tot op een tevoren bepaalde bestuurde diepte welke niet loopt tot aan de N+ source/draingebieden 42 van de niet-gemaskeerde delen van de 30 lagen 48 en 52 die zich bevinden binnen het gebied dat wordt begrensd door de afstandsdelen 54, alsmede tussen de afstandsdelen 54 en de heuvel 50 voor het vormen van een stel groeven 55a, 55b die zich uitstrekken in de geleidingslaag 48, dat wil zeggen tot op de getoonde diepte die in hoofdzaak overeenkomt 35 met het niveau van de lagen 38 en 178.The insulating layer 50, now see Figure 2E, and the spacers 54 are used together as an etching mask for an anisotropic etching operation to remove the unmasked parts of the guide layers 48 and 52. The anisotropic etching operation is such controlled to remove all parts of the guide layers 48 and 52 located beyond the area bounded by the spacers 54 surrounding the insulation hill 50 but to a predetermined controlled depth not extending to the N + source / drain areas 42 of the unmasked parts of the layers 48 and 52 which are located within the area bounded by the spacers 54, as well as between the spacers 54 and the mound 50 to form a set of grooves 55a, 55b extending into the guiding layer 48, i.e. to the depth shown, which substantially corresponds to the level of the layers 38 and 178.

Daarna, zie figuur 2F, worden de isolatieheuvel 50 en de isolerende afstandsdelen 54 verwijderd voor het blootleggen van de resterende delen of van delen van de geleidingslagen 48 en 52. De resterende delen van de geleidingslagen 48 en 52 1 η n £ ί 4 o 8 worden tezamen gebruikt als de onderplaat (elektrode) 53 van de data-opslagcondensator van de DRAM cel.Then, see Figure 2F, the insulation hill 50 and the insulating spacers 54 are removed to expose the remaining parts or parts of the guide layers 48 and 52. The remaining parts of the guide layers 48 and 52 1 η n £ 4 4 8 are used together as the base plate (electrode) 53 of the data storage capacitor of the DRAM cell.

Een dielektrische laag 56, zie figuur 2G, zoals een laag bestaande uit siliciumnitride/siliciumdioxyde (NO) of een 5 laag bestaande uit Ta20g wordt op het buitenoppervlak gevormd van het substraat ter overdekking van de bodemplaat 53 van de data-opslagcondensator van de DRAM cel.A dielectric layer 56, see Fig. 2G, such as a layer consisting of silicon nitride / silicon dioxide (NO) or a layer consisting of Ta20g is formed on the outer surface of the substrate to cover the bottom plate 53 of the data storage capacitor of the DRAM cell .

Een verdere (derde) geleidingslaag 58, zie figuur 2H, zoals een polysiliciumlaag, wordt met behulp van CVD opge-10 bracht over de dielektrische laag 56 en, zoals wordt getoond, vult in hoofdzaak het resterende deel op van de ruimte in de groeven 55a en 55b. De polysiliciumlaag kan verder worden gedoteerd met verontreinigingen ter verhoging van de conducti-viteit. De geleidingslaag 58 dient als bovenplaat (elektrode) 15 van de data-opslagcondensator van de DRAM cel.A further (third) conductive layer 58, see Figure 2H, such as a polysilicon layer, is applied by CVD over the dielectric layer 56 and, as shown, substantially fills up the remaining part of the space in the grooves 55a and 55b. The polysilicon layer can be further doped with impurities to increase conductivity. The conductive layer 58 serves as the top plate (electrode) 15 of the data storage capacitor of the DRAM cell.

Samenvattend vormen de bodemplaat 53 (de twee gelei-dingslagen 48 en 52 in combinatie), de dielektrische laag 56 en de verdere (derde) geleidingslaag 58 in combinatie een capacitieve structuur voor de DRAM cel welke dienst doet als 20 de data-opslagcondensator. Meer in het bijzonder vergroot de dubbele groefstructuur 55a, 55b in de data-opslagcondensator het oppervlaktegebied van de onderplaat 53 zodat de capaciteit van de data-opslagcondensator wordt vergroot.In summary, the bottom plate 53 (the two conduction layers 48 and 52 in combination), the dielectric layer 56 and the further (third) conduction layer 58 in combination form a capacitive structure for the DRAM cell serving as the data storage capacitor. More specifically, the double groove structure 55a, 55b in the data storage capacitor increases the surface area of the bottom plate 53 so that the capacity of the data storage capacitor is increased.

De uitvinding is beschreven met gebruikmaking van 25 illustratieve voorkeursuitvoeringsvormen. Er dient evenwel te worden begrepen dat de omvang van de uitvinding niet beperkt is tot de geopenbaarde voorkeursuitvoeringsvormen. Het is in tegendeel de bedoeling om verschillende modificaties en soortgelijke opstellingen af te dekken die duidelijk zullen zijn 30 voor de vakman. Aan de omvang van de conclusies dient derhalve de breedst mogelijke interpretatie te worden toegekend teneinde al dergelijke modificaties en soortgelijke opstellingen te omvatten.The invention has been described using illustrative preferred embodiments. However, it is to be understood that the scope of the invention is not limited to the disclosed preferred embodiments. On the contrary, it is the intention to cover various modifications and similar arrangements which will be apparent to those skilled in the art. The scope of the claims should therefore be given the widest possible interpretation in order to include all such modifications and similar arrangements.

mofii 1 smofii 1 s

Claims

1. Werkwijze voor het vormen van een data-opslagcon-densator in een DRAM cel, met het kenmerk, dat de werkwijze de stappen omvat van: (a) het verschaffen van een halfgeleidersubstraat met 5 ten minste één MOS transistor met een stel source/draingebie-den die daarop zijn gevormd en een eerste isolatielaag gevormd over de MOS transistor waarbij de genoemde eerste isolatielaag een opening bezit voor het blootleggen van een van de genoemde source/draingebieden, 10 (b) het vormen van een eerste geleidingslaag over de genoemde eerste isolatielaag en het opvullen van de genoemde opening, (c) het vormen van een isolatieheuvel op de genoemde eerste geleidingslaag boven de genoemde opening, 15 (d) het vormen van een tweede geleidingslaag op het buitenoppervlak van het substraat ter overdekking van de eerste geleidingslaag en de genoemde isolatieheuvel, (e) het vormen van een uit isolerend materiaal bestaand afstandsdeel op zijwanden van een vooruitstekend deel 20 van de genoemde tweede geleidingslaag welke de genoemde isolatieheuvel overdekt, (f) het gebruiken van het genoemde afstandsdeel en de genoemde isolatieheuvel als etsmasker, het anisotropisch etsen van de blootliggende delen van de genoemde eerste en tweede 25 geleidingslagen voor het selectief verwijderen van delen van de genoemde eerste en tweede geleidingslagen buiten het genoemde afstandsdeel en voor het vormen van ten minste één stel groeven die zich uitstrekken in de genoemde eerste geleidingslaag voor het geven van een diepte binnen een gebied omgeven 30 door het afstandsdeel, (g) het verwijderen van het genoemde afstandsdeel en de genoemde isolatieheuvel, (h) het vormen van een dielektrische laag op het buitenoppervlak van het genoemde substraat voor het afdekken 35 van het resterende deel van de genoemde eerste en tweede geleidingslagen en 1006113 (i) het vormen van een derde geleidingslaag over de genoemde dielektrische laag, zodat de resterende delen van de genoemde eerste en tweede geleidingslagen, de genoemde dielektrische laag en de genoemde derde geleidingslaag in combinatie 5 een data-opslagcondensator vormen van een DRAM cel.Method for forming a data storage capacitor in a DRAM cell, characterized in that the method comprises the steps of: (a) providing a semiconductor substrate with at least one MOS transistor with a set of source / drain regions formed thereon and a first insulating layer formed over the MOS transistor, said first insulating layer having an opening for exposing one of said source / drain regions, 10 (b) forming a first conductive layer over said first insulating layer and filling said gap, (c) forming an insulating hill on said first conductive layer above said opening, (d) forming a second conductive layer on the outer surface of the substrate to cover the first conductive layer and said insulating hill, (e) forming an insulating spacer on side walls of a protruding portion 20 of said second conductive layer covering said insulating hill, (f) using said spacer and said insulating hill as etching mask, anisotropic etching of the exposed parts of said first and second conducting layers for selectively removing parts of said first and second guiding layers outside said spacer and for forming at least one set of grooves extending into said first guiding layer to provide a depth within an area surrounded by the spacer, (g) removing said spacer and said insulating hill, (h) forming a dielectric layer on the outer surface of said substrate to cover the remainder of said first and second conductive layers and 1006113 (i) forming a third conductive layer over said dielectric layer, so that the remaining parts of said first and second gel conductor layers, said dielectric layer and said third conduction layer in combination form a data storage capacitor of a DRAM cell.

2. Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel volgens conclusie l, met het kenmerk, dat de genoemde stap van het vormen van een isolatieheuvel omvat: 10 het vormen van een tweede isolatielaag over de ge noemde eerste geleidingslaag en het selectief etsen van de genoemde tweede isolatielaag ter verwijdering van delen daarvan en het vormen van de genoemde isolatieheuvel.A method of forming a data storage capacitor in a DRAM cell according to claim 1, characterized in that said step of forming an insulating hill comprises: forming a second insulating layer over said first conductive layer and selectively etching said second insulating layer to remove parts thereof and forming said insulating mound.

3. Werkwijze voor het vormen van een data-opslagcon densator in een DRAM-cel volgens conclusie 2, met het kenmerk, dat de genoemde tweede isolatielaag bestaat uit een silicium-dioxydelaag.A method for forming a data storage capacitor in a DRAM cell according to claim 2, characterized in that said second insulating layer consists of a silicon dioxide layer.

4. Werkwijze voor het vormen van een data-opslagcon- 20 densator in een DRAM-cel volgens conclusie 2, met het kenmerk, dat de genoemde stap van het selectief etsen van de genoemde tweede isolatielaag bestaat uit een anisotrope etswerkwijze.Method for forming a data storage capacitor in a DRAM cell according to claim 2, characterized in that said step of selectively etching said second insulation layer is an anisotropic etching method.

5. Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel volgens conclusie 1, met het kenmerk, 25 dat het genoemde afstandsdeel bestaat uit siliciumdioxyde.Method for forming a data storage capacitor in a DRAM cell according to claim 1, characterized in that said spacer consists of silicon dioxide.

6. Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel volgens conclusie 1, met het kenmerk, dat de genoemde dielektrische laag bestaat uit een siliciumni-tride/silicumdioxyde (NO) laag.A method of forming a data storage capacitor in a DRAM cell according to claim 1, characterized in that said dielectric layer consists of a silicon nitride / silicon dioxide (NO) layer.

7. Werkwijze voor het vormen van een data-opslagcon densator in een DRAM-cel volgens conclusie 1, met het kenmerk, dat de genoemde dielektrische laag bestaat uit een Ta205 laag.A method of forming a data storage capacitor in a DRAM cell according to claim 1, characterized in that said dielectric layer consists of a Ta205 layer.

8. Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel volgens conclusie 1, met het kenmerk, 35 dat de genoemde eerste geleidingslaag bestaat uit een gedoteerde polysiliciumlaag.Method for forming a data storage capacitor in a DRAM cell according to claim 1, characterized in that said first conduction layer consists of a doped polysilicon layer.

9. Werkwijze voor het vormen van een data-opslagcondensator in een DRAM-cel volgens conclusie 1, met het kenmerk, 1006113 dat de genoemde tweede geleidingslaag bestaat uit een gedoteerde polysiliciumlaag.A method for forming a data storage capacitor in a DRAM cell according to claim 1, characterized in that said second conducting layer consists of a doped polysilicon layer.

10. Werkwijze voor het vormen van een data-opslagcon-densator in een DRAM-cel volgens conclusie 1, met het kenmerk, 5 dat de genoemde derde geleidingslaag bestaat uit een gedoteerde polysiliciumlaag.10. A method of forming a data storage capacitor in a DRAM cell according to claim 1, characterized in that said third conduction layer consists of a doped polysilicon layer.

11. Werkwijze voor het vormen van een data-opslagcon-densator in een DRAM-cel, met het kenmerk, dat deze de stappen omvat van: 10 (a) het verschaffen van een halfgeleidersubstraat met daarop gevormd ten minste één MOS-transistor met een stel source/draingebieden en een eerste oxydelaag over de genoemde MOS-transistor waarbij de eerste oxydelaag een opening bezit voor het blootleggen van een van de genoemde source/drainge- 15 bieden, (b) het vormen van een eerste geleidende polysiliciumlaag over de genoemde eerste oxydelaag en het opvullen van de genoemde opening, (c) het vormen van een tweede oxydelaag over de 20 genoemde eerste geleidende polysiliciumlaag, (d) het selectief etsen van het oppervlak van het substraat ter verwijdering van geselecteerde delen van de genoemde tweede oxydelaag voor het vormen van een oxydeheuvel op de genoemde eerste geleidende polysiliciumlaag, 25 (e) het vormen van een tweede geleidende polysilici umlaag over de genoemde eerste geleidende polysiliciumlaag en de genoemde oxydeheuvel, (f) het vormen van een afstandsdeel uit isolerend materiaal op zijwanden van een vooruitstekend deel van de 30 genoemde tweede geleidende polysiliciumlaag welke de genoemde oxydeheuvel overdekt, (g) het gebruiken van het genoemde afstandsdeel en de genoemde oxydeheuvel als een etsmasker, het anisotroop etsen van de blootliggende delen van de genoemde eerste en tweede 35 geleidende polysiliciumlagen voor het selectief verwijderen van delen van de genoemde eerste en tweede geleidende polysi-liciumlagen buiten het genoemde afstandsdeel en voor het vormen van ten minste één stel groeven die zich uitstrekken in de genoemde eerste geleidende polysiliciumlaag binnen een 1 nnpi 1 3 gebied dat wordt omringd door het afstandsdeel en tussen het afstandsdeel en de oxydeheuvel, (h) het verwijderen van het genoemde afstandsdeel en de genoemde oxydeheuvel, 5 (i) het vormen van een dielektrische laag op het buitenoppervlak van het substraat voor het afdekken van de resterende delen van de genoemde eerste en tweede geleidende polysiliciumlagen en (j) het vormen van een derde geleidende laag over de 10 genoemde dielektrische laag, zodat de resterende delen van de genoemde eerste en tweede geleidende polysiliciumlagen, de genoemde dielektrische laag en de genoemde derde geleidende polysiliciumlaag in combinatie een data-opslagcondensator vormen van een DRAM cel.11. A method of forming a data storage capacitor in a DRAM cell, characterized in that it comprises the steps of: (a) providing a semiconductor substrate having at least one MOS transistor formed thereon with a set source / drain regions and a first oxide layer over said MOS transistor, the first oxide layer having an opening for exposing one of said source / drain regions, (b) forming a first conductive polysilicon layer over said first oxide layer and filling said gap, (c) forming a second oxide layer over said first conductive polysilicon layer, (d) selectively etching the surface of the substrate to remove selected portions of said second oxide layer before forming an oxide mound on said first conductive polysilicon layer, (e) forming a second conductive polysilicon layer over said first conductive polysi silicon layer and said oxide mound, (f) forming a spacer of insulating material on side walls of a protruding portion of said second conductive polysilicon layer covering said oxide mound, (g) using said spacer and said oxide mound as an etching mask, anisotropically etching the exposed parts of said first and second conductive polysilicon layers to selectively remove parts of said first and second conductive silicone layers outside said spacer and to form at least one set of grooves which extending into said first conductive polysilicon layer within a 1 nnpi 1 3 region surrounded by the spacer and between the spacer and the oxide mound, (h) removing said spacer and said oxide mound, 5 (i) forming a dielectric layer on the outer surface of the substrate for deposition covering the remaining parts of said first and second conductive polysilicon layers and (j) forming a third conductive layer over said dielectric layer such that the remaining parts of said first and second conductive polysilicon layers, said dielectric layer and the said third conductive polysilicon layer combined to form a data storage capacitor of a DRAM cell.

12. Werkwijze voor het vormen van een data-opslagcon- densator in een DRAM cel volgens conclusie 11, met het kenmerk, dat de werkwijze verder de stap omvat van het doteren van verontreinigingen in de genoemde eerste geleidende polysiliciumlaag .A method of forming a data storage capacitor in a DRAM cell according to claim 11, characterized in that the method further comprises the step of doping impurities in said first conductive polysilicon layer.

13. Werkwijze voor het vormen van een data-opslagcon densator in een DRAM cel volgens conclusie 11, met het kenmerk, dat de werkwijze verder de stap omvat van het doteren van verontreinigingen in de genoemde tweede geleidende polysiliciumlaag.A method of forming a data storage capacitor in a DRAM cell according to claim 11, characterized in that the method further comprises the step of doping impurities in said second conductive polysilicon layer.

14. Werkwijze voor het vormen van een data-opslagcon densator in een DRAM cel volgens conclusie 11, met het kenmerk, dat de werkwijze verder de stap omvat van het doteren van verontreinigingen in de genoemde derde geleidende polysiliciumlaag.A method of forming a data storage capacitor in a DRAM cell according to claim 11, characterized in that the method further comprises the step of doping impurities in said third conductive polysilicon layer.

15. Werkwijze voor het vormen van een data-opslagcon densator in een DRAM cel volgens conclusie 11, met het kenmerk, dat de genoemde dielektrische laag bestaat uit een siliciumnitride/siliciumdioxyde (NO) laag.A method of forming a data storage capacitor in a DRAM cell according to claim 11, characterized in that said dielectric layer consists of a silicon nitride / silicon dioxide (NO) layer.

16. Werkwij ze voor het vormen van een data-opslagcon- 35 densator in een DRAM cel volgens conclusie 11, met het kenmerk, dat de genoemde dielektrische laag bestaat uit een Ta20^ laag. 100611316. A method for forming a data storage capacitor in a DRAM cell according to claim 11, characterized in that said dielectric layer consists of a Ta 2 O 2 layer. 1006113