MX2007014157A - Aparato y metodo para entrelace de canales en un sistema de comunicaciones. - Google Patents

Aparato y metodo para entrelace de canales en un sistema de comunicaciones.

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Abstract

Un aparato y metodo para el entrelace de bits sistematicos y bits de paridad para generar una secuencia de salida que puede ser transmitida en paquetes multi-intervalo desde una estacion base hacia una estacion remota en un sistema de comunicacion inalambrica. El aparato comprende un elemento de memoria y un elemento de control acoplado al elemento de memoria, caracterizado porque el elemento de control esta configurado para demultiplexar los bits sistematicos y los bits de paridad en secuencias, donde los bits sistematicas y bits de paridad estan distribuido secuencialmente entre las secuencias. El elemento de control ademas se configura para reordenar las secuencias con base en una configuracion de indice, para agrupar las secuencias en segmentos y para entrelazar cada uno de los segmentos formando matrices que tienen elementos. El elemento de control tambien esta configurado para modular los elementos de las matrices, y para trucar los elementos modulados de cada matriz, para producir la secuencia de salida que comprende los elementos de modulacion truncados de cada matriz de las matrices.

Description

APARATO Y MÉTODO PARA ENTRELACE DE CANALES EN UN SISTEMA DE COMUNICACIONES CAMPO DE LA INVENCION Esta invención se refiere generalmente a las comunicaciones inalámbricas y, más específicamente, al entrelace de canales para sistemas de comunicación que proveen servicios de difusión/multidifusión.
ANTECEDENTES DE LA INVENCION El campo de las comunicaciones inalámbricas tiene muchas aplicaciones que incluyen, por ejemplo, teléfonos inal mbricos, radiobúsqueda, circuitos locales inalámbricos, asistentes personales digitales (PDAs) , telefonía por Internet, y sistemas de comunicación satelital. Una aplicación particularmente importante son los sistemas de telefonia celular para suscriptores de móviles. Como se utiliza en la presente, el término sistema "celular" engloba las frecuencias de servicios de comunicaciones tanto personales (PCS) como celulares. Se han desarrollado diferentes interfases inalámbricas para tales sistemas de telefonia celular que incluyen, por ejemplo, el acceso múltiple por división de frecuencia (FDMA) , la modulación de multiplexación por división de frec encia ortogonal (OFDM) , el acceso múltiple por división de tiempo (TDMA) , y el acceso múltiple por división de código (CDMA) . En relación con esto, se han establecido diferentes estándares domésticos internacionales que incluyen, por ejemplo, el servicio tele fónico móvil perfeccionado (AMPS) , el sistema global para móviles (GSM), y la norma provisional 95 (IS-95). En particular, la IS-95 y sus derivadas, IS-95A, IS-95B, ANSÍ J STD 008 (referidas aqui en conjunto como IS-95) , y los SISt'|emas de alta velocidad binaria para datos propuestos, etc , son divulgados por la asociación de la industria de telecomunicaciones (TÍA) , la unión internacional de telecomunicaciones (ITU), y otros cuerpos de estándares reconocidos . Los sistemas de telefonia celular configurados de acuerdo con el uso del estándar IS-95 emplean técnicas de procesamiento de señal CDMA para proveer un servicio de telqfonia celular altamente eficiente y sólido. Los sistjemas de telefonia celular ejemplares configurados subsjtancialmente de acuerdo con el uso del estándar IS-95 se describen en las patentes U.S. no. 5,103,459 y 4,90|1,307. Un sistema ejemplar que utiliza las técnicas CDM£| es el cdma2000. El estándar para el cdma2000 se informa en el estándar IS-2000, que es compatible con los sistemas IS-95 en muchas maneras. Otro estándar CDMA es el estándar WCDMA, incorporado en el Proyecto de Sociedad de 3 a (generación " 3GPP" , documentos no . 3G TS 25 . 211 , 3G TS 25.2 12, 3G TS 25.213, y 3G TS 25.214. Otro estándar CDMA es 1 estándar IS-856, que es referido comúnmente como un sisttema de alta velocidad binaria (HDR) . La transmisión de información digital es propensa inherentemente a la interferencia, que puede introducir errores en la información transmitida. Para mejorar el desempeño de un canal de transmisión, algunos esquemas de codificación incluyen dispositivos de entrelace, que mezclan el orden de los bits en el paquete durante la codificación. De este modo, cuando la interferencia destruye algunos bits adyacentes durante la transmisión, el sfecto de la interferencia se esparce sobre todo el paquete original y puede ser controlada más fácilmente por el proceso de descodificación. Recientemente se han prorjuesto servicios de difusión/multidifusión para transmitir eficientemente grandes cantidades de información en los sistemas de comunicación inalámbricos, desee un punto fuente individual hacia un grupo de usuarios. Los contenidos adecuados para tales servicios de punto a multipunto incluyen noticias, cotizaciones de la bolsa, eventos deportivos, películas, fragmentos de audio y video, y otra información multimedia. Conforme crece la demanda de transmisión de datos multimedia, se hace evidente el reto de mejorar tales servicios y una necesidad de entrelace de canales mejorado que respalde los servicios de difusión/multidifusión.
SUMARIO DE LA INVENCION I En la presente invención se revelan métodos y apaiatos novedosos y mejorados para entrelazar una pluralidad de bits sistemáticos y una pluralidad de bits de paridad para generar una secuencia de salida que pueda trar.smitirse en paquetes multi-intervalo desde una estcción base hacia una estación remota en un sistema de comunicación inalámbrica. i En un aspecto, el aparato comprende los medios pare la demultiplexación de la pluralidad de bits sistemáticos y bits de paridad en una pluralidad de secuencias, donde la pluralidad de los bits sistemáticos y los bits de paridad son distribuidos secuencialmente entre las secuencias; los medios para reordenar las secuencias I con ¡base en un Índice determinado; los medios para agrupar las secuencias en una pluralidad de segmentos y para entrelazar cada uno de los segmentos formando una pluralidad de matrices que tienen una pluralidad de elementos; los medios para la modulación de los elementos de las matrices; y los medios para truncar los elementos modulados de cada matriz, donde la secuencia de salida comprende los elementos moduladores truncados de cada matriz de la pluralidad de matrices. Con este aspecto, la demultiplexación ocurre al almacenar los bits sistemáticos y lbs bits de paridad en una pluralidad de selecciones rectangulares de filas R y columnas C formando un primer blocue de entrada U, un segundo bloque de entrada Wo, y un tercer bloque de entrada Wi, donde el primer bloque de entrada U comprende los bits sistemáticos, el segundo bloque de entrada Wo está formado por la concatenación de un primer conjunto de bits de paridad, y el tercer bloque de entrada Wi está formado por la concatenación de un segundo conjunto de bits de paridad. Los bits sistemáticos y los bits de paridad están escritos en las selecciones de los oloques de entrada U, Wo, y Wi por filas, y los bits se colohan comenzando desde la fila superior y se colocan de izquierda a derecha. Con este aspecto, la configuración de Índice puede ser clasificada en orden ascendente. El reordenamiento puede ocurrir al definir la configuración de índice como teniendo una pluralidad de configuraciones; clasificar una pluralidad de elementos de cada una de las configuraciones; y reordenar la pluralidad de secuencias de acuerdo con las configuraciones de velocidad. El entrelace puede ocurrir al agrupar las secuencias reorqenadas en segmentos; y al realizar el entrelace matri z en cada uno de los segmentos. El esquema de modulación para los medios moduladores puede ser 16-QAM.
Los medios truncados pueden además comprender los medios para, repetir los elementos moduladores. En otro aspecto, los parámetros para la configuración de índice pueden ser almacenados en una tabla de consulta. En otro aspecto, se revela un método para el entrelace de una pluralidad de bits sistemáticos y una pluralidad de bits de paridad y para generar una secuencia de salida que puede ser transmitida en paquetes multi-mtervalo desde una estación base hacia una estación remota en un sistema de comunicación inalámbrico. El método comprende la demultiplexación de una pluralidad de bits sistemáticos y bits de paridad en una pluralidad de secuencias, donde los bits sistemáticos y los bits de paridad son distribuidos secuencialmente entre las secuencias; el reordenamiento de las secuencias con base en la configuración de índice; el agrupamiento de las secuencias en una pluralidad de segmentos y el entrelace de cada uno de los segmentos formando una pluralidad de matrices que tienen una pluralidad de elementos; la modulación de los elementos de las matrices; y el truncado de los elementos modulados de cada matriz, donde la secuencia de salida comprende los elementos moduladores truncados de cada matriz de la pluralidad de matrices. Con este aspecto, el truncado puede ser realizado de acuerdo con la velocidad deseada de símbolos de código. Se observa que la modulación y truncado puede ser intercambiada sin afeetar la secuencia de salida de la invención. En otro aspecto más, se presenta un aparato para el ntrelace de una pluralidad de bits sistemáticos y una pluralidad de bits de paridad y para generar una secuencia de alida que puede ser transmitida en paquetes de multi-inte rvalo desde una estación base hacia una estación remota en un sistema de comunicación inalámbrica. Este apar:ato comprende los medios para la demultiplexación de una pluralidad de bits sistemáticos y bits de paridad en una pluralidad de secuencias, donde la pluralidad de los bits sistemáticos y bits de paridad son distribuidos secuencialmente entre las secuencias; los medios para reorfdenar las secuencias; los medios para formar una pluralidad de matrices partiendo de las secuencias reordenadas, donde los medios de formato están basados en la configuración de índice; los medios para permutar las matrfices que forman una matriz yuxtapuesta que tiene una pluralidad de segmentos, una pluralidad de columnas, y una pluralidad de elementos; los medios para el entrelace de las columnas; los medios para la modulación de elementos en segmentos; y los medios para el truncado de los elementos modulantes en los segmentos de la matriz yuxtapuesta, donde la secuencia de salida comprende los elementos modulantes truncados de los segmentos de la matriz yuxtapuesta. Con el aspecto de arriba, la demultiplexación ocurre al almacenar los bits sistemáticos y los bits de paridad en una pluralidad de selecciones rectangulares de filas R y columnas C formando un primer bloque de entrada U, un segundo bloque de entrada W0, y un tercer bloque de entrada Wi, donde el primer bloque de entrada U comprende los bits sistemáticos, el segundo bloque de entrada Wo está formado por la concatenación de un primer conjunto de bits de paridad, y el tercer bloque de entrada Wi está formado por la concatenación de un segundo conjunto de bits de paridad. Los bits sistemáticos y los bits de paridad están escritos en las selecciones de los bloques de entrada U, Wo/ y Wi por filas, y los bits se colocan comenzando desde la fila superior y se colocan de izquierda a derecha. La configuración de índice puede ser clasificada en orden ascendente. El reordenamiento puede ocurrir al desviar en círculo hacia abajo cada elemento en cada columna de cada blocue; y cambiando el orden de las columnas dentro de cada bloque. Más específicamente, dentro del primer bloque de entrada U, los símbolos en la columna i-th pueden ser desviados cíclicamente por una cantidad (i mod R) ; y dentro de los bloques de entrada Wo y Wi, los símbolos de I la columna i-th pueden ser desviados cíclicamente por una cantidad (piso (i/D) mod R) , donde D es un parámetro predeterminado basado en la configuración de velocidad y R designa el número de filas de las selecciones rectangulares que forman los bloques de entrada. El formato puede ocurrir al definir la configuración de índice que tiene una pluralidad de configuraciones que tiere parámetros que pueden ser especificados en una tabla de bonsulta. La permuta puede ocurrir al organizar las columnas de las matrices en una manera predeterminada y dividiendo la matriz yuxtapuesta en una pluralidad de segmentos que tienen un número predeterminado de columnas. El entrelace puede ocurrir al desviar la columna i-th a la columna p(i)-th en cada uno de los segmentos k-th, donde los parámetros para la configuración de índice pueden ser almacenados en una tabla de consulta. Otro método para el entrelace de una pluralidad de tjits sistemáticos y una pluralidad de bits de paridad y para generar una secuencia de salida que puede ser transmitida en paquetes multi-intervalo desde una estación base hacia una estación remota en un sistema de comunicación inalámbrico se presenta aquí, el método comp rende la demultiplexación de una pluralidad de bits sisteméticos y bits de paridad en una pluralidad de secuencias, donde la pluralidad de bits sistemáticos y bits de paridad son distribuidos secuencialmente entre la pluralidad de secuencias; el reordenamiento de las secuencias; la formación de una pluralidad de matrices partjiendo de las secuencias reordenadas, donde el formato se realiza con base a una configuración de índice; la permuta de las matrices que forman una matriz yuxtapuesta que tiene una pluralidad de segmentos, una pluralidad de columnas, y una pluralidad de elementos; el entrelace de las columnas; la modulación de los elementos en la pluralidad de los segmentos; y el truncado de los elementos modulantes en los segmentos de la matriz yuxtapuesta, donde la secuencia de salida comprende los elementos modulantes truncados de los segmentos de la I matrliz yuxtapuesta. Con este aspecto, el truncado puede ser realizado de acuerdo con la velocidad deseada de símbolos de código. Se aprecia que la modulación y el truncado pueden ser intercambiados sin afectar la secuencia de salida de la invención. Estas y otras características de la invención se haráln mas aparentes con el análisis de las diferentes La figura 3 es un diagrama de bloque de un aparato que utiliza un codificador turbo para generar canales de tráfico directo; La figura 4 es un diagrama de flujo de una modalidad que reordena la salida de un codificador turbo; La figura 5 es un diagrama de flujo de otra modalidad que reordena la salida de un codificador turbe- La figura 6 es un diagrama de una constelación de señal para el esquema de modulación 16-QAM. teléfono celular con los accesorios asociados de manos libres, un asistente personal de datos (PDA) con IP base, aplicaciones de navegador de red, un módulo de comunicación inalámbrica incorporado a una computadora portátil, o un módulo de comunicación de locación fija tal como puede encontrarse en un circuito local inalámbrico o sistJema de lectura de contadores. En la modalidad más general, las estaciones móviles pueden ser cualquier tipo de unidad de comunicación. Las estaciones móviles 12a-12d pueden ser coní iguradas para realizar uno o más protocolos inalámbricos de datos de paquete tal como se describe en, por ejemplo, el estándar EIA/TIA/IS-707. En un aspecto partíicular, las estaciones móviles 12a-12d generan paquetes IP destinados a la red IP 24 y encapsulan los paquetes IP en áreas utilizando un protocolo de punto a punto (PPP) . Con el aspecto de arriba, La red IP 24 está acoplada al PDSN 20, el PDSN 20 está acoplado al MSC 18, el MSC 18 está acoplado al BSC 16 y al PSTN 22, t el BSC 16 está acoplado a las estaciones base 14a-14c por medio de cables configurados para la transmisión de voz y/o paquetes de datos de acuerdo con cualquiera de los diferentes protocolos conocidos incluidos sin limitarse a ellos, por ejemplo, El, TI, modo de transferencia reci en y demodulan conjuntos de señales de enlace-inverso desde diferentes estaciones móviles 12a-12d ocupadas en llamadas telefónicas, navegación de red, u otras comunicaciones de datos. Cada señal de enlace-inverso recibida por una estación base dada 14a-14c es procesada dent::o de aquella estación base 14a-14c. Cada estación base 14a-14c puede comunicar con una pluralidad de estaciones móviles 12a-12d modulando y transmitiendo conjuntos de señales de enlace-directo a las estaciones móviles 12a-12d. Por ejemplo, como se muestra en la figura 1, la estación base 14a se comunica con la primera y segunda estación móvil 12a, 12b simultáneamente, y la estación base 14c se comunica con la tercera y cuarta I estación móvil 12c, 12d simultáneamente. Los paquetes resultantes se direccionan al BSC 16, que provee la asignación de recurso de llamada y funcionalidad de movilidad de gestión que incluye la orquestación de transferencia de llamadas de una llamada para una estación móvil particular 12a-12d desde una estación base 14a-14c hacia otra estación base 14a-14c. Por ejemplo, una estación móvil 12c se comunica con dos estaciones base 14b, 14c simultáneamente. Eventualmente, cuando la estación móvil 12c se mueve lo suficientemente lejos de una de las estaciones base 14c, la llamada será transferida a la otra estación base 14b. Si la transmisión es una llamada telefónica convencional, el BSC 16 rutará los datos recibidos al MSC 18, que provee servicios de ruta adicionales para interfaz con leí PSTN 22. Si la transmisión es una transmisión con base en paquete tal como una llamada de datos destinada para la red IP 24, el MSC 18 rutará los paquetes de datos al PDSN 20, que enviará los paquetes a la red IP 24 Altetrnativamente, el BSC 16 rutará los paquetes directamente al PDSN 20, que enviará los paquetes a la red En algunos sistemas CDMA ejemplares, los paquetes que (Llevan tráfico de datos se dividen en subpaquetes, con intervalos" ocupados de un canal de transmisión. Para facilitar la ilustración solamente, la nomenclatura del sistema de alta velocidad de datos (HDR) se utiliza aquí y, más específicamente, un sistema HDR que provee servicios de difusión/multidifusión. Se apreciará, sin embargo, que la instrumentación de la invención no se limita a los sistemas HDR. Esto es, las modalidades de la invención pueden ser instrumentadas en otros sistemas CDMA, tales como, por ejemplo, el cdma2000, sin afectar el alcance de las modalidades descritas aquí. En un sistema HDR, los tamaños de intervalo han sido designados en 1.66 ms, pero será entendido que los tamaños de intervalo pueden variar en las modalidades descritas aquí sin afectar el alcance de las modalidades. Por ejemplo, el tamaño de intervalo en los sistemas cdma2000 es de 1.25 ms en duración. Adicionalmente, el tráf:.co de datos puede ser transmitido en áreas de mensaje, que pueden ser de 5 ms, 10 ms, 20 ms, 40 ms u 80 ms en duración en los sistemas IS-95. Los términos "intervalos" y "áreas" son términos utilizados con respecto a los diferentes canales de datos dentro de los mismcs o entre diferentes sistemas CDMA. Un sistema CDMA comprende una multitud de canales de enlace directo o inverso, donde algunos canales están estructurados en forma diferente a otros. Por consiguiente, la terminología para describir algunos canales diferirá de acuerdo con la estructura del canal. Para propósitos de ilustración solc.rn.ente, el término "intervalos" se utilizará en lo sucesivo para describir el empaquetado de señales propagadas por aire. Las representaciones redundantes de carga útil de date s están empaquetadas en áreas, o subpaquetes, que puecen ser combinados en el receptor. La redundancia se refiere a la información substancialmente similar tranisportada por cada subpaquete. Las representaciones redundantes pueden generarse ya sea a través de la repetición o a través de la codificación adicional. El proceso de combinación permite la recuperación de bits corruptos. A través del proceso de combinación, en el cual subpaquete corrupto se combina con otro subpaquete corrupto, la transmisión de subpaquetes repetitivos y redundantes puede permitir a un sistema transmitir datos a una velocidad de transmisión mínima. La transmisión de subpaquetes repetitivos y redundantes es especialmente déseable en presencia de desvanecimiento. El desvanecimiento de Rayleigh, que es una forma de interferencia de trayectos múltiples, ocurre cuando copias múltiples de la misma señal arriban al receptor en fases diferentes, causando potencialmente interferencia destructiva. La interferencia substancial de trayectos múltiples con desplazamiento pequeño de demora puede ocurrir para producir un desvanecimiento plano sobre la banca ancha de señal completa. Si la estación remota está vía] ando en un entorno que se modifica rápidamente, puede ocur rir desvanecimiento intenso algunas veces cuando los subpjaquetes están programados para retransmisión. Cuando ocurre tal circunstancia, la estación base requiere un poder de transmisión adicional para transmitir el subpaquete . Por ejemplo, si una unidad planificadora dentro de Una estación base recibe un paquete de datos para transmitir a una estación remota, la carga útil de datos es empacada redundantemente en una pluralidad de subpaquetes, que son transmitidos secuencialmente hacia una estación remota. Cuando se transmiten los subpaquetes, la unidad planificadora puede decidir transmitir los subpaquetes ya sea periódicamente o a manera de canal sensitivo. El enlace directo desde la estación base hacia la esta ción remota operando dentro del rango de la estación base puede comprender una pluralidad de canales. Algunos de 1os canales del enlace directo pueden incluir, pero no se 1imitan a un canal piloto, un canal de sincronización, un canal de radiobúsqueda, un canal de radiobúsqueda rápida, un canal de transmisión, un canal de control de energía, un canal de asignación, un canal de control, un canall de control dedicado, un canal de control (MAC) de acceso medio, un canal fundamental, un canal suplementarlo, un canal de código suplementario, y un cana1 de datos de paquete. En enlace inverso desde una estación remota hacia una estación base también comprende una pluralidad de canales. Cada canal lleva diferentes tipos de información hacia el destino objetivo, Típicamente, el tráfico de voz se transporta sobre canales fundamentales, y el tráfico de datos se transporta sobre canales suplementarios o canales de datos de paquete. Los canales suplementarios son usualmente canales dedicados, mientras que los canales de datos de paquete usualmente tran sportan señales que están designadas para diferentes partés manera de multiplexación temporal. Alternativamente, los canales de datos de paquete también se describen como canales compartidos suplementarios. Para los propósitos de descripción de las modalidades de la presiente, los canales suplementarios y los canales de datos de paquete son referidos genéricamente como canales de tráfico de datos. Los canales suplementarios y los canales de datos de paquete pueden mejorar la velocidad promedio de transmisión del sistema permitiendo la transmisión de mensajes inesperados de datos hacia la estación objetivo. Ya que la carga útil de datos puede ser empacada redundantemente en estos canales, puede ser terminada con anticipación una transmisión multi-intervalo programada sobre el enlace directo, si la estación remota puede determinar que la carga útil de datos es recuperable desde los subpaquetes que ya se han recibido. Como se describe arriba, la carga util de datos que es transportada en cada intervalo ha experimentado canos pasos de codificación en los que los bits codificados son reordenados en un formato de tiolerancia de canal. Por tanto, para llevar a cabo la recuperación de datos, el decodificador de la estación ta debe operar sobre el contenido completo de cada intervalo de la transmisión multi-mtervalo . Las modalidades descritas aquí permiten una velocidad de transmisión mínima a ser mantenida.
Determinación de velocidades de transmisión de datos en el enlace directo En un sistema HDR que provee servicios de difuiíón/multidifusión, se determinan las velocidades de transmisión de los subpaquetes desde la estación base hacia la estación remota por un algoritmo de control de velocidad realizado en la estación remota y un algoritmo de planificación en la estación base. Este método para modificar la velocidad de transmisión de datos es referido como I procedimiento ARQ. Debe observarse que el proceSarniento del sistema es determinado por la velocidad real a la cual se recibe la carga útil de datos, que difiere de la velocidad de bit de los subpaquetes transmitidos . El algoritmo de control de velocidad es inst|rumentado por la estación remota para determinar cuál estación base en el conjunto activo puede proveer el mejor procesamiento y para determinar la velocidad de datos máxima a la cual puede recibir la estación remota paquetes con suficiente confiabilidad. El conjunto activo es el conjunto de estaciones base que está en comunicación actual con la estación remota. En un sistema típico CDMA o no CDMA inalámbrico, una estación base transmite una señal conocida, referida como "piloto", a intervalos periódicos bien definidos. Típicamente, la estación remota monitorea la señal piloto de cada estación base mantenida en el conjunto activo, y determina la proporción de señal/ruido e interferencia (SINR) de cada señal piloto. Con base en información anterior de SINR, la estación remota predice un valor futuro de SINR por cada estación base, donde el valor futuro de SINR estará asociado con la duración próxima del paquete. La estación remota elige entonces la estación base con probabilidad de un SINR más favorable sobre un período del futuro cercano, y calcula la mejor velocidad de datos a la que la estación remota puede rec?|b?r el siguiente paquete de datos desde esta estación basé- La estación remota transmite entonces un mensaje de contlrol de velocidad de datos (DRC) transportando esta información de velocidad de datos hacia la estación base. Se entiende que la mejor información de velocidad de datos transportada por el DRC es la velocidad de datos a la cual la estación remota solicita el siguiente paquete de datos para ser transmitido. En un sistema HDR, los mensajes DRC se transmiten sobre un canal MAC de la onda de enlace inverso. | El algoritmo de planificación está instrumentado en la estación base para determinar cuál estación remota será la receptora del siguiente paquete. El algoritmo de planificación considera la necesidad de maximizar el procesamiento de la estación base, la necesidad de mantener la imparcialidad entre todas las estaciones remotas que operan dentro del rango de estación base, y la necesidad de acomodar las velocidades de transmisión de datos solicitadas por diferentes estaciones remotas. Como se analiza posteriormente, el rápido procedimiento ARQ determina la velocidad real de transmisión de datos a la que se recibe cada paquete de datos, en oposición a la velocidad de transmisión de datos determinada micialmente por el algoritmo de control de velocidad. ' Una unidad planificadora en la estación base monitorea el arribo de DRCs desde todas las estaciones remetas que operan dentro de este rango, y utiliza la infermación de DRC en el algoritmo de planificación para déterminar cuál estación remota será receptora del siguiente paquete de datos, de acuerdo con un nivel de procesamiento de enlace directo óptimo. Se observará que un procesamiento de enlace directo óptimo considera el mantenimiento de las ejecuciones de enlace aceptable para todas las estaciones remotas que operan dentro del rango de stación base. La unidad planificadora re-ensambla el paquete de datos en subpaquetes con la velocidad adecuada de bit, genera un plan de transmisión para los subpaquetes en los intervalos designados En un sistema HDR que provee servicios de difu3Íón/multidifusión, las velocidades de datos de enlace directo varían entre los 409.6 kbps y los 2.4 Mbps. La duración de cada transmisión de paquete en número de intervalos y otros parámetros de modulación se muestra en la tabla 1. I TABLA 1 Configuraciones de velocidad y formatos OFDM Formato de tono 320 Formato de tono 360 Configurado i de Conf guración de Configuración de Configuración de Configuraci n de velocidad 1 (:arga velocidad 2 Carga velocidad 3 Carga velocidad 4 Ce rga velocidad 5 Carga útil 3072 util 2048 util 5120 útil 4096 util 307? Velocidad tt de Velocidad # de Velocidad # de Velocidad de # de Velocidad tt de de datos nterva de datos interva de datos interv datos inte de datos ínter 1os los alos rval valos os 1.8M 1 1.2M 1 1.5 2 2.4 1 1.8M 1 921.6 2 614.4k 2 l.OM 3 1.2M 2 921.6k 2 614.4k 3 409.6k 3 768k 4 819 3 614.4k 3 kbps I En un sistema HDR, los símbolos código que son transmitidos en subpaquetes a velocidades bajas de datos son extensiones de código o repeticiones de los símbolos código que son transmitidos a ciertas velocidades altas. En iruchos casos, los símbolos código transmitidos en un subpaquete dado son repeticiones desviadas de los símbolos código transmitidos en los primeros intervalos del paquete. Las velocidades bajas de datos requieren un SINR bajo para una probabilidad baja de error de paquete. Por tantf, si la estación remota determina que las condiciones del canal no son favorables, entonces la estación remota transmitirá un mensaje DRC solicitando un paquete de velocidad baja de datos, que comprende subpaquetes múltiples. La estación base transmitirá entonces paquetes multi-intervalo de acuerdo con los parámetros almacenados en la unidad planificadora .
! Conforme se transmiten los subpaquetes, la estación remota puede determinar que el paquete de datos puede decodificarse desde sólo una porción de los subpkquetes planificados para la transmisión. Utilizando el rápido procedimiento ARQ, la estación remota instruye a la estación base para detener la transmisión de los subpaquetes restantes, para incrementar la eficiencia de la velocidad de transmisión de datos del sistema. Se observará que el procedimiento ARQ tiene el potencial para incrementar significativamente el procesamiento de enlace directo del sistema de comunicación inalámbrica subyacente. Como se analizó arriba, cuando la estación remota transmite un mensaje DRC a la estación base, la velocidad de transmisión de datos solicitada es determinada utilizando el algoritmo de contiol de velocidad, que utiliza valores anteriores de SINR I para predecir el valor SINR del futuro cercano. Sin embargo, debido a las condiciones de desvanecimiento que surgen debido a factores ambientales y a la movilidad de la estación remota, la predicción del SINR para el futuro cercano no es confiable. Además, el SINR de la señal de tráfilco del enlace directo puede ser muy diferente al SINR de lá señal piloto debido a la interferencia proveniente de estaciones base adyacentes. Es posible que algunas de las estaciones base vecinas puedan estar ausentes durante el período de muestreo para los cálculos de predicción SINPJ Como resultado, la estación remota puede no predecir siempre el SINR con gran precisión. Por lo tanto, el algoritmo de control de velocidad provee un límite bajo estimado para el SINR real durante la duración del siguiente paquete con probabilidad alta, y determina la velocidad de transmisión de datos máxima que puede ser sostenida en el SINR real es igual a este límite bajo esti:t?ado. En otras palabras, el algoritmo de control de velocidad provee una medida prudente de la velocidad de transmisión de datos a la cual puede ser recibido el siguiente paquete. El procedimiento ARQ perfecciona este estimado, con base en la calidad de los datos recibidos durante las etapas iniciales de la transmisión del paquete . Por tanto, es importante para la estación remota informar a la estación base tan pronto con la estación remora tiene suficiente información para decodificar un paquete de datos, para que pueda ocurrir una finalización temprana de las transmisiones, que mejora la velocidad de transmisión de datos del paquete de datos. Las transmisiones de los subpaquetes hacia la estación remota son típicamente enviadas en un patrón escalonado para que las brechas de transmisión ocurran entre los subpaquetes. En un aspecto, los subpaquetes son transmitidos periódicamente cada 4o intervalo. La demora entre los subpaquetes provee una oportunidad para la estación remota objetivo para decodificar el subpaquete antes del arribo del siguiente subpaquete. Si la estación remota es capaz de decodificar el subpaquete antes del arribo del siguiente subpaquete y de verificar los bits del resultado decodificado en el control cíclico de redundancia (CRC) antes del arribo del siguiente subpaquete, la estación remota puede transmitir una señal de reconocimiento, referida de aquí en adelante como una señal FAST_ACK, a la estación base. Si la estación base puede demodular e interpretar la señal FAST_ACK de la siguiente transmisión de subpaquete planificado con la suficiente anticipación, la estación base no necesita enviar las transmisiones de subpaquete planificado restantes. La estación base puede entonces transmitir un nuevo paquete de datos a la misma estación remota durante el período de intervalo que ha sido designado para los subpaquetes cancelados . Debe observarse que la señal FAST _ACK descrita aquí es diferente y distinta de los mensajes ACK que se intercambian entre los protocolos altos de capa, tales como el protocolo de enlace de radio (RLP; y el protocolo de control de transmisión (TCP) . Como el procedimiento ARQ permite una adaptación de Velocidad rápida a las condiciones del canal, el procedimiento ARQ permite la instrumentación de un sistema donde la transmisión inicial de los datos puede realizarse a clatos de alta velocidad e ir bajando según sea necesario. En contraste, un sistema sin ARQ podría ser forzado a operar a una velocidad baja de datos, para provjeer un margen suficiente de balance de enlace para informar las variaciones de canal durante las trans isiones de paquete.
Transmisión de símbolos de enlace que maximizan el desempeño del decodificador En un aspecto para reducir las operaciones del decodificador, los subpaquetes pueden ser transmitidos de manera que permita al decodificador determinar la carga útil de las transmisiones de intervalo parcial rápidamente, mientras continúan proporcionando protección cont ra errores de irrupción. Un entrelazador de canales puede ser configurado de acuerdo con este aspecto para permutar los bits de un símbolo codificado y proveer una redundancia incrementada. Con este aspecto, una permutación de los bits es designada para que los bits sistemáticos sean enviados durante una tran smisión parcial de un paquete multi-intervalo. El decodificador puede ser capaz de determinar la carga útil de datos desde el arribo de sólo una porción de los subpaquetes. Si la carga útil no es decodificada, entonces para decodificar la carga útil de datos, sólo se transmiten los bits de paridad adicionales, en vez de retransmitir la salida del codificador completa. Este proceso de carga de bits sistemáticos en el comienzo de la transmisión del paquete planificado puede parecer una defensa del propósito de un entrelazador de canales, perc las modalidades descritas en la presente pueden instrumentarse para proveer resistencia ante los errores de irrupción mientras se permita al decodificador operar en sólo una transmisión parcial del paquete. En muchas instrumentaciones de eficiencia de energía, los sistemas de comunicación inalámbricos utilizan códigos turbo, la salida del codificador turbo está cifrada ya sea antes o después del entrelace de canal para que los datos sea alearoria antes de la modulación. El cifrado aleatorio de la salida del codificador turbo limita la proporción máxima promedio de la envoltura de la onda modulada. Con referencia a la figura 2, se muestra un diagrama de bloque de un codificador turbo que se configura para operar con los entrelazadores de canal de la invención descrita aquí. El codificador turbo 200 comprende un primer codificador componente 210, un entreilazador turbo 220, un segundo codificador componente 230, y un elemento de generación de símbolo 240. El primer codificador componente 210 y el segundo codificador compenente 230 están conectados en paralelo, con el entrelazador turbo 220 precediendo al segundo codificador componente 230. La salida del primer codificador componente 210 la salida del segundo codificador compo'nente 230 están conectadas en el elemento de generación de símbolo 240, donde las salidas están perforadas y repetidas para formar el número deseado de símbolos de salida del codificador turbo. En una modalidad, el primero y el segundo codificador componente 210, 230 son codificadores recursivos convolucionales, cada uno configurado de acue rdo con la función de transferencia: G(D)= [l,n0(D)/d(D),n?(D)/d(D)], dondje d(D)= 1 + D2 + D3, n0(D)= 1 + D + D3, y n?(D)= 1 + D + D + DJ. Utilizando el primero y segundo codificador componente 210, 230, el codificador turbo 200 genera una pluralidad de símbolos de salida de datos codificados y una pluralidad de símbolos de salida de cola codificados, donde la pluralidad de símbolos de salida de datos codificados está subsecuentemente perforados por el elemento de generación de símbolos 240 y la pluralidad de símbolos de salida de cola codificados están subsecuentemente perforados y repetidos por el elemento de generación de símbolos 240 como se describe más ampliamente en U.S. Appl. SER. no. 19/863,196, titulada "Entrelace mejorado de canal para el procesamiento optimizado de datos", que está asignada al cesionario de la presente invención. La figura 3 es un diagrama de bloque de un aparato que utiliza un codificador turbo para generar canales de tráfico directo. Los paquetes de datos están conectados a un codificador turbo 300. El codificador turbo 300 puede ser configurado en la manera descrita en la figura 2, pero pueden instrumentarse configuraciones alte Irnativas sin afectar el alcance de las modalidades. En una modalidad, se utiliza un aleatorizador 310 para volver aleatoria la salida del codificador turbo 300. El aleatorizador 310 puede ser instrumentado por un registro de desvío de retroalimentación lineal (LFSR) , que se configura de acuerdo con la secuencia del generador h(D)= 17 U4 Cada símbolo de código de salida del codificador turbo 300 es XORed con un bit de salida del aleatorizador 310. El aleatorizador 310 puede ser iniciado por información tal como el valor de índice MAC y/o la velocidad de datos, y es registrado cada vez para cada símbolo de salida de codificador. La salida del alearorizador 310 está entrelazada por un entrelazador de cana Les 320. El entrelace está instrumentado de acuerdo con las modalidades de la invención como se describe posteriormente. Diferentes instrumentaciones del entrelazador de canales 320 pueden utilizarse para realizar las modalidades descritas posteriormente. Por ejemplo, un elemento de entrelace de canal puede producirse utilizando por lo menos un elemento de memoria y un procesador.
Altdrnativamente, puede utilizarse una tabla de consulta de direcciones READ o direcciones WRITE para permutar una sele ción de símbolos de entrada para generar una selección de símbolos entrelazados. En otra alternativa, puede utilizarse una máquina de estado para generar una secuencia de direcciones que define la permutación de los símbolos de entrada. Otras instrumentaciones son conocidas para aquellos expertos en la técnica, y no serán descritas aquí. La elección de una instrumentación no afectará el alcance de las modalidades posteriores. Se apreciará que el entrelazador de canales 320 de la invención es capaz de operar en sistemas HDR proporcionando difusión platino sobre lxEV-DO. Con la difusión platino, un entrelazador de canales necesita satisfacer los siguientes requerimientos: 1.- Perforado casi uniforme de los bits de paridad (utilizado para soportar velocidades de código diferentes a 1/3 y 1/5) ; 2.- Distribución uniforme de los bits sistemáticos sobre todos los símbolos de modulación OFDM, durante el primer intervalo de transmisión; 3.- Compatibilidad de velocidad a lo largo de las velocidades de datos dentro de la misma configuración de velocidad. En otras palabras, las transmisiones de datos de alta velocidad son versiones truncadas de transmisiones de datos de baja velocidad de la misma configuración de velocidad. Este es un requisito para cualquier sistema con base en H-ARQ. Incluso cuando la difusión platino no emplea el H-ARQ, esta es una característica muy útil para la difusión platino al permitir la transmisión de difusión de velocidad variable, y también simplifica la instrumentación del modem; y 4.- Modulación amistosa de repetición de secubncia: Los pasos de modulación y repetición de secuencia pueden intercambiarse sin afectar la onda de transmisión final. Esta propiedad simplifica el procedimiento de demodulación cuando se involucra la reperición de secuencia. Se observará que los entrelazadores de canales y las récnicas de entrelace actuales satisfacen sólo algunos de los requerimientos mencionados. Por ejemplo, mientras el elntrelazador de canales de datos optimizado (DO) se diseñó para satisfacer el requerimiento (1) de arriba para la velocidad de código lxEV-DO, sólo satisface el requerimiento (1) parcialmente para velocidades de código en difusión platino. En otro ejemplo, Nokia ha propuesto un entrelazador de canales modificado para la difusión platino que satisface los requerimientos (1) y (2) arriba, pero no cumple con los requerimientos (3) y (4) . Véase "Diseño de entrelazador de canales mejorado para DO Reorganización de secuencia Con el aspecto de arriba, un bloque o secuencia U está configurado igual a S, un o secuencia Wo está formado por la concatenación de Po y Po' y un bloque o secuencia i está formado por la concatenación de Pi y Pi' . Para las configuraciones de velocidad 3 y 5, Pi y Pi' y por consiguiente Wi puede contener secuencias vacías. Más específicamente, con el codificador turbo de la invención operando a la velocidad de 1/3, la demultiplexación puede compLetarse utilizando tres secuencias designadas S, Po y Po' . En este caso, la redisposición o reorganización del orden de Po y Po' resulta en un entrelazador equivalente desde el punto de vista de desempeño erróneo, partiendo de que el requerimiento que la primera y última secuencias permanece en primera posición y la última posición no ha sido violada. Dicho de otra manera, el entrelazador de cana es se configurará para permutar símbolos de código en tres bloques o secuencias de entrelazador separadas con el primer bloque o secuencia U que comprende la secuencia de 1os símbolos S, el segundo bloque o secuencia W0 que comprende la secuencia de los símbolos Po y Po' i y el tercer bloque o secuencia i que comprende la secuencia de los símbolos Pi y Pi' . Como se mencionó arriba, en la modalidad donde el codificador turbo opera a la velocidad de = 1/3, el entrelazador de canales se configurará para permutar los símbolos de código en dos bloques o secu:encias separados, con el primer bloque o secuencia U que comprende la secuencia de las secuencias S, el segundo bloque o secuencia W0 que comprende la secuencia de los símb|?los P0 y Po' • En una modalidad donde un elemento aleatorio es utilizado sobre los símbolos de salida del codificador tuírbo antes de que ocurra el entrelace de canales, la modalidad de arriba puede seguir siendo instrumentada ssobre un bloque o secuencia de símbolos aleatorios S, un bioque o secuencia de símbolos aleatorios Po y Po' , Y un bloque o secuencia de símbolos aleatorios Pi y Pi' .
Reordenamiento de símbolo La figura 4 ilustra un diagrama de flujo para una serie de pasos de permutación de acuerdo con el aspecto de la invención, arriba. En el paso 400, las secuencias S, Po, Po' / Pií Y Pi' están escritas en selecciones rectangulares de filas R y columnas C para formar un primer bloque o secuencia de entrada U, un segundo bloque o secuencia de entrada W0 está formado por la concatenación de Po y Po' r Y un tercer bloque o secuencia de entrada Wi está formado por la cDncatenación de Pi y Pi' . Los símbolos están escritos en los bloques o secuencias por filas, donde los símbolos están colocados comenzando desde la fila superior y están colc cados de izquierda a derecha. En el paso 402, las secuencías código-símbolo son reordenadas de acuerdo a lo siguiente : Prímero, defihir Aí?= M~N sí M>N, 2AÍ de otra manera M2= min(2?J, Mx+M) , Aí3= M +M-2 N si Aíj+AÍ>2A7 M2+M-2N de otra manera Como se estableció arriba, M se define como el número de símbolos de código que pueden ser transmitidos en un intervalo, y ÍJ se define como la longitud de cada una de las cinco secuencias S, Po, Po' Pi y Pi' • Se aprecia que pueden también utilizarse otras instrumentaciones del entrelazador, por ejemplo, puede utilrzarse una tabla de consulta basada en datos empíricos u otros datos para determinar los valores para M\, 2 y Aí3 para generar las configuraciones de índice y las secuencias código símbolo. Esto es, M\, 2, y 3 pueden ser valores arbitrarios especificados por una tabla de consulta. Después, definir las configuraciones de índice de la siguiente manera: S?={alrededor (i* (2N/ ?) |?=i<M?}, S2={alrededor (i* ( 2N/M?) | 0<i<Aí?}-S?, S3={i| 0<i<2 }-S!- S2 , S4={alrededor (i* ( 2N/M3) | 0<i<AÍ3}, S5={i| 0=i<2W}-S4. Los elementos de cada una de las configuraciones de índice S1-S5 son entonces clasificados en orden ascendente . Después, las secuencias código-símbolo son reortienadas de la siguiente manera: Para las configuraciones de velocidad 1, 2 y 4, las becuencias código-símbolo se reordenan como: U, Wo(S?), W0(S2), W0(S3), Wi(S4), W?(S5) Para las configuraciones de velocidad 3 y 5, las secuencias código-símbolo se reordenan como U, Wo(S?), Entrelace matriz En el paso 404, las secuencias código-símbolo reordenadas en la etapa de reordenamiento de símbolos están agrupadas cada una en varios segmentos de longitud M y entonces cada segmento se sujeta a un entrelace matriz de acuerdo con el método descrito abajo. Para las configuraciones de velocidad 1 y 3, las secuencias código-símbolo reordenadas en la etapa de reordenamiento de símbolos están agrupadas cada una en I tres segmentos de longitud M y entonces cada segmento se sujeta a un entrelace matriz con R= 4 filas, C= 64 columnas y L= 15 niveles, Para la configuración de velocidad 2, las secuencias código-símbolo reordenadas en la etapa de reordenamiento de símbolos están agrupadas cada una en dos segmentos de longitud Ai, seguidas por un tercer segmento de longitud 5N-2M= 2560. Cada uno de los primeros dos segmentos se sujeta a un entrelace matriz con R= 4 filas, C= (¡4 columnas y L= 15 niveles. El tercer segmento se sujeta a un entrelace matriz con R= 4 filas, C= 12Í colujnnas y L= 5 niveles. Para la configuración de velocidad 2, la secuencia de salida del entrelazador para el codificador turbo serán los símbolos entrelazados U segu idos por los símbolos entrelazados Wo (Si) /W0 (S2) / o (S3) . Para la configuración de velocidad 4, las secuencias código-símbolo reordenadas en la etapa de reor<}ienamiento de símbolos están agrupadas cada una en tres segmentos de longitud M y entonces cada segmento se sujeta a un entrelace matriz con R= 4 filas, C= 256 columnas y L= 5 niveles. Para la configuración de velocidad 4, la secuencia de salida del entrelazador para el codificador turbo serán los símbolos entrelazados U segu dos por los símbolos entrelazados Wo (Si) /W0 (S2) /W0 (S3) y de pues los símbolos entrelazados Wi (S ) Wi (S5) .
Para la configuración de velocidad 5, las secuencias código-símbolo reordenadas en la etapa de reordenamiento de símbolos están agrupadas cada una en dos segmentos de longitud Ai, seguidas por un tercer segmento de longitud 3W-2AÍ= 2048. Cada uno de los primeros dos segmentos se sujeta a un entrelace matriz con R= 4 filas, C= 256 columnas y L= 5 niveles. El tercer segmento se sujera a un entrelace matriz con R= 4 filas, C= 512 columnas y L= 1 nivel. Para la configuración de velocidad 5, La secuencia de salida del entrelazador para el codificador turbo serán los símbolos entrelazados U seguidos por los símbolos entrelazados Wo (Si) /Wo (S2) /Wo (S3) y después los símbolos entrelazados Wi (S4) /Wi (S5) .
Modulación En el paso 406, se utiliza una modulación de amplitud en cuadratura de 16-ary (QAM) para modular los símbclos reordenados y entrelazados en la etapa de entrelace matriz. La figura 6 ilustra una constelación de señal para el esquema de modulación de 16-QAM. Cuatro símbolos sucesivos de salida de entrelazador de canales, x(4i)¡, x(4i+l), x(4i+2), y x(4i+3), i=0,..., M-l , está I trazado hacia el punto de constelación de señal (/nr(i), (mQ ( i ) ) . La tabla 2 especifica el trazo de los símbolos entrelazados para los símbolos de modulación.
Repetición/Truncado de secuencia con referencia nuevamente a la figura 4, en el paso 408, si el número de símbolos de modulación requerido es mayor que el número provisto en las modalidades anteriores, entonces la secuencia completa de símbolos de modulación de entrada puede repetirse la secuencia completa tantas veces como sea posible seguida por una transmisión parcial de una secuencia. Si se necesita una transmisión parcial, entonces puede utilizarse la primera porcion de una secuencia de símbolos de modulación de entrada. En forma similar, si el número de símbolos de modulación requerido es menor que el número provisto, entonces se utiliza sólo la primera porción de la secuencia de símbolos de modulación de entrada y el resto es truncado. En otro aspecto de la invención, el paso de modulación 406 y el paso de repetición/truncado de secuencia 408 puede intercambiarse sin afectar el resultado final del entrelazador. En otro aspecto de la invención, la salida de un codificador turbo puede ser aleatoria y demultiplexada en cincD subsecuencias designadas como S, Po, Po' i i y Pi' • En forma similar al primer aspecto, la secuencia S se refiere a los bits sistemáticos del codificador turbo. Las secuencias Po y Po' se refieren a las primeras secuencias de paridad (velocidad 1/3) de los dos codificadores componentes del codificador turbo, y las secuencias Pi, Pi' se refieren a las segundas secuencias de paridad (velocidad 1/5 de los dos codificadores componentes del codificador turbo. Para las configuraciones de velocidad 3 y 4, Pi, Pi' designan secuencias vacías. Cada una de las cinco secuencias S, Po, Po' , Pi, y Pi' tiene una longitud de N símbolos. Para las configuraciones de velocidad 1 y 4, A7= J072; para la configuración de velocidad 2, N= 2048; para la configuración de velocidad 3, N= 5120; y para la conf iguración de velocidad 5, N= 4096. Ai denota el número de símbolos de código que pueden transmitirse en un intervalo, por ejemplo, Aí= 3840 para las configuraciones de velocidad 1, 2 y 3; y para las configuraciones de velocidad 4 y 5, Aí= 5120.
Entrelace matriz I La figura 5 ilustra un diagrama de flujo para una serie de pasos de permutación de acuerdo con este aspecto de la invención. Las secuencias S, P0, Po' / Pir y Pi' están I escritas en selecciones rectangulares de filas R y colurtinas C para formar un primer bloque o matriz de entr rada U, un segundo bloque o matriz de entrada WQ está formado por la concatenación de Po, y Po' , y un tercer bloque o matriz de entrada Wx está formado por la está? en final-alrededor-desvío por una cantidad (piáo (i/D) mod R) , donde el parámetro D se especifica en la tabla 3. Se aprecia que los valores elegidos para los parámetros de arriba son sólo para propósitos ejemplares y que pueden utilizarse otros valores TABLA 3 Parámetros de entrelazador matriz para cada configuración la manera siguiente: Las configuraciones de índice Si, S2 y S3 se definen de la siguiente manera: S?={piso(C/Aí?) +alrededor (i* (2C/Aí?) | 0<i<Aí?}, S2={piso(C/AÍ2)+alrededor(i* (2C/AÍ2) | 0<i<Aí2}-S?, S3={i|?<i<2C}-S?- S2, donde C se especifica en la tabla 3 y Aíi, Aí2 y Aí3 se especifican en la tabla 4. Si la matriz Wi no está vacía, entonces las columnas de W2 están particionadas en las configuraciones S4 y S5 de la siguiente manera: S4={piso(C/Aí3)+alrededor(i* (2C/AÍ3) | 0<i<Aí3}, S5={i| 0<i<2C}-S4, TABLA 4 Parámetros de partición de columnas índice Si, S2,..., S5, los elementos son entonces clasi.ficados en orden de aumentación para producir un grupcj) de elementos reordenado.
Yuxtaposición y segmentación de matriz En el paso 506, las matrices W, Wo y Wi están entorices yuxtapuestas, con las columnas dispuestas de la sigu|iente manera: W, W0(S?), W0(S2), W0(S3), W?(S4), W?(S5), W... En algunos casos, la matriz Wi no está vacía. Si la m|atriz Wi no está vacía, entonces la matriz yuxtapuesta tiene R= 4 filas, 4C o 6C columnas, y K niveles. Despµés, definir L?= 2M/R si la configuración de velocidad^ 3 M/ R de otra manera L2= L3= M/R La matriz yuxtapuesta es entonces segmentada en cuat ro partes con base en su índice de columna L\, L2 , y La- n particular, el primero, segundo y tercer segmentos cons tan de las columnas L\, L2 , y 3, respectivamente, y el cuarto segmento consta del resto de columnas de la matriz yuxtapuesta .
Entrelace de columnas En el paso 508, las columnas de los primeros tres segmentos de la etapa de yuxtaposición y segmentación de la matriz se entrelazan de la manera siguiente: En el segmento k-th ( k= 1, 2, 3, ...) de la matriz yuxtapuesta, la columna i-th se mueve a la columna p(i)-th, donde p(i)= 79imod k, 0<i<Lk Los símbolos en cada segmento son entonces leídos con el índice de fila incrementado primero, seguido por el índ ce de columna.
Modulación Después de la etapa de entrelace de columna, en el paso 510, se utiliza un 16-QAM para modular los símkolos entrelazados. En particular, las cuatro filas de símkolos consecutivas (R= 4) de la etapa de entrelace de columna están agrupadas para formar un símbolo de modulación 16-QAM. El 16-QAM se analiza arriba con otros aspectos de la invención.
Repetición/truncado de secuencia Similar a otros aspectos de la invención, en el pasó 512, si el número de los símbolos requeridos es mayor al número provisto en las modalidades de arriba, entonces la secuencia completa de símbolos de modulación de entrada se puede repetir la secuencia completa tantas veces como sea posible seguida por una transmisión parcial de una secuencia. Si se necesita una transmisión parcial, entojnces se puede utilizar la primera porción de la secuencia de símbolo de modulación de entrada. Si el número de símbolos de modulación requeridos es menor que el número provisto, entonces se utiliza sólo la primera porción de la secuencia de símbolo de modulación de entrada y el resto es truncado. En otro aspecto de la invención, el paso de modulación 510 y el paso de repetición/truncado de secuencia 512 puede intercambiarse sin afectar el resultado final del entrelazador. Con en entrelazador de canales de la invención, los códigos de alta velocidad tales como aquellos utilizados para los servicios de difusión/multidifusión pueden generarse simplemente desechando o truncando las pocas últimas salidas del entrelazador. Este procedimiento provee resultados que aproximan a los códigos turbo óptimos o casi óptimos que operan a velocidades tales como 4/5, 2/3, 1/2, 1/3, 1/4 y 1/5, con los patrones de perforación adecuados, y otras velocidades diseñadas para operar en sistemas que proveen difusión platino sobre la técnica entenderán que la información y señales pueden ser representadas utilizando cualquiera de las diferentes y variadas tecnologías y técricas. Por ejemplo, datos, instrucciones, comandos, información, señales, bits, símbolos y circuitos que pueden ser referenciados a través de la descripción de arplba pueden ser representados por voltajes, corrientes, ondas electromagnéticas, campos o partículas magnéticas, campos o partículas ópticas, o cualquier combinación de los mismos . Aquellos expertos en la técnica además podrán apreciar que los diferentes pasos lógicos ilustrativos de bloques, módulos, circuitos y de algoritmo descritos en confxión con las modalidades reveladas en la presente puefen instrumentarse como hardware electrónico, software de computadora, o combinaciones de ambos. Para ilustrar claramente este intercambio de hardware y software, diferentes componentes, bloques, módulos, circuitos y pasfs ilustrativos han sido descritos arriba generalmente en términos de su funcionalidad. El hecho de que tal funcionalidad sea instrumentada como hardware o software depende de la aplicación particular y restricciones de diseño impuestas al sistema en su totalidad. Los expertos en la técnica pueden instrumentar la funcionalidad descrita de diferentes formas para cada aplicación particular, pero tales decisiones de instrumentación no debfn interpretarse como causantes de desvío del alcance de la presente invención. Los diferentes bloques, módulos y circuitos lógicos ilustrativos descritos en conexión con las modalidades reveladas en la presente pueden instrumentarse o rjealizarse con un procesador de propósito general, un pro4esador de señal (DSP) , un circuito integrado de aplicación específica (ASIC) , una selección de puerta de carneo programable (FPGA) u otro dispositivo lógico pro? ramablíe, puerta diferenciada o lógica de transistor, componentes diferenciados de hardware, o cualquier comoinación de los mismos diseñada para realizar las fun iones descritas aquí. Un procesador de propósito gen ral puede ser un microprocesador, pero en alternativa, el rocesador puede ser cualquier procesador convencional, cont.rolador, microcontrolador, o máquina de estado. Un procesador puede también ser instrumentado como una combinación de dispositivos de cómputo, por ejemplo, una combinación de un DSP y un microprocesador, una pluralidad de microprocesadores, uno o más microprocesadores en conjunción con un núcleo DSP, o cualquier otra configuración similar. Los pasos de un método o algoritmo descritos en conexión con las modalidades reveladas aquí pueden ser incorporados directamente en hardware, en un módulo de software ejecutado por un procesador, o en una combinación de [Las dos. Un módulo de software puede residir en una memoria RAM, memoria flash, memoria ROM, memoria EPROM, memoria EEPROM, registros, disco duro, un disco removible, un CD-ROM, o cualquier otro medio de forma de almacenamiento conocido en la técnica. Un medio ejemplar de almacenamiento acoplado al procesador tal que el procesador pueda leer la información pertinente, y escribir la información en el medio de almacenamiento. En la alternativa, el medio de almacenamiento puede ser integral al procesador. El procesador y el medio de alma cenamiento pueden residir en un ASIC. El ASIC puede resa dir en una terminal de usuario. En la alternativa, el pprrooicesador y el medio de almacenamiento pueden residir en una terminal de usuario como componentes diferenciados. La descripción previa de las modalidades desc ritas está provista para permitir a cualquier persona expe rta en la técnica hacer o utilizar la presente invención. De este modo, la presente invención no se pretende se limite a las modalidades mostradas aquí pero si que esté de acuerdo con el alcance más amplio consistente con los principios y características novedosas reveladas en la misma.

Claims (1)

  1. NOVEDAD DE LA INVENCION Habiendo descrito el presente invento, se con$idera como una novedad y, por lo tanto, se reclama comf prioridad lo contenido en las siguientes : REIVINDICACIONES i medios para la demultiplexación de una pluralidad de bits sistemáticos y una pluralidad de bits de paridad en una pluralidad de secuencias, caracterizados porque la pluralidad de bits sistemáticos y la pluralidad de bits de paridad son distribuidos secuencialmente entre la pluralidad de secuencias; medios para reordenar la pluralidad de secuencias con base en una configuración de índice; medios para agrupar la pluralidad de secuencias I en j una pluralidad de segmentos y entrelazar cada uno de los segmentos que forman una pluralidad de matrices que tienen una pluralidad de elementos; medios para modular la pluralidad de elementos de una pluralidad de matrices; y medios para truncar los elementos modulantes de cad matriz de la pluralidad de matrices, caracterizados pordue la secuencia de salida comprende los elementos modulantes truncados de cada matriz de la pluralidad de matrices . 2.- El aparato de conformidad con la reí /indicación 1, caracterizado porque la demultiplexación ocurre por el almacenamiento de los bits sistemáticos y los bits de paridad en una pluralidad de selecciones rectangulares de filas R y columnas C que forman un primer bloque de entrada U, un segundo bloque de entrada Wo, y un tercer bloque de entrada Wi, caracterizado porque el primer bioque de entrada U comprende los bits sistemáticos, el segundo bloque de entrada W0 está formado por la concatenación de una primera configuración de bits de paridad, y el tercer bloque de entrada Wi está formado por la concatenación de una segunda configuración de bits de par idad. 3.- El aparato de conformidad con la reivindicación 2, caracterizado porque los bits sistemáticos y los bits de paridad se escriben en la pluralidad de selecciones de los bloques de entrada U, W0, y Wi por filas, y caracterizado porque los bits se colocan comenzando desde la fila superior y se colocan de ascendente; y reordenar la pluralidad de secuencias de la manera siguiente : U, Wo(S?), W0(S2), W0(S3), W?(S4), W?(S5) para las configuraciones de velocidad 1, 2 y 4, y U, W0(S?), W0(S2), W0(S3) para las configuraciones de Velocidad 3 y 5. 6.- El aparato de conformidad con la reivindicación 5, caracterizado porque los parámetros M±, Aí2 y Aí3 se almacenan en una tabla de consulta. 7.- El aparato de conformidad con la reivindicación 1, caracterizado porque el agrupamiento y el entrelace ocurre al: agrupar la pluralidad de secuencias reordenadas en segmentos de longitud Ai cada uno; y realizar el entrelace de matriz en cada uno de reivindicación 1, caracterizado porque los parámetros para la configuración de índice se almacenan en una tabla de consulta . 11.- Un método para entrelazar una pluralidad de bita sistemáticos y una pluralidad de bits de paridad y para generar una secuencia de salida que puede transmitirse en paquetes multi-intervalo desde una estación base hacia una estación remota en un sistema de comunicación inalámbrica, que comprende: I demultiplexar la pluralidad de bits sistemáticos y la pluralidad de bits de paridad en una pluralidad de secuencias, caracterizada porque la pluralidad de bits sistemáticos y la pluralidad de bits de paridad son distribuidos secuencialmente entre la pluralidad de las sequencias; reordenar la pluralidad de secuencias con base en una, configuración de índice; agrupar la pluralidad de secuencias en una pluralidad de segmentos y el entrelace de cada uno de los segmentos que forman una pluralidad de matrices que tienen un4 pluralidad de elementos; modular la pluralidad de elementos de la pluralidad de matrices; y truncar los elementos modulados de cada matriz de lal pluralidad de matrices, caracterizado porque la secuencia de salida comprende los elementos modulantes trurjcados de cada matriz de la pluralidad de matrices. 12.- El método de conformidad con la reivindicación 11, caracterizado porque la demijiltiplexación ocurre al almacenar los bits sistemáticos y ios bits de paridad en una pluralidad de selecciones rectangulares de filas R y columnas C que forman un primer bloque de entrada U, un segundo bloque de entrada Wo, y un terc:er? bloque de entrada i, caracterizados porque el bloque de entrada U comprende los bits sistemáticos, el segiindo bloque de entrada Wo está formado por la con atenación de una primera configuración de los bits de par dad, y un tercer bloque de entrada Wi está formado por la concatenación de una segunda configuración de los bits de pariidad. 13 El método de conformidad con la reivindicación 12, caracterizado porque los bits sistemáticos y los bits de paridad se escriben en la pluralidad de selecciones de los bloques de entrada U, W0 y Wi, por filas, y caracterizado porque los bits se colocan comenzando desde la fila superior y se colocan de izquierda a derecha. 14.- El método de conformidad con la reivindicación 11, caracterizado porque la configuración de índice se clasifica en orden ascendente. 15.- El método de conformidad con la reivindicación 11, caracterizado porque el reordenamiento ocu?re por: definir M= M-N si M>N, 2Aí de otra manera M2= min(2 J, Aíi+AÍ) , Aí3= AÍ1+AÍ-2A7 si Mí+M>2N M2+M-2N de otra manera, donde Ai denota el número de bits que puede ser transmitida en un intervalo y A7 denota la longitud de la pluralidad de secuencias; definir la configuración de índice que tiene una pluralidad de configuraciones Si, S2, S3, S y S5, donde: S?={alrededor (i* (2N/M?) \ 0=i<Mx} , S2={alrededor (i* (2N/M?) | 0<i<Aí?}-S?, S3={i| 0<i<2JV}-S?- S2, S4={alrededor (i* (2N/M3) | 0<i<AÍ3}, S5={i| 0<i<2JV}-S4; clasificar una pluralidad de elementos de cada una de las configuraciones Si, S2, S3, S4 y S5 en un orden ascendente; y ! reordenar la pluralidad de secuencias de la manepa siguiente: U, W0(S?), W0(S2), W0(S3), W?(S4), W?(S5) para las configuraciones de velocidad 1, 2 y 4, y U, W0(S?), W0(S2), W0(S3) para las configuraciones de vjelocidad 3 y 5. 16.- El método de conformidad con la reivindicación 15, caracterizado porque los parámetros Aíi, Aí2 y Aí se almacenan en una tabla de consulta. 17.- El método de conformidad con la reivindicación 11, caracterizado porque el agrupamiento y el entrelace ocurre al: agrupar la pluralidad de secuencias reordenadas en tegmentos de longitud Ai cada uno; y realizar el entrelace de matriz en cada uno de los segmentos. 18.- El método de conformidad con la reiVindicación 11, caracterizado porque el esquema de modelación para el paso de modulación es 16-QAM. 19.- El método de conformidad con la reivindicación 11, caracterizado porque el truncado comprende además la repetición de elementos modulantes. 20.- El método de conformidad con la reivindicación 11, caracterizado porque los parámetros para la configuración de índice se almacenan en una tabla de onsulta . 21.- El método de conformidad con la reivindicación 11, caracterizado porque el truncado se realiza de acuerdo con la velocidad de símbolo de código deseada . 22.- Un método para el entrelace de una piuríalidad de bits sistemáticos y una pluralidad de bits de paridad y para generar una secuencia de salida que puede transmitirse en paquetes multi-intervalo desde una est. ción base hacia una estación remota en un sistema de comijinicación inalámbrica, que comprende: demultiplexar la pluralidad de bits sistemáticos y la pluralidad de bits de paridad en una pluralidad de sec?encias, caracterizada porque la pluralidad de bits sistemáticos y la pluralidad de bits de paridad son distribuidos secuencialmente entre la pluralidad de las sec?encias ; reordenar la pluralidad de secuencias con base en una configuración de índice; agrupar la pluralidad de secuencias en una pluralidad de segmentos y el entrelace de cada uno de los segjnentos que forman una pluralidad de matrices que tienen una pluralidad de elementos; truncar los elementos modulados de cada matriz de la pluralidad de matrices, caracterizado porque la secuencia de salida comprende los elementos modulantes truncados de cada matriz de la pluralidad de matrices; y modular la pluralidad de elementos de la pluralidad de matrices 23.- El método de conformidad a la reivindicación 22, caracterizado porque la configuración de índice se cía ifica en orden ascendente. 24.- Un aparato para entrelazar una pluralidad de bits sistemáticos y una pluralidad de bits de paridad y para generar una secuencia de salida que pueda ser transmitida en paquetes multi-intervalo desde una estación basé hacia una estación remota en un sistema de comunicación inalámbrica, que comprende: medios para la demultiplexación de una plulralidad de bits sistemáticos y una pluralidad de bits de paridad en una pluralidad de secuencias, caracterizados porque la pluralidad de bits sistemáticos y la pluralidad de bits de paridad son distribuidos secuencialmente entre la pluralidad de secuencias; medios para reordenar la pluralidad de secuencias; medios para formar una pluralidad de matrices partiendo de una pluralidad de secuencias reordenadas, caracterizados porque medios de formato están basados en una configuración de índice; medios para permutar la pluralidad de matrices que forman una matriz yuxtapuesta que tiene una pluralidad de segmentos, una pluralidad de columnas, y una pluralidad de lement°s; medios para entrelazar la pluralidad de columnas; medios para modular la pluralidad de elementos en la pluralidad de segmentos; y medios para truncar los elementos modulados en la pluralidad de segmentos de la matriz yuxtapuesta, caracterizados porque la secuencia de salida comprende los elementos de modulación truncados de la pluralidad de segmentos de la matriz yuxtapuesta. 25.- El aparato de conformidad con la reivindicación 24, caracterizado porque la demultiplexación ocurre por el almacenamiento de los bits sistemáticos y los bits de paridad en una pluralidad de selecciones rectangulares de filas R y columnas C que forman un primer bloque de entrada U, un segundo bloque de entrada Wo, y un tercer bloque de entrada Wi, caracterizado porque el primer bloque de entrada U comprende los bits sistemáticos, el segundo bloque de entrada Wo está formado poij la concatenación de una primera configuración de bits de paridad, y el tercer bloque de entrada W está formado por la concatenación de una segunda configuración de bits I de i paridad. 26.- El aparato de conformidad con la reivindicación 24, caracterizado porque los bits sistemáticos y los bits de paridad se escriben en la pluralidad de selecciones de los bloques de entrada U, W0, y W: por filas, y caracterizado porque los bits se colocan comenzando desde la fila superior y se colocan de izquierda a derecha. 27.- El aparato de conformidad con la reivindicación 24, caracterizado porque la configuración de índice se clasifica en orden ascendente. 28.- El aparato de conformidad con la reivindicación 25, caracterizado porque el reordenamiento ocutrre al: desviar en círculo hacia abajo cada elemento en cad columna de cada bloque; y cambiar el orden de las columnas dentro de cada bloque . 29.- El aparato de conformidad con la reivindicación 28, caracterizado porque dentro del primer bloque de entrada U, los elementos en la columna i-th se cambian cíclicamente por una cantidad ( i odR) , donde R denota el número de filas de la selección rectangular que forman los bloques de entrada. 30.- El aparato de conformidad con la re vindicación 28, caracterizado porque dentro de los bloques de entrada W0 y Wi7 los elementos en la columna i-th se cambian cíclicamente por una cantidad (piso ( i/D) mod. ) , donde D es un parámetro predeterminado basido en una configuración de velocidad y R denota el número de filas de la selección rectangular que forman los bloques de entrada. 31.- El aparato de conformidad con la reivindicación 24, caracterizado porque el formato ocurre al: definir la configuración de índice que tiene una plu ralidad de configuraciones Si, S2, S3, S4 y S5, donde: S?={piso(C/Aí?) +a!rededor(i* (2C/Aí?) | O=KMi}, S2={piso(C/M2) +alrededor(i* (2C/M2) \ 0=i<M2}-Slr S3={í I 0<i<2C}-S?- S2, +alrededor(i* (2C/AÍ3) |?<i<AÍ3}, y S5={i| 0<i<2C}-S4, caracterizado porque los parámetros Mi, Aí2 y Aí3 se especifican en una tabla de consulta y C denota el número de columnas de la selección rectangular que forman los bloques de entrada. 32.- El aparato de conformidad con la reivindicación 24, caracterizado porque la permuta ocurre oner las columnas de la pluralidad de o(S?), W0(S2), W0(S3), W?(S4), W?(S ), y dir la matriz yuxtapuesta en una pluralidad de segmentos que incluyen las columnas \, L2, L3 y , donde L?, L2 , 3 y L4 se definen como: L?= 2M/ R si la configuración de veloc?dad= 3 M/R de o tra manera L2= L3= M/R = col umnas res tantes , donde Ai denota el número de símbolos de código que pueden transmitirse en un intervalo, y R denota el número de filas de la selección rectangular que forman los bloques de entrada. 33.- El aparato de conformidad con la reivindicación 32, caracterizado porque los parámetros Aíi, Aí2 y Aí3 se almacenan en una tabla de consulta. 34.- El aparato de conformidad con la reivindicación 32, caracterizado porque la matriz yuxtapuesta tiene 4 filas, 4C o 6C columnas, y K niveles, donde C denota el número de columnas de la selección rectangular que forma los bloques de entrada y K denota el nivel de entrelace para la matriz yuxtapuesta. 35.- El aparato de conformidad con la reivindicación 32, caracterizado porque el entrelace ocujrre por: desviar la columna i-th a la columna p(?)-th en cacia uno de los segmentos k-th (k= 1, 2, 3), donde p(i)= 79ímod k, 0<i<Lk; y leer los elementos de cada uno de los segmentos con el índice de filas incrementándose al principio, seguido por el índice de columnas 36.- El aparato de conformidad con la reivindicación 24, caracterizado porque el esquema de modulación para medios modulantes es 16-QAM. 37.- El aparato de conformidad con la reivindicación 24, caracterizado porque medios de truncado comprenden además medios para repetir del elementos modulantes . 38.- El aparato de conformidad con la transmitirse en paquetes multi-intervalo desde una estación base hacia una estación remota en un sistema de comunicación inalámbrica, que comprende: demultiplexar la pluralidad de bits sistemáticos y la pluralidad de bits de paridad en una pluralidad de secuencias, caracterizada porque la pluralidad de bits reivindicación 39, caracterizado porque la demultiplexación ocurre al almacenar los bits sistemáticos I ^ y los bits de paridad en una pluralidad de selecciones rectangulares de filas R y columnas C que forman un primer bloque de entrada U, un segundo bloque de entrada Wo, y un tercer bloque de entrada Wi, caracterizados porque el bloque de entrada U comprende los bits sistemáticos, el segundo bloque de entrada W0 está formado por la concatenación de una primera configuración de los bits de bloque de entrada Wi esta formado por una segunda configuración de los bits método de conformidad con la reiVindicación 39, caracterizado porque los bits sistemáticos y los bits de paridad se escriben en la pluralidad de selecciones de los bloques de entrada U, o y Wi, por filas, y caracterizado porque los bits se colocan comenzando desde la fila superior y se colocan de izq [taierda a derecha. 42.- El método de conformidad con la reívindicación 39, caracterizado porque la configuración de índice se clasifica en orden ascendente. 43.- El método de conformidad con la reivindicación 40, caracterizado porque el reordenamiento ocurre por: desviar en círculo hacia abajo cada elemento en cada columna de cada bloque; y cambiar el orden de las columnas dentro de cada bloque . 44 El método de conformidad con la reivindicación 43, caracterizado porque dentro del primer bloque de entrada U, los elementos en la columna i-th se cambian cíclicamente por una cantidad (imodí?), donde R denota el número de filas de la selección rectangular que fornan los bloques de entrada. 45.- El método de conformidad con la reíVindicación 43, caracterizado porque dentro de los bioques de entrada Wo y Wi, los elementos en la columna i-th se cambian cíclicamente por una cantidad (Pi o ( i/D) modR) , donde D es un parámetro predeterminado bas ido en una configuración de velocidad y R denota el númfro de filas de la selección rectangular que forman los blodues de entrada. 46.- El método de conformidad con la reivindicación 39, caracterizado porque el formato ocurre por definir la configuración de índice que tiene una pluralidad de configuraciones Si, S2, S3, S4 y S5, donde: S?={piso(C/Aí?) +alrededor ( i* ( 2C/M? ) \ 0=i<M?} , S2={piso ( C/M2 ) +alrededor ( i* ( 2C/M2 ) \ 0=i<M2}-S?, S3={i| 0<i<2C}-S?- S2, S5={i|?<i<2C}-S4, caracterizado porque los parámetros Aíi, Aí2 y Aí3 se donde L\, L2, L3 y L*¡ se definen como: L?= 2M/R si la configuración de velocidad= 3 M/R de otra manera L2= L3= M/R 4= columnas res tantes , dónele Ai denota el número de símbolos de código que pueden transmitirse en un intervalo, y R denota el número de filas de la selección rectangular que forman los bloques de entrada 48. El método de conformidad con la reivindicación 47, caracterizado porque los parámetros LÍ , 2 y L3 se almacenan en una tabla de consulta. 49.- El método de conformidad con la reivindicacion 47, caracterizado porque la matriz yuxt.apuesta tiene 4 filas, 4C o 6C columnas, y K niveles, doñee C denota el número de columnas de la selección rectangular que forma los bloques de entrada y K denota el nivel de entrelace para la matriz yuxtapuesta. 50.- El método de conformidad con la reivindicación 47, caracterizado porque el entrelace ocurjre por: desviar la columna i-th a la columna p(i)-th en cada uno de los segmentos k-th (k= 1, 2, 3), donde p(i)= 79ímodLk, 0<i<Lk; y leer los elementos de cada uno de los segmentos con el índice de filas incrementándose al principio, seguijdo por el índice de columnas. 51.- El método de conformidad con la reivindicación 39, caracterizado porque el esquema de modulación para medios modulantes es 16-QAM. 52.- El método de conformidad con la reivi dicación 39, caracterizado porque el truncado comprende además medios para repetir los elementos modulantes. l 53.- El método de conformidad con la I reivindicación 39, caracterizado porque los parámetros para la configuración de índice se almacenan en una tabla de consulta. 54.- El aparato de conformidad con la reivindicación 1, caracterizado porque por lo menos uno de medi.os de demultiplexación, medios de reordenamiento, medí-os de agrupamiento y entrelace, medios de modulación, y medios de truncado comprende un elemento de memoria y un elemento de control acoplado al elemento de memoria, caracterizado porque el elemento de control está configurado para realizar las funciones de por lo menos uno de medios mencionados arriba, y caracterizado porque el elemento de control incluye por lo menos un procesador de piropósito general, un procesador de señal digital (DSP , un circuito integrado de aplicación específica (ASIC), una selección de puerta de campo programable (FPGA , una puerta diferencial o lógica de transistor, un microprocesador, un controlador, y una máquina de estado. 55.- El aparato de conformidad con la reivihdicación 24, caracterizado porque por lo menos uno de medios de reordenamiento, medios de formato, medios de permuta, medios de entrelace, medios de modulación, y medios de truncado comprende un elemento de memoria y un elemento de control acoplado al elemento de memoria, caracterizado porque el elemento de control está configurado para realizar las funciones de por lo menos uno dc; medios mencionados arriba, y caracterizado porque el elemento de control incluye por lo menos un procesador de propósito general, un procesador de señal digital (DSB) , un circuito integrado de aplicación específica (ASIC) , una selección de puerta de campo programable (FPGA) , una puerta diferencial o lógica de transistor, un microprocesador, un controlador, y una máquina de estado.
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