KR980012943A - Analog / digital conversion device - Google Patents
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Abstract
본 발명은 폴딩 블록(folding block) 및 인터폴레이션 블록(interpolation block)을 구비하여 높은 응답 속도와 저전력 소비, 그리고 오류 방지와 회로의 크기를 감소시킬 수 있는 아날로그/디지탈 변환기에 관한 것으로, 폴딩 블록(221∼223)은 입력 전압의 전체 구간을 소정의 구간으로 나누어 출력 전류(IF1, IF2, IF3)를 발생시킨 다음, 비교기를 통해 입력된 신호의 대소를 비교하여 상위 비트(bl, b3, b3)를 얻으며, 또한 IF4는 폴딩 블록(F3)의 Vref에 일징한 오프셋을 주어서 얻고 IF5는 IF3의 반대 출력이므로 -IF3를 이용하여 얻고, 전류 미러와 파장 지율을 이용하여 인터폴레이션 출력 신호(IG1∼IG6, IF3∼IF5)를 얻으며, 상기와 같은 인터폴레이션 과정을 통해 처리된 신호(IG1∼IG6, IF3∼IF5)는 인코딩 블록(250)의 비교기에 의해 비교되어 래치에 일시 보관되며, 인코더를 통해 2진 코드로 인코딩됨으로서, 상기 9개의 신호(IG1∼IG6, IF3∼IF5)를 이용하여 하위 3비트(b4∼b6)가 결정되며, 이때, 하위 비트(b4∼b6)는 상위 비트(bl∼b3)와 같이 직접 비교기에 입력하여 결정하는 것이 가능하나, 이러한 경우에는 폴딩 블록의 출력 단자에 생성되는 기생 커패시턴스가 커져 속도가 느려지게 되므로 인터폴레이션을 시킨 다음 비교기에 의해 비교하여 래치시킨 후 2진코드로 인코딩하여 하위 비트(b4∼b6)를 결정하는 것으로, 종래와 같이 완전 병렬형 6비트 A/D 변환기로 구성하는 경우에는 26-1=63개의 비교기가 괼요하지만, 본 발명을 적용한 6비트 A/D 변환기의 경우 필요한 비교기의 총수는 11개로서, 비교기의 수를 현저히 줄일 수 있으므로 집적 회로의 크기를 줄일 수 있으며, 비교기의 수가 감소함으로 인하여 입력 커패시턴스가 감소하여 고속의 입력 드라이버 버퍼 앰프가 불필요하고, 또한 샘플링 지터에 의한 오류 발생이 적으며, 회로가 전류 모드로 구성됨으로서 고속 동작이 가능하고, 저전압에서의 동작이 가능하여 전력 소모를 줄일 수 있는 효과가 제공됨을 특징으로 한다.The present invention relates to an analog / digital converter having a folding block and an interpolation block and capable of reducing a response speed and a low power consumption as well as an error prevention and a circuit size. The folding block 221 223) generates the output currents I F1 , I F2 and I F3 by dividing the entire section of the input voltage by a predetermined section and then compares the magnitudes of the signals inputted through the comparator and outputs the upper bits bl, Obtained the b3), in addition, I F4 gained by giving an offset to iljing V ref of the folding block (F3) I F5 because it is opposite to the output of the I F3 gained by using the F3 -I, interpolation using a current mirror with wavelength supporting ratio I G1 to I G6 and I F3 to I F5 through the interpolation process as described above are input to the comparator of the encoding block 250 and the output signals I G1 to I G6 and I F3 to I F5 , By comparing the time stamps on the latch And, by being encoded by the encoder to a binary code, and the lower 3 bits (b4~b6) determined by using the nine signal (I G1 ~I G6, I F3 F5 ~I), At this time, the low-order bit (b4 B6) can be determined by inputting them directly to the comparator like the upper bits (bl to b3). However, in this case, since the parasitic capacitance generated at the output terminal of the folding block becomes large and the speed becomes slow, Bit 6-bit A / D converter as in the prior art, 2 6 -1 = 63 comparators are used. In this case, However, since the number of comparators necessary for the 6-bit A / D converter according to the present invention is 11, the number of comparators can be significantly reduced, which can reduce the size of the integrated circuit, It reduces the capacitance, eliminates the need for a high-speed input driver buffer amplifier, reduces errors caused by sampling jitter, and allows the circuit to operate in a current mode, allowing high-speed operation and operation at low voltages, Is provided.
Description
제1도는 종래의 완전 병렬형 n비트 A/D 변환기의 구성을 나타낸 블록도.1 is a block diagram showing a configuration of a conventional fully parallel type n-bit A / D converter;
제2도는 본 발명을 이용한 6비트 A/D 변환기의 구성을 나타낸 블록도,FIG. 2 is a block diagram showing a configuration of a 6-bit A / D converter using the present invention;
제3도는 본 발명의 폴딩 블록의 내부 구성을 나타낸 회로도,FIG. 3 is a circuit diagram showing an internal configuration of a folding block of the present invention;
제4도는 본 발명의 인터폴레이션 블록의 내구 구성을 나타낸 회로도,FIG. 4 is a circuit diagram showing the endurance configuration of the interpolation block of the present invention;
제5도는 폴링 블록의 출력신호와 인터폴레이션 블록의 출력 신호의 관계를 나타낸 도면.FIG. 5 is a diagram showing the relationship between the output signal of the polling block and the output signal of the interpolation block; FIG.
〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art
210 : 기준 전압 발생 블록 221∼225 : 폴딩 블록210: reference voltage generating block 221 to 225: folding block
231∼233 : 비교기 240 : 인터폴레이션 블록231 to 233: comparator 240: interpolation block
250 : 인코딩 블록 Q1∼Q18, Q41∼Q50 : 트랜지스터250: encoding block Q1 to Q18, Q41 to Q50:
DP : 차종 페어 D4l∼D45 : 다이오드DP: Vehicle pair D4l to D45: Diode
본 발명은 아날로그/디지탈 변환기(이하 A/D 변환기라 함)에 관한 것으로, 특히 폴딩 블록(folding block) 및 인터폴레이션 블록(interpolation block)을 구비하여 높은 응답 속도와 저전력 소비, 그리고 오류 방지와 회로의 크기를 감소시킬 수 있는 장치에 관한 것이다.The present invention relates to an analog / digital converter (hereinafter referred to as an A / D converter), and more particularly, to an A / D converter having a folding block and an interpolation block to realize high response speed, low power consumption, To a device capable of reducing its size.
첨부한 도면의 제1도는 종래의 완전 병렬형 n비트 A/D 변환기의 구성을 나타낸 블록도이다.FIG. 1 of the accompanying drawings is a block diagram showing a configuration of a conventional fully parallel type n-bit A / D converter.
제1도에 도시한 바와 같이 종래의 완전 병렬형 n비트 A/D 변환기는, 전원 입력단(Vref)에 2n개의 저항(R0∼R2n-1)이 직렬로 접속되어, 상기의 저항 어레이(RO∼R2n-1)에 의해 입력신호와 비교하기 위한 2n개의 기준 전압이 생성되고, 상기의 기준 진압은 2n개의 비교기(CO-C2n-1)의 (-)입력 단자에 각각 입력되며, 비교기(C∼C2n-1)의 (+)입력 단자에는 변환하고자 하는 입력 신호(Vin)가 입력되고, 상기 비교기(CO-C2n-1)의 출력은 각각 조하 논리 회로인 인코더(EI)에 입력되고, 상기 인코더는 n개의 2진 데이타를 출력하는 출력 단자 (b0∼bn-1)를 갖도록 구성된다.As shown in FIG. 1, the conventional fully parallel type n-bit A / D converter has 2 n resistors (R0 to R2 n -1) connected in series to a power input terminal (V ref ) (RO~R2 n -1) 2 n of the reference voltage for comparison with the input signal being generated by the suppression of the reference is of the 2 n comparators (CO-C2 n -1) ( -) respectively to an input terminal input, a comparator (C~C2 n -1) of the (+) input terminal the input signal (V in) to be converted is input, in each of which the output of the comparator (CO-C2 n -1) joha logic circuit is input to the encoder (EI), the encoder is configured to have an output terminal (b 0 ~b n-1) which outputs a n number of binary data.
이와 같이 구성된 종래의 완전 병렬형 n비트 A/D 변환기의 동작은 저항 (RO∼R2n-1)에서 생성된 각각의 기준 전압과 변환하고자 하는 입력 신호의 크기를 비교기(CO∼C2n-1)에서 각각 비교하여, 비교된 입력 신호의 값이 신호의 값이 기준 전압보다 작은 경우에는 로우 레벨의 신호가 출력되면 인코더(E)에서는 상기의 신호를 입력받아 인코딩하여 n:비트의 2진 데이타를 출력하도록 이루어진다.The operation of the conventional fully parallel n-bit A / D converter configured as described above is performed by comparing the respective reference voltages generated in the resistors (RO to R2 n- 1) and the magnitudes of the input signals to be converted with the comparators (CO to C2 n- ). When the value of the compared input signal is smaller than the reference voltage, if a low level signal is output, the encoder E receives the encoded signal, encodes the input signal, and outputs n: .
그러나 상기와 같은 종래의 완전 병렬형 n비트 A/D 변환기는 변환하고자 하는 비트수가 1비트 증가할 때 마다 입력 신호와 기준 전압을 비교하기 위해 필요한 비교수의 수가 약 2배 정도로 증가하여 이에 따른 입력 커패시턴스의 증가로 인해 이를 해결하기 위해 입력 신호를 구동하기 위한 입력 신호 구동 버퍼가 필요하게 되고, 또한 고속의 버퍼 앰프를 구현하므로써 많은 전력과 면적을 차지하게 될 뿐만 아니라, 전송된 펄스가 그 위치에 위상 변화를 일으키는 샘플링 지터(sampling jitter) 현상에 의한 A/D 변환 오류가 발생하기 쉬운 문제가 있다.However, in the conventional fully parallel type n-bit A / D converter, the number of comparison numbers required to compare the input signal and the reference voltage increases by about two times each time the number of bits to be converted increases by one bit, In order to solve this problem due to an increase in capacitance, an input signal driving buffer for driving an input signal is required. In addition, since a high-speed buffer amplifier is implemented, not only the power and the area are occupied, There is a problem that an A / D conversion error is likely to occur due to a sampling jitter phenomenon that causes a phase change.
따라서 본 발명은 상기한 종래의 n비트 A/D 변환기의 문제를 해결하기 위해 안출된 것으로, 필요한 비교기의 일부를 폴딩 블록으로 대체하여 구성회로의 먼적을 줄이고 샘플링 지터 현상에 의한 A/D 변환기의 오류 발생을 감소시키고, 전류 구동 방식의 회로로 구성함으로써 저전압에서의 동작이 가능하고, 또한 빠른 응답 속도를 구현할 수 있도록 함에 그 목적이 있다.Therefore, the present invention has been devised to solve the problem of the conventional n-bit A / D converter, and it is an object of the present invention to provide an A / D converter which can reduce a distant component of a configuration circuit by replacing a part of necessary comparators with a folding block, And it is an object of the present invention to enable operation at a low voltage and to realize a fast response speed by constructing a circuit of a current driving type.
상기한 목적을 달성하기 위한 본 반명의 구체적인 수단은, 입력 신호와 비교하기 위한 전압을 생성하는 기준전압 발생블록과 ; 입력신호와 기준 신호를 비교하도록 트랜지스터가 타종 페어로 구성된 폴딩 블록과: 하위 비트만을 인터폴레이션 시키기 위해 하위 비트의 출력을 발생시키는 인터폴레이션 블록과: 상위 비트를 발생시키는 폴링 블록의 출력 및 인터폴레이션의 출력을 소정의 전압과 비교하고, 래치를 구비하여 출력되는 신호를 일시적으로 보관하는 비교기와 ; 상기의 인터플레이션 블록의 출력 신호를 래치시키고, 이 값을 2진 데이타로 인코딩 하는 인코딩 블록을 구비하여 달성한다.According to an aspect of the present invention, there is provided a semiconductor memory device comprising: a reference voltage generating block for generating a voltage to be compared with an input signal; A folding block in which a transistor is configured to compare an input signal with a reference signal; an interpolation block that generates an output of a lower bit to interpolate only lower bits; and an output block of an output of the polling block that generates the upper bit, A comparator which compares the voltage of the latch with the voltage of the latch and temporarily holds the output signal with the latch; And an encoding block for latching the output signal of the above-mentioned interfaction block and encoding this value into binary data.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
첨부한 도면의 제2도는 본 발명을 적용한 6비트 A/D 변환기의 구성을 나타낸 블록도이다.FIG. 2 of the accompanying drawings is a block diagram showing a configuration of a 6-bit A / D converter to which the present invention is applied.
제2도에 도시한 바와 같이, 기준 전압 발생 블록(210)에서 생성된 기준 전압(vref)과 변환하고자 하는 입력신호(Vin)가 각각의 폴딩 블록(221∼225)에 입력되고, 폴딩 블록(221-223)의 출력 신호(IF1-IF3)는 래치를 구비한 비교기(231~233)에 각각 입력되어 그 출력은 비트 변환된 신호의 상위 비트(bl∼b3)를 구성하고, 폴딩 블록(223∼226)의 출력 신호(IF3∼IF5)는 인터폴레이션 블록(240)에 입력되며, 상기의 인터폴레이션 블록(240)의 출력은 래치와 비교기 및 인코더를 구비한 인코딩 블록(250)에 입력되며, 상기 인코딩 블록(250)의 출력은 비트 변환된 신호의 하위 비트(b4∼b7)를 구성하도록 한다.2, the reference voltage v ref generated by the reference voltage generating block 210 and the input signal V in to be converted are input to the respective folding blocks 221 to 225, The output signals I F1 -I F3 of the blocks 221-223 are respectively input to the comparators 231 through 233 having latches and their outputs constitute the upper bits bl through b3 of the bit- The output signals I F3 to I F5 of the folding blocks 223 to 226 are input to the interpolation block 240 and the output of the interpolation block 240 is input to an encoding block 250 having a latch, And the output of the encoding block 250 makes up the lower bits b4 to b7 of the bit-converted signal.
또한 첨부한 도변의 제3도는 본 반명의 폴딩 블록(223∼225)의 내부 구성을 나타낸 회로도이다.3 is a circuit diagram showing the internal configuration of the half folding blocks 223 to 225 of the accompanying drawings.
제3도에 도시한 바와 같이 폴딩 블록(223∼225)은, 게이트 단자에 입력 신호(vin)가 인가되고 드레인 단자는 바이어스단에 접속되며 각각의 소스 단자가 서로 접속함으로써 전류원을 형성하여 이를 접지단에 접속시킨 동일한 특성을 갖은 2개의 트랜지스터로 구성된 차동 페어(DP)를 구비하여 구성된다.As shown in FIG. 3, the folding blocks 223 to 225 form a current source by connecting an input signal (v in ) to a gate terminal, a drain terminal connected to a bias terminal, and respective source terminals connected to each other, And a differential pair (DP) composed of two transistors having the same characteristics and connected to the ground terminal.
이 때 폴딩 블록(221)은 1개의 티동 페어(DP)로 구성되고, 폴딩 블록(222)은 3개의 차동 페어(DP)로 구성되며, 폴딩 블록(223∼225)은 상기한 바와 같이 9개의 차동 페어(DP)로 구성된다.At this time, the folding block 221 is composed of one timing pair DP, the folding block 222 is composed of three differential pairs DP, and the folding blocks 223 to 225 are composed of nine And a differential pair (DP).
또한 첨부한 도면의 제4도는 본 발명의 인터폴레이션 블록(240)의 구성을 나타낸 회로도이다.FIG. 4 of the accompanying drawings is a circuit diagram showing the configuration of the interpolation block 240 of the present invention.
제4도에 도시한 바와 같이 입력 VA는 트랜지스터(Q11)의 소스 단자와 게이트 단자 및 트랜지스터(Q12∼Q15)의 게이트에 연결되어 있고, 또 다른 입력 VB는 트랜지스터(Q16)의 소스 단자와 게이트단자 및 트랜지스터(Q17∼Q20)의 게이트단자에 접속되어 있으며, 상기 트랜지스터(Q12∼Q20)의 드레인단자는 모두 VDD에 접속되어 있고, 트랜지스터 Q12와 Q17, Q13과 Q18, Q14와 Q19, Q15와 Q20의 소스단자는 상호 접속되어 다이오드(D11, Dl2, Dl3, Dl4)와 각각 접속되고, 상기의 트랜지스터의 소스단자와 접속된 다이오드(Dll, Dl2, Dl3, Dl4)의 타단은 그라운드에 접속되어 있다.As shown in FIG. 4, the input V A is connected to the source terminal and the gate terminal of the transistor Q 11 and the gate of the transistors Q 12 to Q 15 and the other input V B is connected to the source terminal of the transistor Q 16 And the drain terminals of the transistors Q12 to Q20 are all connected to V DD and the transistors Q12, Q17, Q13 and Q18, Q14 and Q19 and Q15 are connected to the gate terminals of the transistors Q12 to Q20, And the source terminal of the transistor Q20 are connected to each other and connected to the diodes D11, D12, D13 and D14 respectively and the other ends of the diodes D11, D12, D13 and D14 connected to the source terminal of the transistor are connected to the ground have.
이와 같이 이루어진 본 발명의 동작은, 기준 전압 발생 블록(210)을 통하여 발생된 기준 전압은 차동 페어로 구성된 폴딩 블록(221∼225)을 이용해 비교하도록 이루어진다.In the operation of the present invention as described above, the reference voltage generated through the reference voltage generating block 210 is compared using the folding blocks 221 to 225 constituted by differential pairs.
이때, 상위 비트(bl∼b3)는 각 폴딩 블록의 출력과 그라운드 전압을 비교기를 통해 비교하여 직접 출력하도록 이루어진다.At this time, the upper bits (bl to b3) are outputted by directly comparing the output of each folding block and the ground voltage through a comparator.
제2도에 도시한 바와 같이 폴딩 블록(221)은 차동 페어 1개로 구성되어 입력 전압의 전체 구간을 2개의 일정 구간으로 나누어 출력 전류(IF1)를 발생시킨 다음 비교기(231)에 입력하여 입력된 신호의 대소를 비교하여 상위 비트(bl)를 얻도록 이루어진다.As shown in FIG. 2, the folding block 221 is composed of one differential pair. The folding block 221 generates an output current I F1 by dividing the entire interval of the input voltage into two constant sections, And compares the magnitudes of the signals to obtain the upper bit (bl).
또한 폴딩 블록(222)은 차동 페어 3개로 구성되어 입력 전압의 전체 구간을 4개의 일정 구간으로 나누어 출력 전류(IF2)를 탈생시킨 다음 비교기(232)에 입력하여 입력된 신호의 대소를 비교하여 상위 비트(b2)를 얻도록 이루어진다.The folding block 222 is composed of three differential pairs. The folding block 222 divides the entire section of the input voltage into four constant sections to degenerate the output current I F2 . The folding block 222 then inputs the divided output current I F2 to the comparator 232, To obtain the upper bit b2.
또한 폴딩 블록(223)은 차동 페어 9개로 구성되어 입력 전압의 전체 구간을 8개의 일정 구간으로 나누어 출력 전류(IF3를 밭생시킨 다음 비교기(233)에 입력하여 입력된 신호의 대소를 비교하여 상위 비(b3)를 얻도록 이루어진다.The folding block 223 is composed of nine differential pairs. The folding block 223 divides the entire input voltage into a predetermined number of sections and outputs the output current I F3 to the comparator 233, To obtain the ratio b3.
또한 IF4는 폴딩 블록(223)의 vref에 일정한 오프셋을 주어서 얻고 IF5는 IF3의 반대 출력이므로 -lF3를 이용하여 얻도록 이루어진다.Also, I F4 is obtained by giving a constant offset to v ref of folding block 223 and I F5 is the opposite output of I F3 , so that it is done using -l F3 .
첨부한 도면에 제5조는 폴딩 블록(223∼225)의 출력신호(IF3, IF4, IF5)와, 이를 인터폴레이션 블록을 통해 처리하여 얻은 출력 신호(IG1,∼IG6)의 관계를 나타낸 것이다.In the attached drawing, the fifth example shows the relationship between the output signals I F3 , I F4 , and I F5 of the folding blocks 223 through 225 and the output signals I G1 through I G6 obtained by processing the output signals I F3 through I F5 through the interpolation block .
다음은 폴딩 블록(221∼223)의 출력 신호(lF3∼IF5)와 인터폴레이션 블록(240)의 출력 신호(IG1∼IG6)와의 관계를 수식으로 나타낸 것이다.The following expresses the relationship between the output signals I F3 to I F5 of the folding blocks 221 to 223 and the output signals I G1 to I G6 of the interpolation block 240.
IG1= (3/4)IF3+(1/4)IF4 I G1 = (3/4) I F3 + (1/4) I F4
IG2= (2/4)IF3+ (2/4)IF4 I G2 = (2/4) I F3 + (2/4) I F4
IG3= (1/4)IF3+(3/4)IF4 I G3 = (1/4) I F3 + (3/4) I F4
IG4= (3/4)IF4+(1/4)IF5 I G4 = (3/4) I F4 + (1/4) I F5
IG5= (2/4)IF4+(2/4)IF5 I G5 = (2/4) I F4 + (2/4) I F5
IG6= (1/4)IF4+(3/4)IF5 I G6 = (1/4) I F4 + (3/4) I F5
이때 IF5=-IF3이며, 전류 미러(current mirror)와 파장 비율을 이용하면 상기의 식과 같은 결과를 얻을 수 있으며, 상기와 같은 인터폴레이션 과정을 통해 처리된 신호(IG1∼IG6, IF3∼IF5)는 인코딩 블록(250)의 비교기에 의해 비교되어 래치에 일시 보관되고, 인코더를 통해 2진 코드로 인코딩되어 상기 9개의 신호(IG1∼IG6, IF3∼IF5)로서 하위 3비트(b4∼b6)를 결정하도록 이루어진다.In this case, I F5 = -I F3 , and using the current mirror and the wavelength ratio, the same result as the above equation can be obtained. In the interpolation process, the processed signals I G1 to I G6 and I F3 I F5 ) are compared by the comparator of the encoding block 250 and temporarily stored in the latches and encoded in binary code through an encoder to produce the nine signals I G1 to I G6 , I F3 to I F5 as sub- 3 bits (b4 to b6).
이하 본 발명의 작용을 설명하면 다음과 같다.Hereinafter, the operation of the present invention will be described.
폴딩 블록(221∼223)은 입력 전압의 전체 구간을 소정의 구간으로 나누어 출력 전류(IF1, IF2. IF3)를 발생시킨 다음, 비교기를 통해 입력된 신호의 대소를 비교하여 상위 비트(bl, b2, b3)를 얻는다.The folding blocks 221 to 223 generate the output currents I F1 and I F2 . I F3 by dividing the entire section of the input voltage by a predetermined section and then compare the magnitudes of the signals inputted through the comparator, bl, b2, b3) are obtained.
또한 IF4는 폴딩 블록(F3)의 vref에 일정한 오프셋을 주어서 얻고 IF5는 IF3의 반대 출력이므로 -IF3를 이용하여 얻는다.In addition, I F4 gained by giving a predetermined offset to v ref of the folding block (F3) I F5 because it is opposite to the output of the I F3 obtained by using the F3 -I.
또한 전류 미러와 파장 이율을 이용하여 인터폴레이션 출력 신호((IG1∼IG6, IF3∼IF5)를 얻고, 상기와 같은 인터폴레이션 과정을 통해 처리된 신호((IG1∼IG6, IF3∼IF5)는 인코딩 볼록(250)의 비교기에 의해 비교되어 래치에 일시 보관되며, 인코더를 통해 2진 코드로 인코딩됨으로서, 상기 9개의 신호((IG1∼IG6, IF3∼IF5)를 이용하여 하위 비트(b4∼b6)가 결정된다.I G1 to I G6 and I F3 to I F5 are obtained by using the current mirror and the wavelength ratio and the processed signals (I G1 to I G6 , I F3 to I F3 ) are obtained through the above interpolation process, I F5 are compared by the comparator of the encoding convex 250 and temporarily stored in the latch and encoded into the binary code via the encoder so that the nine signals I G1 to I G6 , I F3 to I F5 The lower bits b4 to b6 are determined.
이때, 하위 비트(b4∼b6)는 상위 비트(bl∼b3)와 같이 직접 비교기에 입력하여 결정하는 것이 가능하나, 이러한 경우에는 폴딩 블록의 출력 단자에 생성되는 기생 커패시턴스가 커져 속도가 느려지게 되므로 인터플레이션을 시킨 다음 비뇨기에 의해 비교하여 래치시킨 후 2진코드로 인코딩하여 하위 비트(b4∼b6)를 결정하는 것이다.At this time, the lower bits (b4 to b6) can be directly input to the comparator as in the upper bits (bl to b3), but in this case, the parasitic capacitance generated at the output terminal of the folding block becomes large and the speed becomes slow After interplaying, the data is latched by the urinary calculator, and then encoded into a binary code to determine the lower bits (b4 to b6).
따라서 종래와 같이 완진 병렬형 6비트 A/D 변환기로 구성하는 경우에는 26-1=63개의 비교기가 필요하지만 본 발명을 적용한 6비트 A/D 변환기의 경우 필요한 비교기의 총수는 11개로서, 비교기의 수를 현저히 줄일 수 있으므로 직접 회로의 크기를 줄일 수 있으며, 비교기의 수가 감소함으로 인하여 입력 커패시턴스가 감소하여 고속의 입력 드라이버 버퍼 앰프가 불필요하고, 또한 샘플링 지터에 의한 오류 발생이 적으며, 회로가 전류 모드로 구성됨으로서 고속 동작이 가능하고, 저전압에서의 동작이 가능하여 전력 소모를 줄일 수 있는 효과가 있다.Therefore, when configured as wanjin parallel 6-bit A / D converter as in the prior art, the 2 6 -1 = 63 comparators are needed, but the total number of comparators required when the 6-bit A / D converter according to the present invention is a 11, Since the number of comparators can be significantly reduced, the size of the integrated circuit can be reduced, and the input capacitance is reduced due to the reduction in the number of comparators. Thus, a high-speed input driver buffer amplifier is unnecessary, Is configured as a current mode, high-speed operation is possible, operation at a low voltage is possible, and power consumption can be reduced.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029147A KR0184151B1 (en) | 1996-07-19 | 1996-07-19 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029147A KR0184151B1 (en) | 1996-07-19 | 1996-07-19 | A/d converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012943A true KR980012943A (en) | 1998-04-30 |
| KR0184151B1 KR0184151B1 (en) | 1999-04-15 |
Family
ID=19466750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029147A KR0184151B1 (en) | 1996-07-19 | 1996-07-19 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0184151B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405992B1 (en) * | 2001-03-12 | 2003-11-15 | 학교법인 인하학원 | The current-mode folding and interpolating a/d converter |
| KR100416969B1 (en) * | 2001-12-07 | 2004-02-05 | 삼성전자주식회사 | Analog to digital converter for using programmable interpolator |
| KR20040014785A (en) * | 2002-08-12 | 2004-02-18 | 홍선표 | A finishing material for civil engineering and construction |
| KR100551894B1 (en) * | 1998-12-30 | 2006-05-23 | 매그나칩 반도체 유한회사 | Analog-to-digital converter |
-
1996
- 1996-07-19 KR KR1019960029147A patent/KR0184151B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100551894B1 (en) * | 1998-12-30 | 2006-05-23 | 매그나칩 반도체 유한회사 | Analog-to-digital converter |
| KR100405992B1 (en) * | 2001-03-12 | 2003-11-15 | 학교법인 인하학원 | The current-mode folding and interpolating a/d converter |
| KR100416969B1 (en) * | 2001-12-07 | 2004-02-05 | 삼성전자주식회사 | Analog to digital converter for using programmable interpolator |
| KR20040014785A (en) * | 2002-08-12 | 2004-02-18 | 홍선표 | A finishing material for civil engineering and construction |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0184151B1 (en) | 1999-04-15 |
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