KR980012513A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
반도체 장치 및 그 제조방법에 관하여 기재하고 있다. 이는, 셀어레이부와 주변회로부 및 그 경계부로 구분된 반도체 기판, 상기 셀어레이부 내의 반도체 기판 상에 형성된 스토리지 전극, 상기 스토리지 전극과 동일한 모양을 가지며, 상기 셀어레이부와 주변회로부의 경계부에 형성된 더미 스토리지전극, 셀어레이부의 상기 스토리지전극 상에 형성되고, 상기 더미 스토리지전극 상에서는 불연속적으로 형성되어 상기 더미 스토리지전극의 주변회로부쪽 측벽에 스페이서 형태로, 경계부 반도체 기판 상에 섬모양으로 형성된 플레이트전극, 및 상기 플레이트전극을 절연시키기 위한 층간절연막을 구비하는 것을 특징으로 한다. 따라서, 셀어레이부와 주변회로부의 경계면이 완만한 경사를 이룬다.A semiconductor device and a method of manufacturing the same. The semiconductor substrate is divided into a cell array portion, a peripheral circuit portion and a boundary portion thereof. The storage electrode is formed on the semiconductor substrate in the cell array portion. The storage electrode is formed in the boundary portion between the cell array portion and the peripheral circuit portion. A dummy storage electrode formed on the storage electrode of the cell array unit and discontinuously formed on the dummy storage electrode to form a spacer on the sidewall of the peripheral circuit unit of the dummy storage electrode, And an interlayer insulating film for insulating the plate electrode. Therefore, the boundary surface between the cell array portion and the peripheral circuit portion is gently inclined.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 셀어레이부와 주변회로부의 경계면이 완만한 경사를 이루도록 플레이트전극을 배치한 반도체 장치 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which a plate electrode is disposed so that an interface between a cell array portion and a peripheral circuit portion forms a gentle slope, and a manufacturing method thereof.
DRAM 소자의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되고, 결과적으로 커패시터 면적의 감소를 초래하였다. 따라서, 한정된 면적내에서 충분히 큰 커패시턴스를 확보하기 위한 많은 방법들이 제안되어 있으며, 이중 비트라인 형성후 커패시터를 형성하는 구조(Capacitor Over Bit line, 이하 COB라 함)를 채용함으로써 커패시터를 3차원적으로 형성할 수 있게 되었다.As the degree of integration of the DRAM device increases, the area occupied by the unit cells in one chip is reduced, resulting in a reduction in the area of the capacitor. Therefore, many methods for securing a sufficiently large capacitance within a limited area have been proposed. By adopting a structure (capacitor over bit line, hereinafter referred to as COB) for forming a capacitor after bit line formation, .
그러나, 상기 COB 구조의 커패시터를 채용하는 경우, 메모리셀 어레이부에서 주변회로부로 넘어가는 영역에서의 단차가 크기 때문에, 후속의 금속배선 공정에 어려움이 따른다. 또한, 커패시턴스를 증가시키기 위하여 스토리지전극의 높이를 증가시키고자 하는 경우에는 이러한 문제가 더욱 심각하게 된다.However, in the case of adopting the capacitor of the above-mentioned COB structure, since there is a large step in the region extending from the memory cell array portion to the peripheral circuit portion, difficulties arise in the subsequent metal wiring process. This problem becomes more serious when the height of the storage electrode is increased in order to increase the capacitance.
도 1을 참조하여 종래 COB 구조의 문제점을 설명하고자 한다.The problem of the conventional COB structure will be described with reference to FIG.
도 1은 통상의 방법으로 제조된 COB 구조의 셀 어레이부와 주변회로부의 경계 부위를 워드라인 방향으로 자른 단면도를 나타낸 것이다.1 is a cross-sectional view of a boundary portion between a cell array portion and a peripheral circuit portion of a COB structure fabricated by a conventional method, in a word line direction.
도 1을 참조하면, 반도체 기판(1) 상에 활성영역과 소자분리영역을 한정하기 위한 필드산화막(3)을 형성하고, 비트라인(5) 및 이를 둘러싸는 절연층(7)을 형성한 다음, 상기 절연층(7)을 부분적으로 식각하여 스토리지 콘택홀을 형성한다.Referring to FIG. 1, a field oxide film 3 for defining an active region and an element isolation region is formed on a semiconductor substrate 1, a bit line 5 and an insulating layer 7 surrounding the bit line 5 are formed , The insulating layer 7 is partially etched to form a storage contact hole.
다음, 스토리지 콘택홀이 형성된 결과물 전면에 폴리실리콘과 같은 도전물을 증착한 다음 패턴닝하여 스토리지전극(9)을 형성하고 유전체층(11) 및 플레이트전극(13)을 형성한다. 이어서, BPSG 등을 증착한 다음 플로우 공정을 실시하여 층간절연층(15)을 평탄화하고 금속배선층(17)을 형성한다.Next, a conductive material such as polysilicon is deposited on the entire surface of the resultant product having the storage contact hole and then patterned to form the storage electrode 9 and the dielectric layer 11 and the plate electrode 13. Then, BPSG or the like is deposited, and then a flow process is performed to planarize the interlayer insulating layer 15 to form the metal wiring layer 17. [
셀어레이부와 주변회로부의 경계에서 상기 층간절연막(15)에는 높게 형성되어 있는 스토리지전극에 의해 급격한 단차가 형성된다. 한편, BPSG가 플로우되면서 절연막인 BPSG가 거의 남아있지 않게 되고, 심한 경우 후속 세정공정에서 플레이트전극이 드러나 후속 공정의 금속 배선층(17)과 전기적으로 단락되는 불량이 발생하게 된다. 또한, BPSG 플로우에서도 단차부위의 경사가 급격해지므로, 단차진 부위에서 후속 금속배선층의 증착이 불량해지며, 금속배선층을 패턴닝하는 사진공정과 에칭공정에서도 노칭(notching) 및 브리지(bridge)의 문제를 발생시킨다.At the boundary between the cell array portion and the peripheral circuit portion, a sharp step is formed in the interlayer insulating film 15 by the storage electrode formed high. On the other hand, when BPSG is flowed, BPSG, which is an insulating film, is hardly left, and in a severe case, a plate electrode is exposed in a subsequent cleaning process, causing a failure to electrically short-circuit the metal wiring layer 17 in a subsequent process. In addition, since the inclination of the stepped portion is sharpened even in the BPSG flow, deposition of the subsequent metal interconnection layer at the stepped portion becomes poor, and in the photolithography and etching process of patterning the metal interconnection layer, notching and bridge Causing problems.
즉, 셀어레이부와 주변회로부의 단차는 후속으로 진행되는 금속배선을 형성하는데 있어서, 사진공정에서는 난반사와 같은 문제를 발생시키고, 식각공정에서는 단차부위에서 금속배선 도전물이 경사면을 따라서 연속으로 남아 금속배선간의 합선을 유발하게 되는 문제를 발생시킨다.That is, the step difference between the cell array part and the peripheral circuit part causes a problem such as diffuse reflection in the photolithography process in forming the metal wiring to be subsequently carried out, and in the etching process, the metal wiring conductive material continuously remains along the inclined surface Thereby causing a short circuit between the metal wires.
상기한 문제점을 개선하기 위한 한 방법으로, 커패시터 형성후 층간절연막을 증착하고, 사진공정 및 식각공정으로 단차가 형성된 주변회로 영역에 단차를 감소시킬 수 있는 더미패턴을 형성한 다음 다시 층간절연막을 증착하고 플로우함으로써 단차를 줄이는 방법이 제안된 바 있다. 그러나, 이 방법에 따르면, 단차 개선 효과는 있으나, 주변회로 쪽의 층간절연막이 두꺼워져 금속 배선층과 활성영역과의 콘택을 어렵게 만드는 문제점이 있다.As a method for improving the above-mentioned problem, a method of depositing an interlayer insulating film after forming a capacitor, forming a dummy pattern for reducing a step in a peripheral circuit region where steps are formed by a photolithography process and an etching process, And a method of reducing the step difference by flow is proposed. However, according to this method, there is a problem of making the contact between the metal wiring layer and the active region difficult due to the thickening of the interlayer insulating film on the peripheral circuit side, though the step difference is improved.
다른 방법으로, 활성영역을 형성하기 전에 미리 셀 어레이부의 반도체 기반을 일정깊이로 식각하여 리세스(recess)를 형성하여 셀어레이부와 주변회로부의 단차를 줄이는 방법이 있다. 그러나, 이 방법은 리세스를 형성한 만큼 주변회로 영역에 패턴닝하는 층간절연막의 두께를 줄일수 있어 금속 배선층과 활성영역과의 콘택을 형성하는데 첫 번째 방법보다 수월해지나, 추가공정이 많아지게 되는 단점이 있다.In another method, there is a method of forming a recess by etching the semiconductor base of the cell array portion to a predetermined depth in advance before forming the active region, thereby reducing a step between the cell array portion and the peripheral circuit portion. However, this method can reduce the thickness of the interlayer insulating film patterned in the peripheral circuit region as much as the recesses are formed, which is easier than the first method for forming the contact between the metal wiring layer and the active region. However, There are disadvantages.
또 따른 방법으로, 비트라인 형성후 층간절연막을 두껍게 증착하고, 사진공정으로 주변회로부의 층간절연막이 셀어레이부의 층간절연막보다 더 두껍게 만들어 준다음, 커패시터를 형성함으로써 셀어레이부와 주변회로부의 단차를 없애고자 하였다. 그러나, 이 방법에 따르면, 단차가 없어진 만큼 주변회로 영역의 층간절연막 두께가 두꺼워져 후속 금속배선층과 활성영역을 연결하는 콘택을 형성하는데 어려움이 있게 된다.In another method, after forming the bit lines, the interlayer insulating film is thickly deposited, the interlayer insulating film of the peripheral circuit part is made thicker than the interlayer insulating film of the cell array part by photolithography, and then the capacitor is formed, I tried to get rid of it. However, according to this method, the thickness of the interlayer insulating film in the peripheral circuit region becomes thicker as the step is eliminated, making it difficult to form a contact connecting the subsequent metal interconnection layer and the active region.
본 발명은 금속배선층과 플레이트전극의 단락을 방지하고 셀어레이부와 주변회로부의 단차를 감소시킬 뿐만아니라, 금속배선층과 활성영역과의 콘택을 용이하게 할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.The present invention provides a semiconductor device capable of preventing a short circuit between a metal wiring layer and a plate electrode and reducing contact between a metal wiring layer and an active region as well as reducing a step between a cell array portion and a peripheral circuit portion, will be.
제1도는 통상의 방법으로 제조된 COB 구조의 셀 어레이부와 주변회로부의 경계 부위를 워드라인 방향으로 자른 단면도이다.FIG. 1 is a cross-sectional view of a boundary portion between a cell array portion and a peripheral circuit portion of a COB structure manufactured by a conventional method, in the word line direction.
제2도는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는데 사용되는 마스크패턴의 일부를 개략적으로 도시한 평면도이다.FIG. 2 is a plan view schematically showing a part of a mask pattern used for manufacturing a semiconductor device according to an embodiment of the present invention.
제3도는 상기 도 2의 A-A'를 잘라본 단면도이다.3 is a cross-sectional view taken along line A-A 'of FIG.
제4a도 및 제4b도는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.4a and 4b are cross-sectional views illustrating a method of fabricating a semiconductor device according to an embodiment of the present invention.
상기를 달성하기 위하여 본 발명에 따른 반도체 장치는, 셀어레이부와 주변회로부로 구분된 반도체 기판; 상기 셀어레이부 내에 형성된 스토리지전극;According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate divided into a cell array portion and a peripheral circuit portion; A storage electrode formed in the cell array portion;
상기 스토리지전극과 동일한 모양을 가지며, 상기 셀어레이부와 주변회로부의 경계부에 형성된 더미 스토리지전극; 셀어레이부의 상기 스토리지전극 상에 형성되고, 상기 더미 스토리지전극 상에서는 불연속적으로 형성되어 상기 더미 스토리지전극의 주변회로부쪽 측벽에 스페이서 형태로, 주변회로부에 섬모양으로 형성된 플레이트전극; 및 상기 플레이트전극을 절연시키기 위한 층간절연막을 구비하는 것을 특징으로 한다.A dummy storage electrode having the same shape as the storage electrode and formed at a boundary portion between the cell array portion and the peripheral circuit portion; A plate electrode formed on the storage electrode of the cell array unit and formed on the sidewall of the dummy storage electrode on the sidewall of the dummy storage electrode on the dummy storage electrode discontinuously, And an interlayer insulating film for insulating the plate electrode.
상기를 달성하기 위한 본 발명에 따른 반도체장치 제조방법은, 셀어레이부와 주변회로부로 구분된 반도체 기판상에 비트라인을 둘러싼 절연막을 부분적으로 식각하여 스토리지 콘택홀을 형성하는 단계; 스토리지 콘택홀이 형성된 결과물 상에 도전물을 증착한 다음 패턴닝하여, 상기 스토리지 콘택홀을 매립하는 스토리지전극 및 더미 스토리지전극을 형성하는 단계; 상기 결과물 상에 유전체막을 형성하는 단계; 유전체막이 형성된 결과물성에 도전물을 증착하여 플레이트 도전층을 형성하는 단계; 상기 플레이트 도전층 상에, 더미 스토리지전극의 일부 및 주변회로부를 노출시키는 불연속적인 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 사용하고 상기 플레이트 도전층을 식각하여, 셀어레이부 내에 상기 스토리지 전극 및 더미 스토리지전극 일부를 덮는 플레이트전극과, 상기 더미 스토리지 전극의 주변회로부쪽 측벽 스페이서와 주변회로부와 셀어레이부 경계부 내에 섬모양의 플레이트전극을 형성하는 단계; 및 플레이트전극이 형성된 결과물 상에 층간절연막을 형성하는 단계를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, comprising: forming a storage contact hole by partially etching an insulating film surrounding a bit line on a semiconductor substrate divided into a cell array portion and a peripheral circuit portion; Forming a storage electrode and a dummy storage electrode for embedding the storage contact hole by depositing and patterning a conductive material on the storage contact formed with the storage contact hole; Forming a dielectric film on the resultant; Depositing a conductive material on the resulting physical properties of the dielectric film to form a plate conductive layer; Forming a discontinuous photoresist pattern on the plate conductive layer to expose a portion of the dummy storage electrode and peripheral circuitry; A plate electrode that covers the storage electrode and a portion of the dummy storage electrode in the cell array portion using the photoresist pattern as an etch mask and etches the plate conductive layer, a sidewall spacer on the peripheral circuit portion of the dummy storage electrode, Forming an island-shaped plate electrode in the cell array sub-boundary; And forming an interlayer insulating film on the resultant product having the plate electrode formed thereon.
따라서, 셀어레이부와 주변회로부의 경계면이 완만한 경사를 이루어, 후속으로 진행하는 금속배선의 사진공정에서는 난반사를 줄이고, 식각공정에 있어서는 단차부위에서 금속배선간의 합선을 유발시키는 문제를 줄일 수 있다.Therefore, the boundary surface between the cell array portion and the peripheral circuit portion has a gentle inclination, thereby reducing irregular reflection in the photolithography process of the subsequent metal wiring and reducing the problem of causing a short circuit between the metal wiring in the step portion in the etching process .
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는데 사용되는 마스크패턴의 일부를 개략적으로 도시한 평면도이고, 도 3은 상기 도 2의 A-A'를 잘라본 단면도이다.FIG. 2 is a plan view schematically showing a part of a mask pattern used for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view taken along the line A-A 'in FIG.
도 2를 참조하면, 참조부호 "50"은 스토리지전극 형성을 위한 마스크패턴을, "52"는 플레이트전극 형성을 위한 마스크패턴, "54"는 금속배선층 형성을 위한 마스크패턴을 각각 나타낸다. 여기에서, 50'는 더미 스토리지전극을 형성하기 위한 마스크패턴을 나타낸다.Referring to FIG. 2, reference numeral 50 denotes a mask pattern for forming the storage electrode, 52 denotes a mask pattern for forming a plate electrode, and 54 denotes a mask pattern for forming a metal wiring layer. Here, 50 'represents a mask pattern for forming the dummy storage electrode.
도 3을 참조하면, 참조부호 "60"은 반도체 기판을, "62"는 필드산화막을, "64"는 비트라인을, "66"은 절연막을, "68"은 스토리지전극을, "70"은 유전체막을, "72"는 플레이트전극을, "74"는 층간절연막을 각각 나타낸다. 한편, 미설명부호 "A"는 종래 단차부의 경사를, "B"는 본 발명에 의한 단차부 경사를 나타낸다.Referring to FIG. 3, reference numeral 60 denotes a semiconductor substrate, reference numeral 62 denotes a field oxide film, reference numeral 64 denotes a bit line, reference numeral 66 denotes an insulating film, reference numeral 68 denotes a storage electrode, The reference numeral 72 denotes a plate electrode, and the reference numeral 74 denotes an interlayer insulating film. On the other hand, the unexplained reference character "A " represents the inclination of the conventional step portion and the" B "represents the step inclination by the present invention.
본 발명에 따르면, 셀어레이부와 주변회로부의 경계부위에 셀 동작과는 무관한 더미 스토리지전극(68')을 형성하고, 그 일 측벽에 스페이서 형태의 플레이트전극 패턴을 형성하여 상기 더미 스토리지전극(68') 상에서 플레이트전극이 불연속이 되도록 하므로써 셀어레이부와 주변회로부의 단차부분에서 통상적인 단차의 경사도에 비해 비교적 완만한 경사를 갖도록 하였다.According to the present invention, a dummy storage electrode 68 'which is independent of the cell operation is formed at a boundary region between the cell array portion and the peripheral circuit portion, and a plate electrode pattern in the form of a spacer is formed on one side wall thereof, 68 ', the plate electrode is made discontinuous so that the slope of the step portion of the cell array portion and the peripheral circuit portion has a relatively gentle slope as compared with the slope of a typical step.
따라서, 층간절연막(74)을 형성하는 절연물인 BPSG가 경사면에서 비교적 완만하게 플로우되므로, 그 상부의 금속배선층(도시되지 않음)과 하부의 플레이트전극(72)과의 단락을 방지할 수 있다. 또한 후속 공정으로 진행되는 금속 배선층을 형성하는데 있어서, 경사가 완만한 경계면에 패턴이 형성되게 할 수 있으므로 사진공정과 식각공정을 보다 용이하게 진행할 수 있다.Therefore, BPSG, which is an insulating material for forming the interlayer insulating film 74, flows relatively gently on the inclined surface, so that a short circuit between the metal wiring layer (not shown) on the upper surface and the plate electrode 72 on the lower surface can be prevented. Further, in forming the metal wiring layer to be processed in the subsequent process, a pattern can be formed on the gently sloped boundary surface, so that the photolithography process and the etching process can be more easily performed.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.4A and 4B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 4a를 참조하면, 셀어레이부와 주변회로부로 구분된 반도체 기판(60) 상에 활성영역과 소자분리영역을 한정하기 위한 필드산화막(62)을 통상의 열산화방법으로 형성하고, 비트라인(64) 및 이를 둘러싸는 절연층(66)을 형성한 다음, 상기 절연층(66)을 부분적으로 식각하여 스토리지 콘택홀을 형성한다.4A, a field oxide film 62 for defining an active region and an element isolation region is formed on a semiconductor substrate 60 divided into a cell array portion and a peripheral circuit portion by a conventional thermal oxidation method, 64 and the insulating layer 66 surrounding the insulating layer 66 are formed. Then, the insulating layer 66 is partially etched to form a storage contact hole.
스토리지 콘택홀이 형성된 결과물 전면에 도전물, 예컨대 폴리실리콘을 증착한 다음 패턴닝하여 스토리지전극(68)을 형성하고 그 위에 유전물 및 도전물, 예컨대 폴리실리콘을 증착하여 유전체층(70) 및 플레이트 도전층(71)을 형성한다. 이때, 상기 스토리지전극(68) 형성시 셀어레이부와 주변회로부의 경계부분에 상기 스토리지 전극과 동일한 모양의 더미 스토리지전극(68')을 형성한다.The storage electrode 68 is formed by depositing a conductive material, such as polysilicon, on the entire surface of the resultant storage contact hole and then patterned, and a dielectric material and a conductive material such as polysilicon are deposited thereon to form a dielectric layer 70 and a plate conductive layer (71). At this time, a dummy storage electrode 68 'having the same shape as the storage electrode is formed at a boundary portion between the cell array portion and the peripheral circuit portion when the storage electrode 68 is formed.
이어서, 플레이트 도전층(71)이 형성된 결과물 상에 포토레지스트를 도포한 다음 패턴닝하여 플레이트전극 형성을 위한 포토레지스트 패턴(73)을 형성한다. 이때, 상기 포토레지스트 패턴(73)은 상기 더미 스토리지전극(68') 상부의 일부를 노출시키는 형태로 형성한다.Next, a photoresist is applied on the resultant product on which the plate conductive layer 71 is formed, and then patterned to form a photoresist pattern 73 for forming a plate electrode. At this time, the photoresist pattern 73 is formed to expose a part of the upper portion of the dummy storage electrode 68 '.
도 4b를 참조하면, 상기 포토레지스트 패턴(73)을 마스크로 사용하여 상기 플레이트 도전층(71)을 식각함으로써 플레이트전극(72)을 형성한다. 이때, 상기 포토레지스트 패턴(73)을 이용하여 이방성 식각공정을 진행하면, 더미 스토리지전극(68')에서 플레이트 도전층(71)이 잘리게 되고, 더미 스토리지전극의 일 측벽에는 플레이트 도전층의 스페이서가 형성되며, 주변회로 부위에는 또 하나의 불연속한 플레이트 도전층이 남게된다. 즉, 상기 플레이트 전극(72)은 스토리지전극(68) 상부, 상기 더미 스토리지전극(68') 상부 일부 및 더미 스토리지전극(68') 일 측벽에 스페이서 형태로 형성되어 있으며, 주변회로부에 불연속한 패턴(72')으로 형성되어 있다. 이후, 상기 포토레지스트 패턴(73)을 제거하고 도시하지는 않았지만, 절연물, 예컨대 BPSG 등을 증착한 다음 플로우 공정을 실시하여 층간절연층을 평탄화한 다음 금속배선층을 형성한다.Referring to FIG. 4B, the plate electrode 72 is formed by etching the plate conductive layer 71 using the photoresist pattern 73 as a mask. At this time, when the anisotropic etching process is performed using the photoresist pattern 73, the plate conductive layer 71 is cut off from the dummy storage electrode 68 ', and a spacer of the plate conductive layer is formed on one side wall of the dummy storage electrode. And another discontinuous plate conductive layer remains in the peripheral circuit area. That is, the plate electrode 72 is formed in the form of a spacer on the upper side of the storage electrode 68, a part of the upper part of the dummy storage electrode 68 'and one side wall of the dummy storage electrode 68' (72 '). Thereafter, the photoresist pattern 73 is removed and an insulating material such as BPSG or the like is deposited and then subjected to a flow process to planarize the interlayer insulating layer to form a metal wiring layer.
따라서, 셀어레이부와 주변회로부의 단차 부위는 전체적으로 둥근 형태의 비교적 완만한 경사를 이루게 된다.Therefore, the stepped portions of the cell array portion and the peripheral circuit portion form a relatively gentle slope in a round shape as a whole.
셀어레이부의 플레이트전극, 더미 스토리지전극, 그 일 측벽에 생기는 플레이트 도전층 스페이서, 그리고 주변회로 부위의 절연막(66) 위에 남게되는 플레이트 전극들이 비교적 완만한 단차를 이루게 된다.The plate electrode of the cell array portion, the dummy storage electrode, the plate conductive layer spacer formed on one side wall of the cell array portion, and the plate electrodes remaining on the insulating film 66 of the peripheral circuit portion form a relatively gentle step.
상기 방법으로 형성된 막질 위에 후속으로 진행되는 금속배선과의 절연을 위해 BPSG와 같은 유전물을 증착하고 플로우(flow)하게 되면, 제 3도의 B와 같은 경사를 갖게되어 종래의 경사(도 1 및 도 3의 A)와 비교할 때 비교적 완만한 경사를 가진 BPSG 층간절연막이 형성된다.When a dielectric material such as BPSG is deposited and flowed on a film formed by the above method for insulation with a metal wiring to be subsequently carried, the film is inclined as shown by B in FIG. 3, The BPSG interlayer insulating film having a relatively gentle inclination is formed.
상술한 바와 같이 본 발명에 따르면, 셀어레이부와 주변회로부의 경계면이 완만한 경사를 이루도록 플레이트전극을 배치함으로써, 후속 진행하는 금속배선의 사진공정에서는 난반사를 줄이고, 식각공정에 있어서는 단차부위에서 금속배선간의 합선을 유발시키는 문제를 줄일 수 있다. 또한, 도 3에서와 같은 완만한 경사(B)를 갖도록 하는 플레이트전극 패턴을 형성함에 있어서, 종래와 같은 마스크 패턴만으로 형성 가능하므로 추가공정없이 완만한 경사를 갖는 경사면을 형성할 수 있는 장점이 있다.As described above, according to the present invention, by arranging the plate electrode so that the interface between the cell array portion and the peripheral circuit portion forms a gentle slope, it is possible to reduce the diffuse reflection in the photolithography process of the succeeding metal wiring, It is possible to reduce the problem of causing a short circuit between the wirings. In addition, in forming a plate electrode pattern having a gentle slope B as shown in FIG. 3, since it can be formed only by a conventional mask pattern, there is an advantage that a slope having a gentle slope can be formed without an additional process .
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031063A KR980012513A (en) | 1996-07-29 | 1996-07-29 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031063A KR980012513A (en) | 1996-07-29 | 1996-07-29 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980012513A true KR980012513A (en) | 1998-04-30 |
Family
ID=66249945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960031063A KR980012513A (en) | 1996-07-29 | 1996-07-29 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980012513A (en) |
-
1996
- 1996-07-29 KR KR1019960031063A patent/KR980012513A/en not_active Application Discontinuation
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