KR970702638A - 비동기 제어 신호 발생 장치(Asynchronous control signal generating apparatus) - Google Patents

비동기 제어 신호 발생 장치(Asynchronous control signal generating apparatus)

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KR970702638A
KR970702638A KR1019960705837A KR19960705837A KR970702638A KR 970702638 A KR970702638 A KR 970702638A KR 1019960705837 A KR1019960705837 A KR 1019960705837A KR 19960705837 A KR19960705837 A KR 19960705837A KR 970702638 A KR970702638 A KR 970702638A
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조르게 레이닌거 다니엘
요셉 쿠리아코세
케말 오즈한 메메트
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에릭 피. 헤르만
톰슨 컨슈머 일렉트로닉스 인코포레이티드
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Abstract

비동기적으로 제어 신호(CONTROS)를 발생하기 위한 장치는 비동기적인 데이터 신호의 복수의 소스(5)와 복수의 데이터 처리 채널(10,14)을 포함하고, 상기 처리 채널은 각각 제어 신호(CONTROL)에 응답하여 상기 데이터 신호중 한 신호를 처리한다. 각각의 복수의 파라미터 결정 회로(10,16)는 상기 데이터 신호중 한 신호의 파라미터를 나타내는 신호(COMPLEXITY)를 생산한다. 데이터 샘플러(30)는 선결된 샘플링 시간 간격에서 실질적으로 동시에 모든 파라미터 결정 회로(10,16)로부터 상기 신호(COMPLEXITY)를 샘플링한다. 제어 신호 발생기(30)는 상기 샘플링된 파라미터 대표 신호(COMPLEXITY)와 상기 선행 샘플링 시간 간격에 근거한 값을 가지는 상기 데이터 처리 채널(10,14)을 위한 제어 신호(CONTROL)를 발생한다.

Description

비동기 제어 신호 발생 장치(Asynchronous control signal generating apparatus)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 멀티플렉서의 블록 다이어그램,
제2도는 제1도에 도시된 멀티 플렉서에 사용될 수 있는 채널 처리기의 블록 다이어그램,
제3도는 제2도에 도시된 채널 처리기에 사용될 수 있는 MPEG 엔코드의 부분적인 블록 다이어그램,
제4도는 제1도에 도시된 멀티플렉서에 사용될 수 있는 비트율 할당기의 블록 다이어그램,
제5도는 제2도에 도시된 채널 처리기에 사용될 수 있는 복잡성 분석기의 보다 더 상세한 블록 다이어그램.

Claims (18)

  1. 비동기적으로 제어 신호를 발생하기 위한 장치에 있어서, 비동기 데이터 신호의 복수의 소스(5)와, 각각의 제어 신호(CONTROL)에 응답하는 데이터 신호(DATA IN)중 각각의 한 신호를 각각 처리하는 복수의 데이터 처리 채널(10,14)과, 상기 데이터 신호(DATA IN)중 한 신호의 파라미터를 나타내는 신호(COMPLEXITY)를 만들어내기 위하여, 상기 데이터 신호(DATA IN)중 각각의 한 신호에 각각 응답하는 복수의 파라미터 결정 회로(10,16)와, 선결된 샘플링 시간 간격에서 실질적으로 동시에 모든 파라미터 결정 회로(10,16)로부터 나온 파라미터 대표신호(COMPLEXITY)를 샘플링 하기 위하여, 상기 복수의 파라미터 결정 회로(10,16)에 결합된 데이터 샘플러(30)와, 상기 샘플링된 파라미터 대표신호(COMPLEXITY)와 상기 선행 샘플링 시간 간격에 기초된 값을 가지는 복수의 데이터 처리 채널(10)에 대하여 각각의 제어 신호(CONTROL)를 발생하기 위하여, 상기 샘플링된 파라미터 대표 신호(COMPLEXITY)에 응답하는 제어 신호 발생기(30)를 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 각각의 데이터 신호 소스(5)는 각각의 데이터 그룹 시간 간격을 가지는 연속된 그룹을 포함하는 데이터 신호를 생산하고, 상기 데이터 샘플로930)는 일정한 시간 지연(ta)을 가지는 선결된 샘플링 시간 간격에서 파라미터 대표 신호(COMPLEXITY)를 샘플링하여 각각의 데이터 신호(DATA IN)의 데이터 그룹 시간 간격내에 정수의 샘플링 간격이 존재하고, 상기 제어 신호 발생기(30)는 일정한 샘플링 시간 간격 존속에 기초된 값을 가지는 각각의 제어 신호(CONTROL)를 발생하는 것을 특징으로 하는 제어 신호 발생 장치.
  3. 제1항에 있어서, 각각의 데이터 신호 소스(5)는 각각의 데이터 그룹 시작 시간을 가지는 연속되는 데이터 그룹을 포함하는 데이터 신호(DATA IN)를 생산하고, 상기 데이터 샘플러(30)는 상기 각각의 데이터 신호의 모든 데이터 그룹의 시작 시간인 샘플 시간(t1-t8)에서 상기 파라미터 대표 신호(complexity)를 샘플링하고, 상기 제어 신호 발생기(30)은 상기 샘플 시간(t1-t8) 이후 상기 시간 간격과 관련하여 정규화된 값을 가지는 각각의 제어 신호(CONTROL)를 발생하는 것을 특징으로 하는 제어 신호 발생 장치.
  4. 제1항에 있어서, 각각의 데이터 신호 소스(5)는 각각의 프레인 주기를 가지는 데이터의 연속적인 프레임을 포함하는 데이터 신호(DATA IN)를 생산하고, 상기 데이터 샘플러(30)는 각각의 프레임 주기중 가장 짧은 한 주기보다 더 긴 시간 간격에서 연속적인 QUOTA갱신 신호에 의해 제어된 샘플 시간(t1-t8)에서 상기 파라미터 대표 신호(COMPLEXITY)를 샘플링하고, 상기 제어 신호 발생기(30)는 상기 샘플 시간(t1-t8) 이후 상기 시간 간격과 관련하여 정규화되는 값을 가지는 각각의 제어신호(CONTROL)를 발생하는 것을 특징으로 하는 제어 신호 발생 장치.
  5. 제1항에 있어서, 각각의 파라미터 결정 회로(10,16)는 샘플링 시간 간격과 독립적인 값을 가지는 파라미터 대표 신호(COMPLEXITY)를 생산하는 것을 특징으로 하는 제어 신호 발생 장치.
  6. 복수의 코드화된 비디오 신호를 멀티플렉싱하기 위한 멀티 플렉서(20)를 포함하는 비디오 신호 멀티플렉싱 장치에 있어서, 각각의 GOP 시간 존속을 가지는 연속하는 픽처 그룹(GOP)을 포함하는 복수의 비디오 신호 소스와, 각각의 비트율 활당 신호(CONTROL)에 응답하여 제어된 비트율로 상기 비디오 신호중 각각의 한 신호를 각각 코드화하는 복수의 연속하는 비트율 엔코더(10,14)와, 상기 비디오 신호중 한 신호의 코딩 복잡성을 나타내는 신호(COMPLEXITY)를 생산하기 위하여, 상기 비디오 신호중 각각의 한 신호에 각각 응답하는 복수의 코딩 복잡성 결정 회로(10,16)와, 고정된 존속기간(ts)을 가지는 고정된 할당 시간 간격에서 실질적으로 동시에 모든 코딩 복잡성 대표 신호(COMPLEXITY)를 샘플링하여 각각의 GOP 시간내에 정수의 할당 시간 간격이 존재하도록, 상기 복수의 코딩 복잡성 결정 회로(10,16)에 결합된 데이터 샘플러(30)와, 상기 각각의 샘플링된 코딩 복잡성 대표 신호(COMPLEXITY)에 기초된 복수의 상수 비트율 엔코더(10,14)에 대한 각각의 비트율 할당 신호(CONTROL)를 발생하기 위하여, 상기 샘플링된 코딩 복잡성 대표 신호(COMPLEXITY)에 응답하는 비트율 할당 신호 발생기(30)를 포함하는 것을 특징으로 하는 비디오 신호 멀티플렉싱 장치.
  7. 제6항에 있어서, 상기 멀티플렉서(20)는 고정된 최대 비트율로 출력 신호(15)를 생성하고, 상기 비트율 할당 신호 발생기(30)는 상기 각각의 샘플링된 코딩 복잡성(COMPLEXITY)에 기초된 상기 각각의 일정한 비트율 엔코더(10,14) 사이의 일정한 할당 시간 간격동안 고정된 최대 비트율을 할당하기 위하여 상기 각각의 비트율 할당 신호(COMPLEXITY)르 발생하기 위한 회로(30)를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  8. 제7항에 있어서, 각각의 복수의 일정 비트율 엔코더(10,14)는 토큰과 리키 버킷 계획을 이용하여 상기 비트율 할당 신호(CONTROL)에 응답하여 상기 비디오 신호중 한 신호를 코드화하는 것을 특징으로 하는 멀티플렉싱 장치.
  9. 제6항에 있어서, 각각의 코딩 복잡성 회로(10,16)는 상기 할당 시간 간격과 독립적인 값을 가지는 코딩 복잡성 대표 신호(COMPLEXITY)를 생산하는 것을 특징으로 하는 멀티플렉싱 장치.
  10. 복수의 코드화된 비디오 신호를 멀티플렉싱하기 위한 멀티 플렉서(20)를 포함하는 비디오 신호 멀티플렉싱 장치에 있어서, 각각의 GOP 시간과 각각의 GOP 시작 시간을 가지는 픽처(GOP)의 연속적인 그룹을 포함하는 비디오 신호의 소스(5)와, 각각의 비트율 할당 신호(CONTROL)에 응답하여 제어된 비트율로 상기 비디오 신호중 각각의 한 신호를 각각 코드화하는 복수의 연속하는 비트율 엔코더(10,14)와, 상기 비디오 신호중 한 신호의 코딩 복잡성을 나타내는 신호(COMPLEXITY)를 생산하기 위하여, 상기 비디오 신호중 각각의 한 신호에 각각 응답하는 복수의 코딩 복잡성 결정 회로(10,16)와, 상기 복수의 비디오 신호의 각각의 GOP시작 시간에서 실질적으로 동시에 모든 코딩 복잡성 결정 회로(10, 16)로부터 상기 코딩 복잡성 대표 신호(COMPLEXITY)를 샘플링하기 위하여, 상기 복수의 코딩 복잡성 결정 회로(10,16)에 결합된 데이터 샘플러(30)와, 상기 GOP 시작 시간 이후 시간 존속에 정규화된 상기 샘플링 된 코딩 복잡성 대표 신호(COMPLEXITY)에 기초된 복수의 상수 비트율 엔코더(10,14)에 대한 각각의 비트율 할당 신호(CONTROL)를 발생하기 위하여, 상기 샘플링된 코딩 복잡성 대표 신호(COMPLEXITY)에 응답하는 비트율 할당 신호 발생기(30)를 포함하는 것을 특징으로 하는 비디오 신호 멀티플렉싱 장치.
  11. 제10항에 있어서, 상기 멀티플렉서(20)는 고정된 최대 비트율로 출력 신호(15)를 생산하고, 상기 비트율 할당 신호 발생기는 상기 고정된 최대 비트율과 상기 GOP 시작 시간 이후의 존속 기간인 할당 시간 간격에 기초된 정규화된 비트율 할당을 결정하기 위한 회로(30)와, 상기 각각의 코딩 복잡성 대표 신호의 값에 기초된 상기 각각의 일정한 비트율 엔코더 사이의 정규화된 비트율 할당을 할당하기 위하여 회로(30)를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  12. 제11항에 있어서, 각각의 복수의 일정 비트율 엔코더(10,14)는 토큰과 리키 버킷 계획을 이용하여 상기 비트율 할당 신호(CONTROL)에 응답하는 비디오 신호중 한 신호를 코드화하는 것을 특징으로 하는 멀티플렉싱 장치.
  13. 제10항에 있어서, 각각의 코딩 복잡성 결정 회로(10,16)는 상기 GOP 시작 시간 이후 시간 존속과 독립적인 값을 가지는 상기 코딩 복잡성 대표 신호(COMPLESITY)를 생산하는 것을 특징으로 하는 멀티플렉싱 장치.
  14. 복수의 코드화 비디오 신호를 멀티플렉싱하기 위한 멀티 플렉서(20)를 포함하는 비디오 신호 멀티플렉싱 장치에 있어서, 각각의 프레임 주기를 가지는 데이트의 연속적인 프레임을 포함하는 비디오 신호의 복수의 소스(5)와, 각각의 비트율 활당 신호(CONTROL)에 응답하여 제어된 비트율로 상기 비디오 신호중 각각의 한 신호를 각각 코드화하는 복수의 일정 비트율 엔코더(10,14)와, 상기 비디오 신호중 한 신호의 코딩 복잡성을 나타내는 신호(COMPLEXITY)를 생산하기 위하여, 상기 비디오 신호중 각각의 한 신호에 대하여 각각 응답하는 복수의 코딩 복잡성 결정 회로(10,16)와, 각각의 프레임 주기중 가장 짧은 주기보다 더 긴 시간 간격에서 발생하는 연속적인 할당 갱신 신호에 응답하여 실질적으로 동시에 모든 코딩 복잡성 결정 회로(10, 16)로부터 나온 코딩 복잡성 대표 신호(COMPLEXITY)를 샘플링하기 위하여, 상기 복수의 코딩 복잡성 결정회로(10, 16)에 결합된 데이터 샘플러(30)와, 상기 선행 할당 갱신 신호 이후 시간 존속으로 정규화된 상기 샘플링된 코딩 복잡성 대표 신호(COMPLEXITY)에 기초된 상기 복수의 일정 비트율 엔코더(10,14)를 위한 각각의 비트율 할당 신호(CONTROL)를 발생하기 위하여, 상기 샘플링된 코딩 복잡성 대표 신호(COMPLEXITY)에 응답하는 비트율 할당 신호 발생기(30)를 포함하는 것을 특징으로 하는 비디오 신호 멀티플렉싱 장치.
  15. 제14항에 있어서, 상기 멀티플렉서(20)는 고정된 최대 비트율로 출력 신호(15)를 생산하고, 상기 비트율 할당 신호 발생기(30)는 상기 고정된 최대 비트율과 상기 선행 할당 갱신 신호 이후의 시간 간격에 기초된 정규화된 비트율 할당을 결정하기 위한 회로(30)와, 상기 각각의 코딩 복잡성 대표 신호의 값에 기초된 상기 각각의 일정한 비트율 엔코더 사이의 정규화된 비트율 할당을 할당하기 위하여 회로(30)를 포함하는 것을 특징으로 하는 멀티플렉싱 장치.
  16. 제15항에 있어서, 각각의 복수의 일정 비트율 엔코더(10,14)는 토큰과 리키 버킷 계획을 이용하여 상기 비트율 할당 신호(CONTROL)에 응답하는 비디오 신호중 한 신호를 코드화하는 것을 특징으로 하는 멀티플렉싱 장치.
  17. 제14항에 있어서, 각각의 코딩 복잡성 결정 회로(10,16)는 상기 GOP 시작 시간 이후 시간 존속된 시간과 독립적인 값을 가지는 코딩 복잡성 대표 신호(COMPLESITY)를 생산하는 것을 특징으로 하는 멀티플렉싱 장치.
  18. 제14항에 있어서, 상기 할당 갱신 신호는 상기 멀티플렉서(20)에 의해 발생되는 것을 특징으로 하는 멀티플렉싱 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960705837A 1994-04-20 1994-04-20 비동기 제어 신호 발생장치 KR100309938B1 (ko)

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