KR970075931A - Programmable low voltage detection circuit - Google Patents

Abstract

본 발명은 저전압검출회로에 관한 것으로서, 구체적으로는 프로그램이 가능하여 원하는 레벨의 저전압을 검출하는 기능을 구비한 저전압검출회로에 관한 것으로, 종래는 고정된 분할저항에 대응되는 단일 레벨의 저전압만을 검출할 수 있으므로 전원전압이 다른 회로에 적용하기 이해서는 전원전압 분할용 분할저항을 그에 적합한 저항으로 구성하여 사용하여야 되므로, 본 발명은 외부의 제어신호에 의해 각기 다른 저전압 레벨을 검출할 수 있도록 하므로, 각기 다른 전원전압을 갖는 회로에 따라 그 특성에 맞게 적용할 수 있다.The present invention relates to a low voltage detection circuit, and more particularly to a low voltage detection circuit having a function of detecting a low voltage of a desired level by being programmable, and conventionally, only a single low level voltage corresponding to a fixed division resistance Therefore, it is necessary to use split resistors for dividing the power source voltage as resistors suitable for the power source voltage division. Therefore, according to the present invention, different low voltage levels can be detected by an external control signal, It can be applied according to the characteristics according to circuits having different power supply voltages.

Description

프로그램어블 저전압검출회로Programmable low voltage detection circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제2도는 본 발명에 따른 프로그램어블 저전압검출회로의 실시예를 보이는 상세 회로도.FIG. 2 is a detailed circuit diagram showing an embodiment of a programmable low voltage detection circuit according to the present invention; FIG.

Claims (4)

제1전원전압단(V_DD)과 제2전원전압단(V_SS) 사이의 전압을 분할하여 분할전압(V_D)을 출력하는 전압분할수단(12)과; 외부로부터 인가되는 1개 이상의 제어신호(bit₀∼bit_n-1)를 입력받아 상기 분할전압(VD)의 레벨을 결정하는 분할전압레벨조정수단(50)과; 상기 분할전압레벨조정수단(50)에 의해 전압레벨이 결정된 상기 분할전압(V_D)과 기준전압(V_ref)을 비교하여 상기 분할전압(VD)이 상기 기준전압(V_ref) 이하로 저하되는 것을 비교검출하여 저전압검출신호(DS)를 출력하는 비교검출수단(20)을 포함하는 프로그램어블 저전압검출회로.A voltage dividing means (12) for dividing a voltage between a first power supply voltage terminal (V _DD ) and a second power supply voltage terminal (V _SS ) to output a divided voltage (V _D ); Dividing voltage level adjusting means (50) for receiving at least one control signal (bit _{0 to} bit _n-1 ) applied from outside and determining the level of the divided voltage (VD); The divided voltage V _D determined by the divided voltage level adjusting means 50 is compared with the reference voltage V _ref so that the divided voltage VD falls below the reference voltage V _ref And outputting a low voltage detection signal (DS). 제1항에 있어서, 상기 전압분할수단(12)은 직렬로 연결된 적어도 3개의 분할저항(R_a, R_b, R₀∼R_n-1)을 포함하는 프로그램어블 저전압검출회로.The programmable low-voltage detection circuit according to claim 1, wherein the voltage dividing means (12) includes at least three divided resistors (R _a , R _b , R ₀ to R _n-1 ) connected in series. 제1항에 있어서, 상기 분할전압레벨조정수단(50)은 상기 적어도 3개의 분할저항(R_a, R_b, R₀∼R_n-1)의 각 접속점에 연결되고, 상기 제어신호(bit|₀∼bit_n-1)의 레벨에 따라 상기 접속점이 접지 되게 하는 1개 이상의 단위 레벨조정수단(MC₀∼MC_n-1)을 포함하는 프로그램어블 저전압검출회로.The semiconductor memory device according to claim 1, wherein the divided voltage level adjusting means (50) is connected to each connection point of the at least three divided resistors (R _a , R _b , R ₀ to R _n-1 ) ₀ ~bit _n-1) in accordance with the level programmable low voltage detection circuit, including at least one unit of the level adjusting means (MC ₀ ~MC _n-1) in which the connection point to be ground. 제3항에 있어서, 상기 단위레벨조정수단(MC₀∼MC_n-1)은 베이스단자에 상기 제어신호(bit₀∼bit_n-1)가 입력되고 에미터단자에 상기 제2전원전압단(V_SS)이 인가되는 트랜지스터(Qa₀∼Qa_n-1)와; 상기 트랜지스터(Qa₀∼Qa_n-1)의 컬렉터단자와 상기 제1전원전압단(V_DD) 사이에 구성되는 제1정전류원(Ia₀∼Ia_n-1)과; 베이스단자가 상기 트랜지스터(Qa₀∼Qa_n-1)의 컬렉터단자에 연결되고 컬렉터단자가 상기 분할저항(R_a, R_b, R₀∼R_n-1)의 각 접속점에 연결되는 트랜지스터(Qb₀∼Qb_n-1)와; 상기 트랜지스터(Qb₀∼Qb_n-1)의 에미터단자와 상기 제2전원전압단(V_SS) 사이에 구성되는 제2정전류원(Ib₀∼Ib_n-1)을 포함하는 프로그램어블 저전압검출회로.4. The semiconductor memory device according to claim 3, wherein the unit level adjusting means (MC _{0 to} MC _n-1 ) are arranged such that the control signals (bit _{0 to} bit _n-1 ) Transistors Qa _{0 to} Qa _{-1 to} which V _SS is applied; A first constant current source (Ia _{0 to} Ia _n-1 ) configured between a collector terminal of the transistor (Qa _{0 to} Qa _n-1 ) and the first power voltage terminal (V _DD ); A base terminal is connected to a collector terminal of the transistors Qa _{0 to} Q _n-1 and a collector terminal is connected to each connection point of the division resistors R _a , R _b , R ₀ to R _n-1 . _{0 to} Qb _n-1 ); And a second constant current source (Ib _{0 to} Ib _n-1 ) configured between the emitter terminal of the transistors (Qb _{0 to} Qb _n-1 ) and the second power voltage terminal (V _SS ) Circuit. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.