Claims (5)
프레임동기신호(FS)와 클럭신호(CLK)를 발생할 수 있는 장치에 대한 루프백 테스트시 상기 장치로부터 전송되는 테스트 데이터를 수신하여 테스트제어부로 전송하는 데이터 수신회로에 있어서, 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제1제어신호에 의해 제어되어 상기 장치를 거쳐 전송되는 루프백 테스트 데이터를 병렬변환하기 위한 직병렬변환부(200); 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제2제어신호에 의해 제어되어 상기 직병렬변환부(200)에서 출력되는 신호를 래치한 뒤 상기 테스트 제어부로 전송하기 위한 래치부(210); 상기 프레임동기신호(FS), 클럭신호(CLK) 및 상기 테스트제어부로부터 전송되는 테스트데이타 입력요구신호의 논리조합에 의하여 상기 래치부(210)의 출력인에이블상태를 제어하기 위한 출력제어부(220)를 포함하는 것을 특징으로 하는 루프백 테스트시 데이터수신회로.A data receiving circuit for receiving test data transmitted from a device during a loopback test for a device capable of generating a frame synchronizing signal (FS) and a clock signal (CLK) and transmitting the test data to a test controller, A serial-to-parallel converter (200) for parallel-converting the loopback test data, which is controlled by a first control signal formed by a clock signal (CLK) and transmitted through the apparatus; A latch unit for latching a signal output from the serial-to-parallel converter 200 and transmitting the signal to the test controller, the latch unit being controlled by a second control signal formed by the frame synchronizing signal FS and the clock signal CLK, (210); An output control unit 220 for controlling an output enable state of the latch unit 210 by a logical combination of the frame synchronizing signal FS, the clock signal CLK, and a test data input request signal transmitted from the test control unit, Wherein the data receiving circuit comprises:
제1항에 있어서, 상기 출력제어부(220)는, 상기 프레임동기신호(FS)와 클럭신호(CLK)가 상기 장치(120)로 부터 정상적으로 발생하는 지 여부를 모니터링하기 위한 모니터링부(221); 상기 모니터링부(221)에서 출력되는 신호와 상기 테스트데이타 입력요구신호를 논리조합하여 상기 출력인에이블상태를 제어하는 신호를 생성하기 위한 게이트(G1)을 포함하도록 구성되는 것을 특징으로 하는 루프백 테스트시 데이터수신회로.The apparatus of claim 1, wherein the output controller (220) comprises: a monitoring unit (221) for monitoring whether the frame synchronization signal (FS) and the clock signal (CLK) normally occur from the device (120); And a gate (G1) for generating a signal for controlling the output enable state by logically combining the signal output from the monitoring unit (221) and the test data input request signal Data receiving circuit.
제2항에 있어서, 상기 게이트(G1)는 상기 모니터링부(221)에서 출력되는 신호와 상기 테스트데이타 입력 요구신호를 논리합하기 위한 소자로 이루어지는 것을 특징으로 하는 루프백 테스트시 데이터수신회로.3. The data reception circuit according to claim 2, wherein the gate (G1) comprises an element for performing a logical OR operation on a signal output from the monitoring unit (221) and the test data input request signal.
프레임동기신호(FS)와 클럭신호(CLK)를 발생하는 타임스위치(120), 상기 타임스위치(120)에 대한 루프백 테스트를 할 수 있는 CPU(100)를 구비한 교환시스템에서 상기 타임스위치(120)에 대한 루프백 테스트시 상기 타임스위치(120)로부터 전송되는 루프백 테스트 데이터를 수신하여 CPU(100)로 전송하는 데이터 수신회로에 있어서, 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제1제어신호에 의해 제어되어 상기 타임스위치(120)를 거쳐 전송되는 루프백 테스트 데이터를 병렬변환하기 위한 직병렬변환부(200); 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제2제어신호에 의해 제어되어 상기 직병렬변환부(200)에서 출력되는 신호를 래치한 뒤 상기 CPU(100)로 전송하기 위한 래치부(210); 상기 프레임동기신호(FS), 클럭신호(CLK) 및 상기 CPU(100)로부터 전송되는 테스트데이타 입력요구신호의 논리조합에 의하여 상기 래치부(210)의 출력인에이블상태를 제어하기 위한 출력제어부(220)를 포함하는 것을 특징으로 하는 루프백 테스트시 데이터수신회로.In a switching system having a time position 120 generating a frame synchronizing signal FS and a clock signal CLK and a CPU 100 capable of performing a loopback test on the time position 120, A data reception circuit for receiving the loopback test data transmitted from the time position 120 and transmitting the loopback test data to the CPU 100 in a loopback test on the clock signal CLK by using the frame synchronous signal FS and the clock signal CLK A serial-to-parallel converter 200 for parallel-converting loopback test data controlled by a first control signal to be transmitted through the time location 120; And a second control signal formed by the frame synchronizing signal FS and the clock signal CLK to latch the signal output from the serial-to-parallel converter 200 and transmit the signal to the CPU 100 A latch portion 210; An output control unit (not shown) for controlling the output enable state of the latch unit 210 by logic combination of the frame synchronizing signal FS, the clock signal CLK and the test data input request signal transmitted from the CPU 100 220). ≪ / RTI >
제4항에 있어서, 상기 출력제어부(220)는, 상기 프레임동기신호(FS)와 클럭신호(CLK)가 상기 타임스위치(120)로부터 정상적으로 발생하는 지 여부를 모니터링하기 위한 모니터링부(221); 상기 모니터링부(221)에서 출력되는 신호와 상기 테스트데이타 입력요구신호를 논리조합하여 상기 출력인에이블상태를 제어하는 신호를 생성하기 위한 게이트(G1)을 포함하도록 구성되는 것을 특징으로 하는 루프백 테스트시 데이터수신회로.The apparatus of claim 4, wherein the output controller (220) comprises: a monitoring unit (221) for monitoring whether the frame synchronous signal (FS) and the clock signal (CLK) normally occur from the time position (120); And a gate (G1) for generating a signal for controlling the output enable state by logically combining the signal output from the monitoring unit (221) and the test data input request signal Data receiving circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.